JP3231298B2 - 乗算装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は乗算方式に係り、さ
らに詳しくは共にｎビットの乗数と被乗数との乗算に際
して乗数ｎビットを複数個に分割し、複数回の乗算を行
って最終的な乗算結果を出力する乗算装置に関する。
らに詳しくは共にｎビットの乗数と被乗数との乗算に際
して乗数ｎビットを複数個に分割し、複数回の乗算を行
って最終的な乗算結果を出力する乗算装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ｎビッ
トの２進被乗数とｎビットの２進乗数との乗算に際し
て、乗数ｎビットをＭ個に分割し、被乗数ｎビットと乗
数の一部ｎ／Ｍビットの乗算をＭ回実行して最終的な乗
算結果を求める場合に、従来においてはｎ／Ｍが割り切
れるか、剰余を持つかには無関係に、被乗数ｎビット
と、乗数のうち商ｎ／Ｍの少数部を切り上げたビット数
との乗算が可能な乗算器を用いて乗算を行っていた。例
えば５３ビット×５３ビットの乗算を４回に分割して実
行する場合には、５３ビット×１４ビットの乗算が可能
な乗算器を用いて乗算を行っていた。
トの２進被乗数とｎビットの２進乗数との乗算に際し
て、乗数ｎビットをＭ個に分割し、被乗数ｎビットと乗
数の一部ｎ／Ｍビットの乗算をＭ回実行して最終的な乗
算結果を求める場合に、従来においてはｎ／Ｍが割り切
れるか、剰余を持つかには無関係に、被乗数ｎビット
と、乗数のうち商ｎ／Ｍの少数部を切り上げたビット数
との乗算が可能な乗算器を用いて乗算を行っていた。例
えば５３ビット×５３ビットの乗算を４回に分割して実
行する場合には、５３ビット×１４ビットの乗算が可能
な乗算器を用いて乗算を行っていた。
【０００３】したがって、５３ビット×５３ビットの乗
算を４回に分けて実行する場合には、乗数は見かけ上５
６ビットということになり、乗算が冗長となる。乗算装
置を実現する場合には、これは乗算回路、すなわちハー
ドウエア量の増大につながり、実装上の問題を生じてい
た。
算を４回に分けて実行する場合には、乗数は見かけ上５
６ビットということになり、乗算が冗長となる。乗算装
置を実現する場合には、これは乗算回路、すなわちハー
ドウエア量の増大につながり、実装上の問題を生じてい
た。
【０００４】さらに商ｎ／Ｍが割り切れる場合にも、ｎ
ビット×ｎビットの乗算をＭ回に分けて実行する場合に
は、ｎビット×ｎ／Ｍビットの乗算の結果としての部分
積を帰還するにあたって部分積の和出力Ｓと桁上げ出力
Ｃとが帰還される。この時和出力Ｓと桁上げ出力Ｃの双
方の上位部は有効数字ではなく、単に部分積の符号を求
めるための符号データと、符号データに付加される符号
拡張ビットであり、和出力と桁上げ出力との双方の符号
データ、および符号拡張ビットが帰還されることにな
る。
ビット×ｎビットの乗算をＭ回に分けて実行する場合に
は、ｎビット×ｎ／Ｍビットの乗算の結果としての部分
積を帰還するにあたって部分積の和出力Ｓと桁上げ出力
Ｃとが帰還される。この時和出力Ｓと桁上げ出力Ｃの双
方の上位部は有効数字ではなく、単に部分積の符号を求
めるための符号データと、符号データに付加される符号
拡張ビットであり、和出力と桁上げ出力との双方の符号
データ、および符号拡張ビットが帰還されることにな
る。
【０００５】このようにして帰還された和出力Ｓと桁上
げ出力Ｃは他の部分積と多入力加算装置によって加算さ
れ、最終的な乗算結果が得られるが、多入力加算装置に
は部分積のデータと桁上げ出力Ｃおよび和出力Ｓとが入
力される。したがって、桁上げ出力Ｃと和出力Ｓとの双
方の上位部に符号データ、および符号拡張ビットが付加
されて帰還される場合には、多入力加算装置に対する符
号データ部分の入力ビット数が増大し、多入力加算装
置、ひいては乗算装置全体のハードウエア量が増大する
という問題点があった。
げ出力Ｃは他の部分積と多入力加算装置によって加算さ
れ、最終的な乗算結果が得られるが、多入力加算装置に
は部分積のデータと桁上げ出力Ｃおよび和出力Ｓとが入
力される。したがって、桁上げ出力Ｃと和出力Ｓとの双
方の上位部に符号データ、および符号拡張ビットが付加
されて帰還される場合には、多入力加算装置に対する符
号データ部分の入力ビット数が増大し、多入力加算装
置、ひいては乗算装置全体のハードウエア量が増大する
という問題点があった。
【０００６】本発明の課題は、ｎビットの乗数をＭ個に
分割してＭ回の乗算によって最終的な乗算結果を出力す
る乗算装置のハードウエア量を削減することである。
分割してＭ回の乗算によって最終的な乗算結果を出力す
る乗算装置のハードウエア量を削減することである。
【０００７】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。同図（ａ）は第１の発明の原理ブロック
図、すなわちｎビットの２進被乗数とｎビットの２進乗
数との乗算に際して乗数ｎビットをＭ個に分割し、ｎビ
ットとｎ／Ｍビットの乗算をＭ回実行して乗算結果を求
める場合に、商ｎ／Ｍが剰余１を持つ時の乗算装置の原
理ブロック図である。
ック図である。同図（ａ）は第１の発明の原理ブロック
図、すなわちｎビットの２進被乗数とｎビットの２進乗
数との乗算に際して乗数ｎビットをＭ個に分割し、ｎビ
ットとｎ／Ｍビットの乗算をＭ回実行して乗算結果を求
める場合に、商ｎ／Ｍが剰余１を持つ時の乗算装置の原
理ブロック図である。
【０００８】図１（ａ）において乗数選択手段２は、例
えばセレクタであり、乗数１をその下位から商ｎ／Ｍの
整数部に等しいビット数ずつ順次Ｍ回選択する。また被
乗数選択手段４は、例えばセレクタであり、被乗数３を
を前述のＭ回の乗算のうちの第１回はｎ／Ｍの整数部に
１を加えたビット数だけ、残りの（Ｍ−１）回はｎ／Ｍ
の整数部に等しいビット数だけ下位ビット側から順次選
択する。
えばセレクタであり、乗数１をその下位から商ｎ／Ｍの
整数部に等しいビット数ずつ順次Ｍ回選択する。また被
乗数選択手段４は、例えばセレクタであり、被乗数３を
を前述のＭ回の乗算のうちの第１回はｎ／Ｍの整数部に
１を加えたビット数だけ、残りの（Ｍ−１）回はｎ／Ｍ
の整数部に等しいビット数だけ下位ビット側から順次選
択する。
【０００９】乗算手段５は被乗数３のｎビットと乗数選
択手段２の出力との積の上位部分に、被乗数選択手段４
の出力を加算して、各回における部分的な乗算結果を得
る。この部分的な乗算がＭ回繰返されて、最終的な乗算
結果が得られる。
択手段２の出力との積の上位部分に、被乗数選択手段４
の出力を加算して、各回における部分的な乗算結果を得
る。この部分的な乗算がＭ回繰返されて、最終的な乗算
結果が得られる。
【００１０】図１（ｂ）は第２の発明の原理ブロック図
である。同図はｎビット×ｎビットの乗算に際して、乗
数ｎビットと被乗数ｎ／Ｍビットとの乗算をＭ回実行し
て乗算結果を求める場合に、商ｎ／Ｍが剰余を持たない
時の乗算装置の原理ブロック図である。同図において、
乗数選択手段６は乗数１をその下位からｎ／Ｍビットず
つ順次Ｍ回選択する。また、乗算手段７は被乗数３のｎ
ビットと乗数選択手段６の出力との積として、各回にお
ける部分的な乗算結果を得る。
である。同図はｎビット×ｎビットの乗算に際して、乗
数ｎビットと被乗数ｎ／Ｍビットとの乗算をＭ回実行し
て乗算結果を求める場合に、商ｎ／Ｍが剰余を持たない
時の乗算装置の原理ブロック図である。同図において、
乗数選択手段６は乗数１をその下位からｎ／Ｍビットず
つ順次Ｍ回選択する。また、乗算手段７は被乗数３のｎ
ビットと乗数選択手段６の出力との積として、各回にお
ける部分的な乗算結果を得る。
【００１１】符号検出手段８は、例えば多入力加算器で
あり、乗算手段７の内部に備えられ、被乗数３のｎビッ
トと乗数選択手段６の出力との部分積の和出力と桁上げ
出力から部分積の符号を検出する。
あり、乗算手段７の内部に備えられ、被乗数３のｎビッ
トと乗数選択手段６の出力との部分積の和出力と桁上げ
出力から部分積の符号を検出する。
【００１２】第１の発明の原理を示す図１（ａ）におい
ては、例えば５３ビット×５３ビットの乗算を行うに際
して、例えば第１回の乗算時には商５３／４の整数部に
１を加えた１４ビットが被乗数の下位側から選択され、
被乗数５３ビットと乗数選択手段２の出力、すなわち乗
数の最下位から１３ビットとの積の上位部分に被乗数の
下位１４ビットが加算されて、第１回の乗算における部
分的な乗算結果が得られる。
ては、例えば５３ビット×５３ビットの乗算を行うに際
して、例えば第１回の乗算時には商５３／４の整数部に
１を加えた１４ビットが被乗数の下位側から選択され、
被乗数５３ビットと乗数選択手段２の出力、すなわち乗
数の最下位から１３ビットとの積の上位部分に被乗数の
下位１４ビットが加算されて、第１回の乗算における部
分的な乗算結果が得られる。
【００１３】第２回目以後の乗算においては、被乗数の
１３ビットが下位側から順次選択され、それが被乗数５
３ビットと乗数選択手段２の出力、すなわち１３ビット
との積の上位部分に加算されて部分的な乗算結果が得ら
れ、これらを用いて最終的な乗算結果が求められる。
１３ビットが下位側から順次選択され、それが被乗数５
３ビットと乗数選択手段２の出力、すなわち１３ビット
との積の上位部分に加算されて部分的な乗算結果が得ら
れ、これらを用いて最終的な乗算結果が求められる。
【００１４】第２の発明の原理を示す図１（ｂ）におい
ては、ｎ／Ｍが剰余を持たないものとして乗算が行われ
る。各回における部分的な乗算結果は、被乗数ｎビット
と乗数選択手段６の出力である乗数のうちのｎ／Ｍとの
積として求められる。そして乗算手段７の内部で、各回
の部分積の和出力と桁上げ出力とを次回の乗算のために
帰還するに際して、和出力と桁上げ出力との符号データ
を、例えば加算することによって部分積の符号が検出さ
れ、和出力と桁上げ出力とのいずれか片方にのみその符
号検出結果が部分積の符号データとして挿入され、その
挿入後の結果が帰還される。すなわち、例えば和出力の
符号データに符号検出手段８の検出結果が挿入された場
合には、桁上げ出力の符号データは帰還されず、桁上げ
出力についてはその有効数字のみが帰還される。
ては、ｎ／Ｍが剰余を持たないものとして乗算が行われ
る。各回における部分的な乗算結果は、被乗数ｎビット
と乗数選択手段６の出力である乗数のうちのｎ／Ｍとの
積として求められる。そして乗算手段７の内部で、各回
の部分積の和出力と桁上げ出力とを次回の乗算のために
帰還するに際して、和出力と桁上げ出力との符号データ
を、例えば加算することによって部分積の符号が検出さ
れ、和出力と桁上げ出力とのいずれか片方にのみその符
号検出結果が部分積の符号データとして挿入され、その
挿入後の結果が帰還される。すなわち、例えば和出力の
符号データに符号検出手段８の検出結果が挿入された場
合には、桁上げ出力の符号データは帰還されず、桁上げ
出力についてはその有効数字のみが帰還される。
【００１５】なお、以上の説明では第２の発明において
は簡単のためにｎ／Ｍが剰余を持たないものとしたがｎ
／Ｍが剰余１を持つ場合、すなわち第１の発明において
も第２の発明の符号データ帰還方式は適用できる。
は簡単のためにｎ／Ｍが剰余を持たないものとしたがｎ
／Ｍが剰余１を持つ場合、すなわち第１の発明において
も第２の発明の符号データ帰還方式は適用できる。
【００１６】以上のように、本発明においては商ｎ／Ｍ
が剰余１を持つ場合にも被乗数ｎビットと乗数のうちｎ
／Ｍの整数部に等しいビット数との乗算を行う乗算器が
用いられ、また商ｎ／Ｍが剰余を持つか持たないにかか
わらず、部分積の和出力と桁上げ出力が入力される多入
力加算装置における符号データ部分の入力ビット数が削
減される。
が剰余１を持つ場合にも被乗数ｎビットと乗数のうちｎ
／Ｍの整数部に等しいビット数との乗算を行う乗算器が
用いられ、また商ｎ／Ｍが剰余を持つか持たないにかか
わらず、部分積の和出力と桁上げ出力が入力される多入
力加算装置における符号データ部分の入力ビット数が削
減される。
【００１７】
【発明の実施の形態】図２は第１の発明の実施例として
の乗算装置の全体構成ブロック図である。同図におい
て、乗数レジスタ１０内の乗数（マルチプライヤ、MULT
IPLIER）ｎビットは、セレクタ１１によってその下位か
ら商ｎ／Ｍの整数部に等しいビット数、例えばｎ＝５３
ビットの場合には１３ビットずつ順次４回選択され、乗
算器１４内の乗算ゲート１５に入力される。
の乗算装置の全体構成ブロック図である。同図におい
て、乗数レジスタ１０内の乗数（マルチプライヤ、MULT
IPLIER）ｎビットは、セレクタ１１によってその下位か
ら商ｎ／Ｍの整数部に等しいビット数、例えばｎ＝５３
ビットの場合には１３ビットずつ順次４回選択され、乗
算器１４内の乗算ゲート１５に入力される。
【００１８】一方、被乗数レジスタ１２内の被乗数（マ
ルチプリカンド、MULTIPLICAND）はその全体が乗算ゲー
ト１５に出力されると同時に、セレクタ１３によって第
１回の乗算時には商ｎ／Ｍの整数部に１を加えたビット
数だけ、例えばｎ＝５３ビットの場合には１４ビットが
選択され、また第２回から第４回の乗算時には下位側か
ら順次１３ビットが選択される。
ルチプリカンド、MULTIPLICAND）はその全体が乗算ゲー
ト１５に出力されると同時に、セレクタ１３によって第
１回の乗算時には商ｎ／Ｍの整数部に１を加えたビット
数だけ、例えばｎ＝５３ビットの場合には１４ビットが
選択され、また第２回から第４回の乗算時には下位側か
ら順次１３ビットが選択される。
【００１９】セレクタ１１によって選択された乗数のう
ちｎ／Ｍの整数部に等しいビット数と被乗数全体との積
が乗算ゲート１５によって部分積として求められ、その
部分積の上位にセレクタ１３の出力する被乗数の一部が
加算される形式で乗算ゲート１５の出力、セレクタ１３
の出力、及び前回の部分積の和出力Ｓと桁上げ出力Ｃと
がＣＳＡ（桁上げ保存加算器）１６によって加算され
る。
ちｎ／Ｍの整数部に等しいビット数と被乗数全体との積
が乗算ゲート１５によって部分積として求められ、その
部分積の上位にセレクタ１３の出力する被乗数の一部が
加算される形式で乗算ゲート１５の出力、セレクタ１３
の出力、及び前回の部分積の和出力Ｓと桁上げ出力Ｃと
がＣＳＡ（桁上げ保存加算器）１６によって加算され
る。
【００２０】また、各回の部分積の和出力Ｓ、桁上げ出
力Ｃ、及び後述するように加算時に不要となる桁からの
桁上りを求めるための加算器であるスピルアダー１７の
出力がＣＬＡ（桁上げ先見加算器）１８に入力され、最
終的な乗算結果１９が求められる。
力Ｃ、及び後述するように加算時に不要となる桁からの
桁上りを求めるための加算器であるスピルアダー１７の
出力がＣＬＡ（桁上げ先見加算器）１８に入力され、最
終的な乗算結果１９が求められる。
【００２１】図３は第１の発明における乗算方式の説明
図である。同図は乗算を４回に分けて、すなわち４サイ
クルで実行する例である。図２の乗算ゲートの出力Ｇ１
〜Ｇ７のビット列を加算することにより、現サイクルの
部分積を求めることができる。次のサイクルでは、前の
サイクルの乗算の部分積の結果としての桁上ゲート出力
Ｃと和出力ＳがＧ１〜Ｇ７のビット列に加算される。こ
のような乗算を４サイクル繰り返すことにより最終的な
乗算結果が求められる。
図である。同図は乗算を４回に分けて、すなわち４サイ
クルで実行する例である。図２の乗算ゲートの出力Ｇ１
〜Ｇ７のビット列を加算することにより、現サイクルの
部分積を求めることができる。次のサイクルでは、前の
サイクルの乗算の部分積の結果としての桁上ゲート出力
Ｃと和出力ＳがＧ１〜Ｇ７のビット列に加算される。こ
のような乗算を４サイクル繰り返すことにより最終的な
乗算結果が求められる。
【００２２】図３において、１サイクル目では前サイク
ルの部分積の桁上げ出力Ｃと和出力Ｓは全て空きとなっ
ている。２〜４サイクル目ではこれらの出力の上位１３
ビットは空きとなっており、実際にはサイン（符号）拡
張ビットが挿入されるが、この挿入は後述するように桁
上げ出力Ｃまたは和出力Ｓのどちらか一方に行われれば
よく、どちらか一方の空きの部分に乗数の最上位ビット
の乗算に相当する被乗数の部分的なビット列が挿入され
る。
ルの部分積の桁上げ出力Ｃと和出力Ｓは全て空きとなっ
ている。２〜４サイクル目ではこれらの出力の上位１３
ビットは空きとなっており、実際にはサイン（符号）拡
張ビットが挿入されるが、この挿入は後述するように桁
上げ出力Ｃまたは和出力Ｓのどちらか一方に行われれば
よく、どちらか一方の空きの部分に乗数の最上位ビット
の乗算に相当する被乗数の部分的なビット列が挿入され
る。
【００２３】このビット列は図２のセレクタ１３によっ
て選択されるもので、１サイクル目には被乗数の最下位
１４ビットが、また２〜４サイクル目では下位側から順
次１３ビットずつ選択されて挿入される。なお図３にお
いて、各サイクルにおけるビット列のビット数は５３ビ
ット×１３ビットの乗算結果としての６６ビットとな
り、１サイクル毎に１３ビットシフトされて加算され
る。
て選択されるもので、１サイクル目には被乗数の最下位
１４ビットが、また２〜４サイクル目では下位側から順
次１３ビットずつ選択されて挿入される。なお図３にお
いて、各サイクルにおけるビット列のビット数は５３ビ
ット×１３ビットの乗算結果としての６６ビットとな
り、１サイクル毎に１３ビットシフトされて加算され
る。
【００２４】図４は被乗数の選択を行うセレクタ１３の
実施例である。同図において、被乗数レジスタ１２内の
被乗数を選択するセレクタ１３は被乗数の上位から０ビ
ット目から１２ビット目までを選択するためのアンド回
路２０、１３ビット目から２５ビット目を選択するアン
ド回路２１、２６ビット目から３８ビット目を選択する
アンド回路２２、３９ビット目から５１ビット目を選択
するアンド回路２３、及び最下位５２ビット目を選択す
るアンド回路２４と、アンド回路２０〜２３の出力が入
力されるオア回路２５から構成されている。そして１サ
イクル目ではアンド回路２３、及び２４の出力が選択さ
れ、２サイクル目ではアンド回路２２、３サイクル目で
は２１、４サイクル目では２０の出力が選択される。
尚、図４（ａ）のアンド回路、オア回路は紙面の都合
上、省略して記述されており、例えば出力が３ビットで
あるアンドゲートは実際には同図（ｂ）のように構成さ
れる。
実施例である。同図において、被乗数レジスタ１２内の
被乗数を選択するセレクタ１３は被乗数の上位から０ビ
ット目から１２ビット目までを選択するためのアンド回
路２０、１３ビット目から２５ビット目を選択するアン
ド回路２１、２６ビット目から３８ビット目を選択する
アンド回路２２、３９ビット目から５１ビット目を選択
するアンド回路２３、及び最下位５２ビット目を選択す
るアンド回路２４と、アンド回路２０〜２３の出力が入
力されるオア回路２５から構成されている。そして１サ
イクル目ではアンド回路２３、及び２４の出力が選択さ
れ、２サイクル目ではアンド回路２２、３サイクル目で
は２１、４サイクル目では２０の出力が選択される。
尚、図４（ａ）のアンド回路、オア回路は紙面の都合
上、省略して記述されており、例えば出力が３ビットで
あるアンドゲートは実際には同図（ｂ）のように構成さ
れる。
【００２５】図５は９ビット×９ビットの乗算の実施例
の説明図である。同図においては９ビット×４ビットの
乗算が２回行われる。乗数はその下位側から４ビットず
つ選択され、ブースのアルゴリズムを用いて制御信号ｇ
1 ，ｇ2 及びｇ3 にリコードされる。すなわち、これら
の制御信号は乗数のうち４ビットの下位２ビットの値に
基づいて被乗数の０倍、＋１倍、−２倍、または−１倍
のいずれかを求めるための制御信号ｇ1 、乗数の最下位
ビットを除く３ビットの値に基づく被乗数の０倍、＋１
倍×２2 、＋２倍×２2 、−２倍×２2 、または−１倍
×２2 を求めるための制御信号ｇ2 、及び乗数４ビット
の最上位ビットの値に基づいて被乗数の０倍、または１
倍×２4 を求めるための制御信号ｇ3 であり、被乗数と
これから制御信号とによって乗数ゲート１５の出力Ｇ１
〜Ｇ３が図５（ａ）のように求められ、これらの出力が
ＣＳＡ（桁上げ保存加算器）１６によって加算され、９
ビット×４ビットの部分積が得られる。
の説明図である。同図においては９ビット×４ビットの
乗算が２回行われる。乗数はその下位側から４ビットず
つ選択され、ブースのアルゴリズムを用いて制御信号ｇ
1 ，ｇ2 及びｇ3 にリコードされる。すなわち、これら
の制御信号は乗数のうち４ビットの下位２ビットの値に
基づいて被乗数の０倍、＋１倍、−２倍、または−１倍
のいずれかを求めるための制御信号ｇ1 、乗数の最下位
ビットを除く３ビットの値に基づく被乗数の０倍、＋１
倍×２2 、＋２倍×２2 、−２倍×２2 、または−１倍
×２2 を求めるための制御信号ｇ2 、及び乗数４ビット
の最上位ビットの値に基づいて被乗数の０倍、または１
倍×２4 を求めるための制御信号ｇ3 であり、被乗数と
これから制御信号とによって乗数ゲート１５の出力Ｇ１
〜Ｇ３が図５（ａ）のように求められ、これらの出力が
ＣＳＡ（桁上げ保存加算器）１６によって加算され、９
ビット×４ビットの部分積が得られる。
【００２６】９ビット×８ビットの乗算を行うために、
以上のような９ビット×４ビットの乗算が２回行われ
る。図５（ｂ）は１サイクル目と２サイクル目の乗算を
示す。図２のＣＳＡ１６の出力としての桁上げ出力Ｃと
和出力Ｓとが、次のサイクルのＧ１〜Ｇ３のビット列と
加算される。２サイクル目のＧ１〜Ｇ３、桁上げ出力
Ｃ、和出力Ｓとが加算されて、９ビット×８ビットの乗
算結果が求められる。
以上のような９ビット×４ビットの乗算が２回行われ
る。図５（ｂ）は１サイクル目と２サイクル目の乗算を
示す。図２のＣＳＡ１６の出力としての桁上げ出力Ｃと
和出力Ｓとが、次のサイクルのＧ１〜Ｇ３のビット列と
加算される。２サイクル目のＧ１〜Ｇ３、桁上げ出力
Ｃ、和出力Ｓとが加算されて、９ビット×８ビットの乗
算結果が求められる。
【００２７】乗数の最上位ビットと被乗数との積を求め
るために、図５（ｃ）に示すように被乗数が下位側５ビ
ットと上位側４ビットとに分割され、下位側５ビットは
１サイクル目において、例えば桁上げ出力Ｃの上位５ビ
ットに、また上位４ビットは２サイクル目の桁上げ出力
の上位４ビットに選択して挿入されることにより、これ
らが加算されて最終的に２サイクル目の乗算結果は９×
９ビットの乗算結果となる。
るために、図５（ｃ）に示すように被乗数が下位側５ビ
ットと上位側４ビットとに分割され、下位側５ビットは
１サイクル目において、例えば桁上げ出力Ｃの上位５ビ
ットに、また上位４ビットは２サイクル目の桁上げ出力
の上位４ビットに選択して挿入されることにより、これ
らが加算されて最終的に２サイクル目の乗算結果は９×
９ビットの乗算結果となる。
【００２８】図６は、図２において次のサイクルで不要
になる桁からの桁上りを求めるための加算器としてのス
ピルアダー１７の動作の説明図である。前述の５３ビッ
ト×５３ビットの乗算の場合に乗算結果は１０６ビット
となるが、多くの場合必要となる結果は上位５３ビット
である。すなわち下位５３ビットは不要になるが、上位
５３ビットを求める場合には下位からの桁上がりを考え
る必要があるのは当然である。
になる桁からの桁上りを求めるための加算器としてのス
ピルアダー１７の動作の説明図である。前述の５３ビッ
ト×５３ビットの乗算の場合に乗算結果は１０６ビット
となるが、多くの場合必要となる結果は上位５３ビット
である。すなわち下位５３ビットは不要になるが、上位
５３ビットを求める場合には下位からの桁上がりを考え
る必要があるのは当然である。
【００２９】図３で１サイクル目の結果としての６６ビ
ット（５３×１３ビット）のうち、下位１３ビットは２
サイクル目の加算では不要となる。しかし桁上がりだけ
は必要であり、３サイクル目、４サイクル目でも同じこ
とがいえる。スピルアダーはこのように不要になった桁
からの桁上がりを求めるための加算器であり、現サイク
ルにおけるスピルアダーの出力は、図６に示すように次
のサイクルでは最下位桁のキャリー入力に入力される。
ット（５３×１３ビット）のうち、下位１３ビットは２
サイクル目の加算では不要となる。しかし桁上がりだけ
は必要であり、３サイクル目、４サイクル目でも同じこ
とがいえる。スピルアダーはこのように不要になった桁
からの桁上がりを求めるための加算器であり、現サイク
ルにおけるスピルアダーの出力は、図６に示すように次
のサイクルでは最下位桁のキャリー入力に入力される。
【００３０】図７は５３ビットの乗数を１４ビットずつ
選択して乗算を行う従来方式と、最上位１ビットを除く
１３ビットを選択する本発明の方式とで必要となるマル
チプルゲートのゲート数の比較説明図である。同図にお
いて（ａ）は従来方式の説明図であり、１４ビットの乗
数の最下位２ビットの内容によって＋１，−２，又は−
１のＧ１に対する制御信号を得るためのゲート数３と、
Ｇ２〜Ｇ７に対して制御信号（桁のシフトは除く）＋
１，＋２，−２または−１の４つを得るためのゲート数
４×６、及び乗数の最上位ビットの内容に基づいてＧ８
の制御信号として＋１を得るためのゲート数１とが加算
され、これらの加算結果２８と被乗数のビット数５３と
の積１４８４が従来方式で必要なゲート数となる。
選択して乗算を行う従来方式と、最上位１ビットを除く
１３ビットを選択する本発明の方式とで必要となるマル
チプルゲートのゲート数の比較説明図である。同図にお
いて（ａ）は従来方式の説明図であり、１４ビットの乗
数の最下位２ビットの内容によって＋１，−２，又は−
１のＧ１に対する制御信号を得るためのゲート数３と、
Ｇ２〜Ｇ７に対して制御信号（桁のシフトは除く）＋
１，＋２，−２または−１の４つを得るためのゲート数
４×６、及び乗数の最上位ビットの内容に基づいてＧ８
の制御信号として＋１を得るためのゲート数１とが加算
され、これらの加算結果２８と被乗数のビット数５３と
の積１４８４が従来方式で必要なゲート数となる。
【００３１】これに対して本発明の方式を用いる（ｂ）
では、最下位２ビットの内容によるＧ１の制御信号とし
ての＋１，−２，または−１を求めるためのゲート数
３、Ｇ２〜Ｇ６に対する制御信号＋１，＋２，−２，−
１を求めるためのゲート数４×５、及び最上位２ビット
の内容に応じてＧ７に対する制御信号＋１または＋２を
求めるためのゲート数２とが加算された結果２５と、被
乗数のビット数５３との積１３２５が必要なゲート数と
なり、従来方式に比べて１５９個のゲートが削減され
る。
では、最下位２ビットの内容によるＧ１の制御信号とし
ての＋１，−２，または−１を求めるためのゲート数
３、Ｇ２〜Ｇ６に対する制御信号＋１，＋２，−２，−
１を求めるためのゲート数４×５、及び最上位２ビット
の内容に応じてＧ７に対する制御信号＋１または＋２を
求めるためのゲート数２とが加算された結果２５と、被
乗数のビット数５３との積１３２５が必要なゲート数と
なり、従来方式に比べて１５９個のゲートが削減され
る。
【００３２】図８は図２のＣＳＡの１６の“ツリー”構
成を従来方式と本発明の方式とで比較したものである。
（ａ）は従来方式を示し、乗算ゲートの出力Ｇ１〜Ｇ８
に加えて前のサイクルの部分積の桁上げ出力Ｃと和出力
Ｓとが入力されるために、ＣＳＡは８個、“ツリー”は
５段となる。これに対して本発明の方式を示す（ｂ）に
おいては、乗算ゲートの出力がＧ１〜Ｇ７の７本となる
ために、ＣＳＡは７個、“ツリー”は４段となる。ＣＳ
Ａは１個当たり１２ゲートを用いて構成されているため
に、５３ビット×１３ビットの乗算結果のビット数６６
ビットと１２ゲートの積は、７９２ゲートとなり、これ
だけのゲート数のハードウェア量削減と、ＣＳＡの“ツ
リー”１段分の高速化が実現される。
成を従来方式と本発明の方式とで比較したものである。
（ａ）は従来方式を示し、乗算ゲートの出力Ｇ１〜Ｇ８
に加えて前のサイクルの部分積の桁上げ出力Ｃと和出力
Ｓとが入力されるために、ＣＳＡは８個、“ツリー”は
５段となる。これに対して本発明の方式を示す（ｂ）に
おいては、乗算ゲートの出力がＧ１〜Ｇ７の７本となる
ために、ＣＳＡは７個、“ツリー”は４段となる。ＣＳ
Ａは１個当たり１２ゲートを用いて構成されているため
に、５３ビット×１３ビットの乗算結果のビット数６６
ビットと１２ゲートの積は、７９２ゲートとなり、これ
だけのゲート数のハードウェア量削減と、ＣＳＡの“ツ
リー”１段分の高速化が実現される。
【００３３】図９は第２の発明の実施例として乗算器の
全体構成ブロック図である。同図を第１の発明に対する
図２と比較すると、図９では被乗数を選択するセレクタ
１３が存在せず、ＣＳＡ１６の出力としての桁上げ出力
Ｃ、及び和出力Ｓの符号データから部分積の符号を求め
るためのサイン検出回路２６が追加されている点が異な
っている。なお、図９では共にｎビットの乗数と被乗数
は乗算回数Ｍによって割り切れるものとして、以下の説
明を行う。
全体構成ブロック図である。同図を第１の発明に対する
図２と比較すると、図９では被乗数を選択するセレクタ
１３が存在せず、ＣＳＡ１６の出力としての桁上げ出力
Ｃ、及び和出力Ｓの符号データから部分積の符号を求め
るためのサイン検出回路２６が追加されている点が異な
っている。なお、図９では共にｎビットの乗数と被乗数
は乗算回数Ｍによって割り切れるものとして、以下の説
明を行う。
【００３４】図１０は第２の発明における各サイクルで
の乗算方式の説明図である。同図においては、例えば５
２ビット×５２ビットの乗算が行われるものとし、乗数
５２ビットは１３ビットずつ４個に分割されて、被乗数
５２ビットと乗数１３ビットとの乗算が各サイクルにお
いて繰り返される。そして各サイクルにおける次のサイ
クルへの桁上げ出力Ｃと和出力Ｓとの符号データによっ
て部分積の符号、すなわちサインの検出が行われ、その
符号データは図１０では桁上げ出力の上位に挿入されて
帰還され、次のサイクルで用いられる。
の乗算方式の説明図である。同図においては、例えば５
２ビット×５２ビットの乗算が行われるものとし、乗数
５２ビットは１３ビットずつ４個に分割されて、被乗数
５２ビットと乗数１３ビットとの乗算が各サイクルにお
いて繰り返される。そして各サイクルにおける次のサイ
クルへの桁上げ出力Ｃと和出力Ｓとの符号データによっ
て部分積の符号、すなわちサインの検出が行われ、その
符号データは図１０では桁上げ出力の上位に挿入されて
帰還され、次のサイクルで用いられる。
【００３５】図１１は従来方式と第２の発明の符号デー
タ帰還方式の比較図である。同図（ａ）は従来方式を示
し、桁上げ出力Ｃと和出力Ｓとの符号データは共に符号
拡張されて、その両方が帰還されていた。これに対して
本発明では、（ｂ）に示すように桁上げ出力Ｃと和出力
Ｓの符号データとを用いてサイン検出回路によって部分
積の符号が検出され、符号拡張が行われて、その結果が
例えば桁上げ出力Ｃの上位に挿入されて帰還される。
タ帰還方式の比較図である。同図（ａ）は従来方式を示
し、桁上げ出力Ｃと和出力Ｓとの符号データは共に符号
拡張されて、その両方が帰還されていた。これに対して
本発明では、（ｂ）に示すように桁上げ出力Ｃと和出力
Ｓの符号データとを用いてサイン検出回路によって部分
積の符号が検出され、符号拡張が行われて、その結果が
例えば桁上げ出力Ｃの上位に挿入されて帰還される。
【００３６】図１２は符号データの帰還方式の実施例で
ある。同図（ａ）は入力データａ，ｂ，ｃ、加算結果の
桁上げゲート出力Ｃと和出力Ｓとを示し、従来方式で
は、同図（ｂ）に示すように桁上げ出力Ｃと和出力Ｓと
の符号データ２ビット列が そのまま帰還され、加算さ
れていたのに対して、本発明の実施例を示す（ｃ）では
桁上げ出力Ｃと和出力Ｓとの符号データが加算され、１
ビット列の符号データとして和出力Ｓの上位に挿入され
て帰還されている。
ある。同図（ａ）は入力データａ，ｂ，ｃ、加算結果の
桁上げゲート出力Ｃと和出力Ｓとを示し、従来方式で
は、同図（ｂ）に示すように桁上げ出力Ｃと和出力Ｓと
の符号データ２ビット列が そのまま帰還され、加算さ
れていたのに対して、本発明の実施例を示す（ｃ）では
桁上げ出力Ｃと和出力Ｓとの符号データが加算され、１
ビット列の符号データとして和出力Ｓの上位に挿入され
て帰還されている。
【００３７】図１３は図９におけるサイン検出回路２６
の実施例の説明図である。サイン検出回路２６は多入力
加算器であり、加算されるデータが符号データであると
いう点が特徴となっている。同図（ａ）では入力データ
Ａ，Ｂ及びＣがＣＳＡとＣＬＡによって加算され、加算
結果としてのサインが求められる。すなわち、同図
（ｂ）に示すように入力データＡ，Ｂ及びＣの符号デー
タが加算され、結果としてサインが求められる。
の実施例の説明図である。サイン検出回路２６は多入力
加算器であり、加算されるデータが符号データであると
いう点が特徴となっている。同図（ａ）では入力データ
Ａ，Ｂ及びＣがＣＳＡとＣＬＡによって加算され、加算
結果としてのサインが求められる。すなわち、同図
（ｂ）に示すように入力データＡ，Ｂ及びＣの符号デー
タが加算され、結果としてサインが求められる。
【００３８】図１４は符号データの帰還方式の実施例の
一般的な説明図である。ここでは簡単のため −Ｓａ・２3 ＋ａ1 ・２2 ＋ａ2 ・２1 ＋ａ3 −Ｓｂ・２3 ＋ｂ1 ・２2 ＋ｂ2 ・２1 ＋ｂ3 −Ｓｃ・２3 ＋ｃ1 ・２2 ＋ｃ2 ・２1 ＋ｃ3 を加算する場合を考える。同図（ａ）はＣＳＡへの３つ
の入力に対してＣＳＡの出力としての和出力の符号デー
タＸS ，ＸS ，ＸS 及び桁上げ出力の符号データＹS ，
ＹS ，Ｙ1 がそのまま帰還される従来方式を示し、これ
に対して（ｂ）は和出力の符号データと桁上げ出力の符
号データとの和がサイン検出回路によって検出され、桁
上げ出力の符号データＳ3 ，Ｓ2 ，Ｓ1 として帰還され
る。
一般的な説明図である。ここでは簡単のため −Ｓａ・２3 ＋ａ1 ・２2 ＋ａ2 ・２1 ＋ａ3 −Ｓｂ・２3 ＋ｂ1 ・２2 ＋ｂ2 ・２1 ＋ｂ3 −Ｓｃ・２3 ＋ｃ1 ・２2 ＋ｃ2 ・２1 ＋ｃ3 を加算する場合を考える。同図（ａ）はＣＳＡへの３つ
の入力に対してＣＳＡの出力としての和出力の符号デー
タＸS ，ＸS ，ＸS 及び桁上げ出力の符号データＹS ，
ＹS ，Ｙ1 がそのまま帰還される従来方式を示し、これ
に対して（ｂ）は和出力の符号データと桁上げ出力の符
号データとの和がサイン検出回路によって検出され、桁
上げ出力の符号データＳ3 ，Ｓ2 ，Ｓ1 として帰還され
る。
【００３９】ここで
【００４０】
【数１】
【００４１】とする。Ｓ3 より上の符号データは
【００４２】
【数２】
【００４３】となり、Ｓ3 と同じになる。（サイン拡
張） Ｘ1 ，Ｙ2 の桁からの桁上げＣ12＝Ｇ12＋Ｇ23・Ｐ12・
Ｇ3 Ｐ23・Ｐ12を符号データに加算すると、結果として
のサインは
張） Ｘ1 ，Ｙ2 の桁からの桁上げＣ12＝Ｇ12＋Ｇ23・Ｐ12・
Ｇ3 Ｐ23・Ｐ12を符号データに加算すると、結果として
のサインは
【００４４】
【数３】
【００４５】通常の方法でも、和出力、桁上げ出力の符
号データにＣ12が入ってきた場合の結果は同様となる。
すなわち、結果のサインは
号データにＣ12が入ってきた場合の結果は同様となる。
すなわち、結果のサインは
【００４６】
【数４】
【００４７】従って、符号データは（ＸS ，ＸS ，
ＸS ）、（ＹS ，ＹS ，Ｙ1 ）の２ビット列を帰還する
必要はなく、Ｓ3 ，Ｓ2 ，Ｓ1 の１ビット列を帰還すれ
ば良い。図１５は第２の発明におけるゲート削減効果の
説明図である。同図（ａ）は従来方式のＣＳＡツリーの
説明図であり、上位１３ビットの部分に対してＣＳＡ１
６に対する入力は９入力であったが、本発明ではサイン
検出回路により符号データを１ビット列にしたために、
例えば和出力の上位１３ビットの部分の入力は不要とな
って８入力となり、同図（ｂ）に示すようにＣＳＡの個
数は６個となる。ＣＳＡは１個当たり１２ゲートから構
成されるために、１３ビット×１２ゲート＝１５６ゲー
トの削減が可能となる。
ＸS ）、（ＹS ，ＹS ，Ｙ1 ）の２ビット列を帰還する
必要はなく、Ｓ3 ，Ｓ2 ，Ｓ1 の１ビット列を帰還すれ
ば良い。図１５は第２の発明におけるゲート削減効果の
説明図である。同図（ａ）は従来方式のＣＳＡツリーの
説明図であり、上位１３ビットの部分に対してＣＳＡ１
６に対する入力は９入力であったが、本発明ではサイン
検出回路により符号データを１ビット列にしたために、
例えば和出力の上位１３ビットの部分の入力は不要とな
って８入力となり、同図（ｂ）に示すようにＣＳＡの個
数は６個となる。ＣＳＡは１個当たり１２ゲートから構
成されるために、１３ビット×１２ゲート＝１５６ゲー
トの削減が可能となる。
【００４８】以上の説明においては、第２の発明に対し
ては共にｎビットの乗数と被乗数とが乗算回数のＭで割
り切れるものとしたが、ｎ／Ｍの剰余が１である場合に
も第１の発明と第２の発明を組み合わせることが当然可
能である。
ては共にｎビットの乗数と被乗数とが乗算回数のＭで割
り切れるものとしたが、ｎ／Ｍの剰余が１である場合に
も第１の発明と第２の発明を組み合わせることが当然可
能である。
【００４９】
【発明の効果】以上詳細に説明したように、本発明によ
れば被乗数と乗数のビット数ｎと乗算回数Ｍとの商ｎ／
Ｍが剰余１を持つ場合にも、ｎ／Ｍの整数部のビット数
×ｎビットの乗算をＭ回繰り返すことにより最終的な乗
算結果が求められ、また部分積の結果としての桁上げ出
力と和出力とのいずれかの上位に部分積の符号検出結果
を挿入して帰還することにより、ハードウェア量の大幅
な削減が可能となり、コストの低減、及び実装上の問題
の解決に寄与するところが大きい。
れば被乗数と乗数のビット数ｎと乗算回数Ｍとの商ｎ／
Ｍが剰余１を持つ場合にも、ｎ／Ｍの整数部のビット数
×ｎビットの乗算をＭ回繰り返すことにより最終的な乗
算結果が求められ、また部分積の結果としての桁上げ出
力と和出力とのいずれかの上位に部分積の符号検出結果
を挿入して帰還することにより、ハードウェア量の大幅
な削減が可能となり、コストの低減、及び実装上の問題
の解決に寄与するところが大きい。
【図１】本発明の原理ブロック図である。
【図２】第１の発明の実施例としての乗算装置の全体構
成を示すブロック図である。
成を示すブロック図である。
【図３】第１の発明における乗算方式の説明図である。
【図４】被乗数セレクタの実施例の構成を示す回路図で
ある。
ある。
【図５】９ビット×９ビットの乗算の実施例の説明図で
ある。
ある。
【図６】スピルアダーの動作の説明図である。
【図７】第１の発明におけるマルチプルゲート数削減効
果の説明図である。
果の説明図である。
【図８】第１の発明におけるＣＳＡの削減効果の説明図
である。
である。
【図９】第２の発明の実施例としての乗算装置の全体構
成を示すブロック図である。
成を示すブロック図である。
【図１０】第２の発明における乗算方式の説明図であ
る。
る。
【図１１】第２の発明における符号データ帰還方式の説
明図である。
明図である。
【図１２】符号データの帰還方式の実施例の説明図であ
る。
る。
【図１３】サイン検出回路の実施例の説明図である。
【図１４】符号データ帰還方式の一般的な説明図であ
る。
る。
【図１５】第２の発明におけるＣＳＡの削減効果の説明
図である。
図である。
１ 乗数 ２，６ 乗数選択手段 ３ 被乗数 ４ 被乗数選択手段 ５，７ 乗数手段 ８ 符号検出手段 １１ 乗数セレクタ １３ 被乗数セレクタ １６ ＣＳＡ（桁上り保存加算器） １８ ＣＬＡ（桁上げ先見加算器）
Claims (1)
- 【請求項１】ｎビットの２進被乗数とｎビットの２進乗
数との乗算に際して乗数ｎビットをＭ個に分割し、ｎビ
ットとｎ／Ｍビットの乗算をＭ回実行して乗算結果を求
める乗算装置において、商ｎ／Ｍが剰余１をもつとき
に、 乗数をその下位からｎ／Ｍビットずつ順次Ｍ回選択する
乗数選択手段と、 被乗数のｎビットと該乗数選択手段の出力との積として
各回における部分的な乗算結果を得る乗算手段と、 該乗算手段の内部に備えられ、該被乗数のｎビットと該
乗数選択手段の出力との部分積の和出力と桁上げ出力か
ら該部分積の符号を検出する符号検出手段とを有し、 該和出力と桁上げ出力の帰還時に該和出力と桁上げ出力
とのいずれか片方にのみ該符号検出手段の検出結果を前
記部分積の符号データとして挿入し、該挿入結果のみを
符号データとして帰還することを特徴とする乗算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24407299A JP3231298B2 (ja) | 1999-08-30 | 1999-08-30 | 乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24407299A JP3231298B2 (ja) | 1999-08-30 | 1999-08-30 | 乗算装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21039390A Division JP3264280B2 (ja) | 1990-08-10 | 1990-08-10 | 乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000056950A JP2000056950A (ja) | 2000-02-25 |
| JP3231298B2 true JP3231298B2 (ja) | 2001-11-19 |
Family
ID=17113325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24407299A Expired - Lifetime JP3231298B2 (ja) | 1999-08-30 | 1999-08-30 | 乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3231298B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7797366B2 (en) * | 2006-02-15 | 2010-09-14 | Qualcomm Incorporated | Power-efficient sign extension for booth multiplication methods and systems |
| CN100447742C (zh) * | 2006-02-20 | 2008-12-31 | 联想(北京)有限公司 | 一种自动安装操作系统的方法 |
-
1999
- 1999-08-30 JP JP24407299A patent/JP3231298B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000056950A (ja) | 2000-02-25 |
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Legal Events
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|---|---|---|---|
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