JP3433487B2 - ２進１０進変換器 - Google Patents
２進１０進変換器Info
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Description
【０００１】
【産業上の利用分野】本発明は計算機等の演算回路に使
用する２進１０進変換器に関する。
用する２進１０進変換器に関する。
【０００２】
【従来の技術】２進10進変換の場合、２進数を４ビット
単位に区切って16進数として扱うと都合がよい。変換対
象のオペランド（１６進数）Ｍは、各桁の数を、 hm ,h
m-1,hm-2,・・・, h2, h1として、次のように表せる。
単位に区切って16進数として扱うと都合がよい。変換対
象のオペランド（１６進数）Ｍは、各桁の数を、 hm ,h
m-1,hm-2,・・・, h2, h1として、次のように表せる。
【０００３】
Ｍ＝ hm * 16m-1+ hm-1 * 16m-2+ hm-2 * 16m-3+・・・+h2*161+h1*160
これを１０進数に変換するには、ｉ番目の桁 hi * 16
i-1 について考えれば、16i-1 を10進数で計算して被乗
数とし、 hi を10進２桁の数の乗数として10進乗算を行
うことにより得られる。16i-1 を計算するには、最下位
桁（ｉ＝１）では160＝１であるから１つ上位の桁にな
るたびに１６を乗じることで得られる。このような２段
階の乗算をオペランドの各桁ごとに行って、それらの総
和を計算すればよい。
i-1 について考えれば、16i-1 を10進数で計算して被乗
数とし、 hi を10進２桁の数の乗数として10進乗算を行
うことにより得られる。16i-1 を計算するには、最下位
桁（ｉ＝１）では160＝１であるから１つ上位の桁にな
るたびに１６を乗じることで得られる。このような２段
階の乗算をオペランドの各桁ごとに行って、それらの総
和を計算すればよい。
【０００４】しかし、そのためには高速な１０進乗算器
が必要であるが構成が大きくなるため実施されていなか
った。代わりに、 hi (0〜15) および i (桁数) のすべ
ての組合せの hi * 16i-1 値をテーブルにしてメモリに
保持し、 hi と iによって索引して得た値を加算する方
法が行なわれている。この方法は変換テーブルのための
メモリビット数が多く必要である。
が必要であるが構成が大きくなるため実施されていなか
った。代わりに、 hi (0〜15) および i (桁数) のすべ
ての組合せの hi * 16i-1 値をテーブルにしてメモリに
保持し、 hi と iによって索引して得た値を加算する方
法が行なわれている。この方法は変換テーブルのための
メモリビット数が多く必要である。
【０００５】
【発明が解決しようとする課題】本発明は、オペランド
の各桁の数を変形することにより、10進乗算回路を簡易
化し、基本原理に則った２進１０進変換器を実現するこ
とを目的としている。
の各桁の数を変形することにより、10進乗算回路を簡易
化し、基本原理に則った２進１０進変換器を実現するこ
とを目的としている。
【０００６】
【課題を解決するための手段】図１は本発明の実施例の
構成図である。１６進１桁の重みを１０進数に変換した
値を保持するための重み保持レジスタ１と、入力された
１６進オペランドを受けいれ、下位桁から順に１桁ずつ
出力する機能をもつオペランドレジスタ２と、オペラン
ドレジスタ２の１桁の値を入力とし、その値を調べて、
１０を表す信号と、８以下の偶数を表す信号と、１を表
す信号とに分離して出力する係数成分分離回路３と、重
み保持レジスタ１の各桁に対応して存在し、重み保持レ
ジスタ１の１桁と、係数成分分離回路３の偶数を表す信
号出力とを入力とし、それらの積を２桁の１０進数とし
て出力する、桁偶数乗算回路４と、係数成分分離回路３
の１０を表す信号出力と１を表す信号出力とに従って、
重み保持レジスタ１の１０倍の値と１倍の値とを出力す
る１０倍回路５と、結果レジスタ７の値と、桁偶数乗算
回路４および１０倍回路５の出力とを加算するための１
０進多桁加算回路６と、１０進多桁加算回路６の出力を
保持する結果レジスタ７と、全体を制御する制御回路８
とを備える。
構成図である。１６進１桁の重みを１０進数に変換した
値を保持するための重み保持レジスタ１と、入力された
１６進オペランドを受けいれ、下位桁から順に１桁ずつ
出力する機能をもつオペランドレジスタ２と、オペラン
ドレジスタ２の１桁の値を入力とし、その値を調べて、
１０を表す信号と、８以下の偶数を表す信号と、１を表
す信号とに分離して出力する係数成分分離回路３と、重
み保持レジスタ１の各桁に対応して存在し、重み保持レ
ジスタ１の１桁と、係数成分分離回路３の偶数を表す信
号出力とを入力とし、それらの積を２桁の１０進数とし
て出力する、桁偶数乗算回路４と、係数成分分離回路３
の１０を表す信号出力と１を表す信号出力とに従って、
重み保持レジスタ１の１０倍の値と１倍の値とを出力す
る１０倍回路５と、結果レジスタ７の値と、桁偶数乗算
回路４および１０倍回路５の出力とを加算するための１
０進多桁加算回路６と、１０進多桁加算回路６の出力を
保持する結果レジスタ７と、全体を制御する制御回路８
とを備える。
【０００７】制御回路８は、オペランドレジスタ２の１
桁ごとに、重み計算フェーズと係数乗算フェーズとを設
けて２段階の演算を行なう。重み計算フェーズでは、最
下位桁では初期値として重み保持レジスタ１に１０進
‘1' の値をセットし、結果レジスタを‘0' にリセット
し、その他の桁では桁偶数乗算回路４と１０倍回路５と
１０進多桁加算回路６とを制御して、重み保持レジスタ
１の内容の１６倍を算出して重み保持レジスタ１にセッ
トする。
桁ごとに、重み計算フェーズと係数乗算フェーズとを設
けて２段階の演算を行なう。重み計算フェーズでは、最
下位桁では初期値として重み保持レジスタ１に１０進
‘1' の値をセットし、結果レジスタを‘0' にリセット
し、その他の桁では桁偶数乗算回路４と１０倍回路５と
１０進多桁加算回路６とを制御して、重み保持レジスタ
１の内容の１６倍を算出して重み保持レジスタ１にセッ
トする。
【０００８】係数乗算フェーズでは、係数成分分離回路
３の出力信号に従って出力される桁ごとの桁偶数乗算回
路４の各上位桁を連結したものと各下位桁を連結したも
のの２つの出力と１０倍回路５の２つの出力と、結果レ
ジスタの出力とを１０進多桁加算回路６により加算す
る。
３の出力信号に従って出力される桁ごとの桁偶数乗算回
路４の各上位桁を連結したものと各下位桁を連結したも
のの２つの出力と１０倍回路５の２つの出力と、結果レ
ジスタの出力とを１０進多桁加算回路６により加算す
る。
【０００９】これを最下位桁から始めて最上位桁まで行
なうように制御する。制御回路８は、重み計算フェーズ
において、重み保持レジスタ１の内容の１６倍を算出す
るのに、１０倍の値と６倍の値とを算出してその和をと
るようにしてもよいが、桁偶数乗算回路４の片方の入力
に、係数成分分離回路３の偶数を表す信号出力の代わり
に定数‘4' を入れ、重み保持レジスタ１の内容の４倍
を計算することを２回行なうようにしてもよい。
なうように制御する。制御回路８は、重み計算フェーズ
において、重み保持レジスタ１の内容の１６倍を算出す
るのに、１０倍の値と６倍の値とを算出してその和をと
るようにしてもよいが、桁偶数乗算回路４の片方の入力
に、係数成分分離回路３の偶数を表す信号出力の代わり
に定数‘4' を入れ、重み保持レジスタ１の内容の４倍
を計算することを２回行なうようにしてもよい。
【００１０】１０進多桁加算回路６は２入力で構成する
ことも可能であるが、多入力加算回路として構成すると
演算サイクルを少なくすることができる。
ことも可能であるが、多入力加算回路として構成すると
演算サイクルを少なくすることができる。
【００１１】
【作用】16進ｍ桁のオペランドＭは、各桁の数を hm ，
hm-1, hm-2,・・・, h2, h1として、次のように表せ
る。
hm-1, hm-2,・・・, h2, h1として、次のように表せ
る。
【００１２】
Ｍ＝ hm * 16m-1+ hm-1 * 16m-2+ hm-2 * 16m-3+・・・+h2*161+h1*160
従来技術の項で述べたように、これを１０進数に変換す
るには、ｉ番目の桁の値 hi * 16i-1 について考えれ
ば、重み16i-1 を10進数に変換して被乗数とし、 hi を
10進２桁の数の乗数として10進乗算を行うことにより得
られる。
るには、ｉ番目の桁の値 hi * 16i-1 について考えれ
ば、重み16i-1 を10進数に変換して被乗数とし、 hi を
10進２桁の数の乗数として10進乗算を行うことにより得
られる。
【００１３】重み16i-1 は１つ下位桁の重み16i-2 の16
倍である。最下位桁（ｉ＝１）の重みは 160＝１である
から、最下位桁から始めて１つ上位の桁になるたびに１
６を乗じることで得られる。従って、重み計算のための
16倍演算と、その結果に係数を乗ずる演算との２段階の
乗算をオペランドの各桁ごとに行って、それらの総和を
計算すればよい。
倍である。最下位桁（ｉ＝１）の重みは 160＝１である
から、最下位桁から始めて１つ上位の桁になるたびに１
６を乗じることで得られる。従って、重み計算のための
16倍演算と、その結果に係数を乗ずる演算との２段階の
乗算をオペランドの各桁ごとに行って、それらの総和を
計算すればよい。
【００１４】重み計算の１６倍演算は１０倍と６倍とを
計算し、その和としてもよいが、４倍×４倍＝１６倍と
すると、おなじ２サイクルでもより簡単である。係数 h
i は０〜15の値をとる数である。これを10，偶数，１の
３つの成分に分けその和として表現することができる。
計算し、その和としてもよいが、４倍×４倍＝１６倍と
すると、おなじ２サイクルでもより簡単である。係数 h
i は０〜15の値をとる数である。これを10，偶数，１の
３つの成分に分けその和として表現することができる。
【００１５】hi ＝ ｔ＋ｅ＋ｏ
ｔ：10成分 10または０
ｅ：偶数成分 偶数値 ２，４，６，８のいずれか
ｏ：奇数成分 １または０
従って、 hi * 16i-1 ＝16i-1*ｔ ＋16i-1*ｅ ＋16
i-1*ｏ である。
i-1*ｏ である。
【００１６】係数成分分離回路３は、オペランドの１桁
の値（係数）を10，偶数，１を表すｔ，ｅ，ｏの３つの
成分信号に分離し、桁偶数乗算回路４と10倍回路５とは
それらの信号に従って、それぞれ16i-1*ｔ，16i-1*ｅ，
16i-1*ｏの値を出力する。なお、桁偶数乗算回路４の出
力は10進１桁分の結果を２桁の値として出力するので、
それぞれの桁偶数乗算回路４の出力の上位桁を連結した
もの（Ｃ＝16i-1*ｅc）と下位桁を連結したもの（Ｓ＝1
6i-1*ｅs ）の２つの１０進数として現れる。それらの
和が16i-1*ｅである。すなわち、 hi * 16i-1 ＝16i-1*ｔ ＋16i-1*ｅc ＋16i-1*ｅs ＋16i-1*ｏ である。
の値（係数）を10，偶数，１を表すｔ，ｅ，ｏの３つの
成分信号に分離し、桁偶数乗算回路４と10倍回路５とは
それらの信号に従って、それぞれ16i-1*ｔ，16i-1*ｅ，
16i-1*ｏの値を出力する。なお、桁偶数乗算回路４の出
力は10進１桁分の結果を２桁の値として出力するので、
それぞれの桁偶数乗算回路４の出力の上位桁を連結した
もの（Ｃ＝16i-1*ｅc）と下位桁を連結したもの（Ｓ＝1
6i-1*ｅs ）の２つの１０進数として現れる。それらの
和が16i-1*ｅである。すなわち、 hi * 16i-1 ＝16i-1*ｔ ＋16i-1*ｅc ＋16i-1*ｅs ＋16i-1*ｏ である。
【００１７】制御回路８はオペランドの最下位桁から始
めて、各桁ごとに、重み演算と係数乗算とを行なう。重
み計算フェーズでは、重み保持レジスタに存在する１つ
下位の重みの値が１６倍されて、その桁の重みの10進数
値として重み保持レジスタ１に得られる。１６倍演算
は、１０倍と６倍とを計算しその和とする場合も、４倍
×４倍＝１６倍とする場合も桁偶数乗算回路４と１０倍
回路５を制御すれば２サイクルで可能である。
めて、各桁ごとに、重み演算と係数乗算とを行なう。重
み計算フェーズでは、重み保持レジスタに存在する１つ
下位の重みの値が１６倍されて、その桁の重みの10進数
値として重み保持レジスタ１に得られる。１６倍演算
は、１０倍と６倍とを計算しその和とする場合も、４倍
×４倍＝１６倍とする場合も桁偶数乗算回路４と１０倍
回路５を制御すれば２サイクルで可能である。
【００１８】係数乗算フェーズでは、重み保持レジスタ
１の内容に係数の各成分を乗じて得られる前記の４つの
数として、桁偶数乗算回路４および１０倍回路５の出力
が得られ、これらを結果レジスタ７に加えれば、同時に
それまでの下位桁の値との和が得られる。もし、１０進
多桁加算回路６が、２入力構成であれば、結果レジスタ
７の値に４サイクルで順次前記の４つの数を加えるよう
に制御すればよい。図１のように３入力構成であれば２
サイクルで済む。
１の内容に係数の各成分を乗じて得られる前記の４つの
数として、桁偶数乗算回路４および１０倍回路５の出力
が得られ、これらを結果レジスタ７に加えれば、同時に
それまでの下位桁の値との和が得られる。もし、１０進
多桁加算回路６が、２入力構成であれば、結果レジスタ
７の値に４サイクルで順次前記の４つの数を加えるよう
に制御すればよい。図１のように３入力構成であれば２
サイクルで済む。
【００１９】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明の実施例の構成図である。図におい
て、重み保持レジスタ１は、オペランドの最大値の１０
進変換値を収容するに必要なだけの桁数の１０進数を保
持できるレジスタである。オペランドレジスタ２は１桁
ずつ右シフトできるように構成してあり、最下位の４ビ
ットを係数成分分離回路３へ出力する。
する。図１は本発明の実施例の構成図である。図におい
て、重み保持レジスタ１は、オペランドの最大値の１０
進変換値を収容するに必要なだけの桁数の１０進数を保
持できるレジスタである。オペランドレジスタ２は１桁
ずつ右シフトできるように構成してあり、最下位の４ビ
ットを係数成分分離回路３へ出力する。
【００２０】係数成分分離回路３は１桁の16進数の値を
１０、偶数、１の３成分に分離して出力する回路で単純
な論理回路で実現できる。桁偶数乗算回路４は10進１桁
の数と10進１桁の偶数との積を出力する回路で、その機
能を図２に示す。これは九九表を論理回路で構成するこ
とに相当し、片方の入力が偶数に限られるので図２
（１）の半九九表を実現すればよく、それだけ簡単な論
理回路として構成できる。（２）（３）は出力の上位桁
Ｃと下位桁Ｓとに分けたものである。
１０、偶数、１の３成分に分離して出力する回路で単純
な論理回路で実現できる。桁偶数乗算回路４は10進１桁
の数と10進１桁の偶数との積を出力する回路で、その機
能を図２に示す。これは九九表を論理回路で構成するこ
とに相当し、片方の入力が偶数に限られるので図２
（１）の半九九表を実現すればよく、それだけ簡単な論
理回路として構成できる。（２）（３）は出力の上位桁
Ｃと下位桁Ｓとに分けたものである。
【００２１】１０倍回路は重み保持レジスタ１の内容を
１０倍した出力と１倍した出力とを係数成分分離回路３
の10成分と１成分出力に従って出力する回路であり、１
０倍は１桁左へシフトし、１倍はそのまま出力するだけ
の単純な論理回路である。
１０倍した出力と１倍した出力とを係数成分分離回路３
の10成分と１成分出力に従って出力する回路であり、１
０倍は１桁左へシフトし、１倍はそのまま出力するだけ
の単純な論理回路である。
【００２２】10進多桁加算回路６は、10進数を２つ以上
加算する回路であればよい。図１では３入力としてあ
る。３入力の場合は、１入力に結果レジスタの出力を、
他の２つの入力に２回に分けて、前述の４成分を２つず
つ入力するように制御すればよい。３入力の10進加算器
は、特願平５−３００７１１に示したようにすれば簡単
かつ高速に構成できる。
加算する回路であればよい。図１では３入力としてあ
る。３入力の場合は、１入力に結果レジスタの出力を、
他の２つの入力に２回に分けて、前述の４成分を２つず
つ入力するように制御すればよい。３入力の10進加算器
は、特願平５−３００７１１に示したようにすれば簡単
かつ高速に構成できる。
【００２３】図３は、16進数Ｘ’ＡＣＤ７６３を10進数
に変換する演算例を説明する図である。また、図４は、
それをタイムチャートとして説明した図である。図にお
いては最下位桁の処理を表す。重み計算フェーズは演
算サイクル１で、重み保持レジスタ１に初期値‘1' を
セットする。係数乗算フェーズとして、演算サイクル２
で桁偶数乗算回路４によりオペランドの偶数成分との積
を計算し、演算サイクル３で10倍および奇数成分の加算
を行なう。第２桁以上では、重み計算フェーズは２サイ
クル必要とする。それぞれのサイクルで重み保持レジス
タ１の内容を４倍して、16倍の値を得る。桁偶数乗算回
路４の片方の入力に定数‘4' を入れ、10進多桁加算回
路６の他の入力を閉じて素通りさせるように制御する。
なお、10倍と６倍とを計算し、その和として16倍を得る
ようにしてもよいが、重み保持レジスタ１のバックアッ
プレジスタが必要である。その後、係数乗算フェーズは
オペランドが偶数成分だけ、または１０倍および奇数
（１倍）成分だけであれば１サイクルで、そうでなけれ
は２サイクルで処理を行なう。
に変換する演算例を説明する図である。また、図４は、
それをタイムチャートとして説明した図である。図にお
いては最下位桁の処理を表す。重み計算フェーズは演
算サイクル１で、重み保持レジスタ１に初期値‘1' を
セットする。係数乗算フェーズとして、演算サイクル２
で桁偶数乗算回路４によりオペランドの偶数成分との積
を計算し、演算サイクル３で10倍および奇数成分の加算
を行なう。第２桁以上では、重み計算フェーズは２サイ
クル必要とする。それぞれのサイクルで重み保持レジス
タ１の内容を４倍して、16倍の値を得る。桁偶数乗算回
路４の片方の入力に定数‘4' を入れ、10進多桁加算回
路６の他の入力を閉じて素通りさせるように制御する。
なお、10倍と６倍とを計算し、その和として16倍を得る
ようにしてもよいが、重み保持レジスタ１のバックアッ
プレジスタが必要である。その後、係数乗算フェーズは
オペランドが偶数成分だけ、または１０倍および奇数
（１倍）成分だけであれば１サイクルで、そうでなけれ
は２サイクルで処理を行なう。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
簡単な回路の組合せで比較的高速な２進10進変換器を実
現することができる。
簡単な回路の組合せで比較的高速な２進10進変換器を実
現することができる。
【図１】 実施例の構成図
【図２】 桁偶数乗算回路の機能説明図
【図３】 実施例の演算例の説明図
【図４】 実施例のタイムチャート
１ 重み保持レジスタ
２ オペランドレジスタ
３ 係数成分分離回路
４ 桁偶数乗算回路
５ 10倍回路
６ 10進多桁加算回路
７ 結果レジスタ
８ 制御回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/38
G06F 7/52
H03M 7/04
H03M 7/08
Claims (3)
- 【請求項１】 １６進１桁の重みを１０進数に変換した
値を保持するための重み保持レジスタ（１）と、 入力された１６進オペランドを受けいれ、下位桁から順
に１桁ずつ出力する機能をもつオペランドレジスタ
（２）と、 オペランドレジスタ（２）の１桁の値を入力とし、その
値を調べて、１０を表す信号と、８以下の偶数を表す信
号と、１を表す信号とに分離して出力する係数成分分離
回路（３）と、 重み保持レジスタ（１）の各桁に対応して存在し、重み
保持レジスタ（１）の１桁と、係数成分分離回路（３）
の偶数を表す信号出力とを入力とし、それらの積を２桁
の１０進数として出力する、桁偶数乗算回路（４）と、 係数成分分離回路（３）の１０を表す信号出力と１を表
す信号出力とに従って、重み保持レジスタ（１）の１０
倍の値と１倍の値とを出力する１０倍回路（５）と、 結果レジスタ（７）の値と、桁偶数乗算回路（４）およ
び１０倍回路（５）の出力とを加算するための１０進多
桁加算回路（６）と、 １０進多桁加算回路（６）の出力を保持する結果レジス
タ（７）と、 全体を制御する制御回路（８）とを備え、 制御回路（８）は、オペランドレジスタ（２）の１桁ご
とに、重み計算フェーズと係数乗算フェーズとを設け、 重み計算フェーズでは、最下位桁では初期値として重み
保持レジスタ（１）に１０進‘1' の値をセットし、結
果レジスタを‘0' にリセットし、 その他の桁では桁偶数乗算回路（４）と１０倍回路
（５）と１０進多桁加算回路（６）とを制御して、重み
保持レジスタ（１）の内容の１６倍を算出して重み保持
レジスタ（１）にセットし、 係数乗算フェーズでは、係数成分分離回路（３）の出力
信号に従って出力される桁ごとの桁偶数乗算回路（４）
の各上位桁を連結したものと各下位桁を連結したものの
２つの出力と１０倍回路（５）の２つの出力と、結果レ
ジスタの出力とを１０進多桁加算回路（６）により加算
するように最下位桁から始めて最上位桁まで制御するよ
うに構成した２進１０進変換器。 - 【請求項２】 制御回路（８）は、重み計算フェーズに
おいて、桁偶数乗算回路（４）の片方の入力に、係数成
分分離回路（３）の偶数を表す信号出力の代わりに定数
‘4' を入れ、重み保持レジスタ（１）の内容の４倍を
計算することを２回行なうことにより１６倍を得ること
を特徴とする請求項１に記載の２進１０進変換器。 - 【請求項３】 １０進多桁加算回路（６）を多入力加算
回路として構成することを特徴とする請求項１に記載の
２進１０進変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30692893A JP3433487B2 (ja) | 1993-12-08 | 1993-12-08 | ２進１０進変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30692893A JP3433487B2 (ja) | 1993-12-08 | 1993-12-08 | ２進１０進変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07160478A JPH07160478A (ja) | 1995-06-23 |
| JP3433487B2 true JP3433487B2 (ja) | 2003-08-04 |
Family
ID=17962972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30692893A Expired - Fee Related JP3433487B2 (ja) | 1993-12-08 | 1993-12-08 | ２進１０進変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3433487B2 (ja) |
-
1993
- 1993-12-08 JP JP30692893A patent/JP3433487B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07160478A (ja) | 1995-06-23 |
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