JP3230354B2 - 高速１０進乗算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速１０進乗算器に関す
る。

【０００２】

【従来の技術】図10に従来の１０進乗算器の構成図を示
す。従来の１０進乗算器は、初めに被乗数の２倍、４
倍、８倍を生成してレジスタ等の倍数保持回路30に保持
しておく。次に、生成してある被乗数の１、２、４、８
倍の値を倍数選択回路40により乗数の１桁の値に合わせ
て組合せて選択し、１０進加算器６で加算する。これを
部分積として出力レジスタ７に保持し、乗数の各桁にお
いて部分積を得て、桁合わせをしながら加算することを
繰り返すことにより最終結果の積を得る。

【０００３】この方法では、乗数１桁の部分積を得るの
に通常１〜２サイクル必要で、かつ最終結果である積を
得るには、乗数の桁数倍の演算サイクルを必要とする。
また、被乗数の２倍、４倍、８倍等を生成してレジスタ
等に保持しておく必要があり、このための演算サイクル
も必要である。

【０００４】

【発明が解決しようとする課題】これをさらに高速化す
るには、被乗数の１桁と乗数の１桁との積を生成する桁
乗算器（九九表に相当するもの）を被乗数の桁数×乗数
の桁数だけ並べて各桁同士の部分積を同時に生成し、そ
の結果をすべて加算することにより、１サイクルの演算
時間で１０進乗算を実現することが考えられるが、回路
のハードウェア量は膨大なものになる。

【０００５】本発明は、乗数の各桁を偶数＋１に分けて
乗算することにより、桁乗算器を簡易化し、またその結
果の加算においても奇数を偶数＋１に置き換えることに
より、加算回路の簡易化を図り、全体の回路規模を小さ
くすることを目的とする。

【０００６】

【課題を解決するための手段】図１は本発明の実施例の
構成図である。入力された被乗数を保持する被乗数レジ
スタ１と、入力された乗数を保持する乗数レジスタ２
と、被乗数レジスタ１の各桁を偶数＋１の形に分離する
被乗数偶数化回路12と被乗数“１”化回路11と、乗数レ
ジスタ２の各桁を偶数＋１の形に分離する乗数偶数化回
路22と乗数“１”化回路21と、被乗数レジスタ１の各桁
と乗数偶数化回路22の各桁とを入力して各１桁同士の積
を生成し、それぞれ２桁の数を出力する桁偶数乗算器ア
レイ３と、桁偶数乗算器アレイ３の各出力の上位桁の数
Ｒを偶数＋１の形に分離する上位桁偶数化回路32と上位
桁“１”化回路31と、桁偶数乗算器アレイ３の出力の下
位桁Ｓと被乗数偶数化回路12の出力とを選択し下位桁Ｓ
とし、また上位桁偶数化回路32と０とを選択し上位桁
Ｒ’として桁偶数加算器ツリー４へ入力する主選択回路
42と、上位桁“１”化回路31の出力と被乗数“１”化回
路11の出力とを選択してキャリー加算器ツリーへ入力す
る従選択回路41と、主選択回路42通過後の各出力の下位
桁の数Ｓと上位桁の出力Ｒ’とを同位の桁毎に２つずつ
トーナメント形式で加算し、トーナメントの各段階で発
生するキャリー成分Ｃを分離出力する桁偶数加算器ツリ
ー４と、上位桁“１”化回路31の出力と、桁偶数加算器
ツリー４のトーナメントの各段階で発生するキャリー成
分Ｃとをすべて加算するキャリー加算器ツリー５と、桁
偶数加算器ツリー４の出力とキャリー加算器ツリーの出
力とを加算する１０進加算器６と、１０進加算器６の出
力を保持する出力レジスタ７および保持レジスタ71と、
第１のサイクルで、主選択回路42により桁偶数乗算器ア
レイ３の出力を選択し、従選択回路41により上位桁
“１”化回路31の出力を選択して演算を行い、第２のサ
イクルで、主選択回路42により被乗数偶数化回路12の出
力を選択し、従選択回路41により被乗数“１”化回路11
の出力の出力を選択して演算を行い、第３のサイクル
で、第１のサイクルの結果と第２のサイクルの結果とを
加算するように制御する制御回路８とを備える。

【０００７】

【作用】本発明の基本原理は、奇数＝偶数＋１であるこ
とを利用して、すべての数を偶数と１とに変換すること
により回路を簡易化することである。

【０００８】被乗数をＮ、乗数をＭ＝Ｍ’＋Ｉとする。
ここで、Ｍ’は各桁が偶数、Ｉは各桁が１または０であ
る数である。 Ｎ×Ｍ＝Ｎ×（Ｍ’＋Ｉ）＝Ｎ×Ｍ’＋Ｎ×Ｉ すなわち、積は、乗数の各桁の値が奇数のとき−１して
偶数とし、その偶数値と被乗数との積を演算したもの
と、乗数の奇数値の桁を１、偶数値の桁を０で置き換え
た値と被乗数との積を演算したものとを加えることによ
り得られる。

【０００９】〔１〕Ｎ×Ｍ’の演算 Ｍ’の各桁の数は偶数であるから、Ｎ×Ｍ’の各桁同士
の積は図２（Ｂ）に示す半九九表の機能をもった桁偶数
乗算器によって得られる。通常の１桁の数同士の積を得
るためには図２（Ａ）の九九表の機能をもった桁乗算器
が必要である。桁乗算器は、ＢＣＤコードの場合、入力
が被乗数４ビットと乗数４ビットの８ビット、出力が８
ビットのコード変換器として構成できる。ところで、前
述のように、乗数が偶数に限られるなら、桁乗算器の乗
数入力は偶数に限ることができ、九九表を簡易化して図
２（Ｂ）のように半九九表とすることができる。これ
は、入力が被乗数入力４ビットと乗数３ビット（偶数な
ので最下位は０に決まっているから不要）の７ビット、
出力が６ビット（最大値が１０進で７２で、偶数に限ら
れるから最上位と最下位のビットは不要）のコード変換
器として構成でき、回路を簡単にすることができる。

【００１０】被乗数Ｎがｎ桁、乗数Ｍ’がｍ桁の数であ
るとすると、ｎ×ｍ個の桁偶数乗算器より成る桁偶数乗
算器アレイ３が必要で、その出力を桁合わせをしてすべ
て加算すれば積が得られる。各々の桁偶数乗算器の積出
力はそれぞれ２桁以下の偶数値であり、図２（Ｂ）のよ
うになるが、これを下位桁Ｓと上位桁Ｒとに分離したも
のが図３の（Ａ）と（Ｂ）である。従ってその内の下位
桁Ｓは偶数である。上位桁Ｒは奇数である場合がある
が、これは奇数＝偶数＋１により、Ｒ＝Ｒ’＋Ｔとし
て、偶数Ｒ’と１または０のＴとで置き換えることがで
きる。図４に上位桁を偶数化したＲ’とＴとを示す。

【００１１】桁偶数乗算器アレイ３の出力は、桁毎に考
えるとそれぞれ最大ｍ個の下位桁Ｓと上位桁Ｒとがあ
る。Ｓの数は、結果の最下位桁の１個から上位へ向かっ
てｍ−１桁まで１づつ増え、また最上位桁の１個から下
位へ向かってｍ−１桁までも同様である。Ｒ（Ｒ’）の
数は１桁上位へずれるが同様である。従って、桁毎に最
初に最大ｍ個のＲとＳとを加え、その結果のｍ個の数を
２個づつ組み合わせてトーナメント形式で加算する。す
なわちツリー状に構成した桁加算器群によって演算す
る。トーナメント（桁加算器）の段数は、１＋log₂ｍ以
上の最小の整数で表される。このとき、各段における結
果の下位桁Ｓと上位桁Ｃ（キャリー）とを別々にして演
算する。

【００１２】下位桁の演算は、１０進１桁同士の桁加算
器を使うとすれば、図５（Ａ）に示す加算表の機能をも
ったものが必要になる。ところが、ＳとＲ’が偶数であ
るので、その和も偶数であり、従ってその下位桁は偶数
であるから、以下のトーナメント加算の結果の下位桁出
力もすべて偶数である。よって、桁加算器は図５（Ｂ）
に示す半加算表の機能をもった桁偶数加算器でよい。図
６はそれを下位桁Ｓと上位桁Ｃ出力に分けて示したもの
である。

【００１３】上位側の桁Ｃは同様に各段毎にトーナメン
ト演算をするが、最初のＲから分離したＴを含めてＣの
値はすべて１または０であるので、その加算回路はより
単純なものとなる。なお、各段毎にトーナメント演算を
した結果は、前の段の結果と加算して次の段に渡す。

【００１４】このようにした加算器ツリーを桁数分設け
て桁偶数加算器ツリー４およびキャリー加算器ツリー５
とし、その結果は桁偶数加算器ツリー４出力の下位桁側
出力とキャリー加算器ツリー５出力のキャリー出力とし
て得られるので１０進多桁加算器６で加算すると積（Ｎ
×Ｍ’）がえられる。なお、加算器ツリーは前述の理由
により、上位および下位のｍ−１桁分については加算す
る数が少ないので、規模を小さくできる。

【００１５】〔２〕Ｎ×Ｉの演算 Ｉの各桁の値は１または０である。従って１のときだけ
意味があり、また、ＮはＭと同様に、Ｎ＝Ｎ’＋Ｊ
（Ｎ’の各桁は偶数、Ｊの各桁は１または０）に置き換
えられる。よって、桁偶数乗算器アレイ出力の代わり
に、Ｉが１の列に限り、Ｎ’をＳの代わりに、ＪをＴの
代わりに、その他の列は０に、Ｒ’出力は０にして、桁
偶数加算器ツリー４と、キャリー加算器ツリー５に入力
することにより、Ｎ×Ｉの結果が得られる。この切り替
えは主選択回路42と従選択回路41とによって行なう。

【００１６】最後に〔１〕と〔２〕の結果を加算して目
的の積Ｎ×Ｍが得られる。

【００１７】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図１において、１０進１桁はＢＣＤコードで表現
し、４ビットであり、被乗数レジスタがｎ桁、乗数レジ
スタがｍ桁であるとする。被乗数偶数化回路12と被乗数
“１”化回路および乗数偶数化回路22と乗数“１”化回
路はそれぞれ被乗数レジスタと乗数レジスタの各桁を上
位３ビットと１ビットに分離して取り出すだけである。

【００１８】桁偶数乗算器アレイはｎ列×ｍ行個の桁偶
数乗算器を並べたものである。それぞれの桁偶数乗算器
の出力は上位桁Ｒと下位桁Ｓの２桁であり、図７に示す
ようになる。これをすべて加算すればよいが、そのまま
では回路が大きくなるので、次のようにする。上位桁Ｒ
は上位桁偶数化回路32と上位桁“１”化回路31とによっ
て偶数Ｒ’と１とに分離する。上位桁偶数化回路32と上
位桁“１”化回路31とは、それぞれの桁の４ビットを上
位３ビットと下位１ビットとに分離するだけの回路であ
る。このようにして得られたＳとＲ’とはすべて偶数で
ある。同じ位のＳとＲ’とを２個づつ組にして加算し、
その結果をまた２個づつ組にして加算し・・・というよ
うにトーナメント式に桁偶数加算器を構成し１個の結果
を得る。図７の枠で示した桁の場合は図８に示すような
ツリー状の構成となる。これをｎ＋ｍ個並べて桁偶数加
算器ツリー４とする。ただし、図７から判るように、下
位および上位側ではツリーの規模は小さくてよい。最下
位ではＳが、最上位ではＲ’がそのまま出力されるだけ
である（加算器も不要）。桁偶数加算器ツリー４で演算
するのは下位桁だけで、その途中で発生する上位桁（キ
ャリー）は別に各段階毎にトーナメント加算器を構成し
て加算し、さらに前段のトーナメント加算器の結果を加
算する。キャリー側の加算器は最終結果はともかく、最
初の値は１または０であるので、回路はより単純なもの
である。これも、キャリー加算器ツリー５としてまとめ
る。

【００１９】主選択回路42は、演算の第１サイクルでは
桁偶数乗算器アレイの下位桁Ｓと上位桁偶数化回路32の
出力Ｒ’とを桁偶数加算器ツリー４に入力し、第２サイ
クルでは被乗数偶数化回路12の出力と０とを桁偶数加算
器ツリー４に入力するものである。

【００２０】桁偶数加算器ツリー４の出力とキャリー加
算器ツリーの出力とを、１０進多桁加算器６で加算す
る。制御回路８は、第１サイクルでＮ×Ｍ＝Ｎ×（Ｍ’
＋Ｉ）＝Ｎ×Ｍ’＋Ｎ×ＩのＮ×Ｍ’の演算を行い、加
算した結果を出力レジスタ７に保持する。第２サイクル
でＮ×Ｉを得て出力レジスタ７にセットすると同時に保
持レジスタ71に第１サイクルの結果を移す。第３サイク
ルで出力レジスタ７と保持レジスタ71とを加算して最終
結果である積を出力レジスタ７に得る。

【００２１】以下、図９に示す具体的な数値による演算
の例によって説明する。図９において、４桁の被乗数４
５６７と４桁の乗数４５６７との乗算を示す。第１サイ
クルで、４５６７×４４６６を演算する。桁偶数乗算器
アレイにより、に示すように各桁の数を得る。これ
は、上位桁ＲをＲ’とＴとに分離すると’に示すよう
になる。ここからトーナメント加算が始まる。ＳとＲ’
の組を加算し、に示すようにＳとＣとを得る。ここか
らＳとＣを別々に２つづつ組み合わせて（’）加算す
る（）。Ｔおよび各段階でのＣをそれぞれ加算する。
最後に、’に示すように、桁偶数加算器ツリー４およ
びキャリー加算器ツリー５の出力として得られ、それを
１０進多桁加算器６によって加算しての結果を得る。

【００２２】第２サイクルで、４５６７×０１０１を演
算する。被乗数４５６７の偶数化された４４６６をＳの
代わりに、“１”化された０１０１をＴの代わりとし、
第１サイクルと同様に演算する。

【００２３】に示すように、第３サイクルで、第１サ
イクルの結果と第２サイクルの結果とを加算して最終結
果である積を得る。なお、乗数の各桁がすべて偶数であ
ることを検出することによって第２、第３サイクルの処
理を省略することができる。

【００２４】

【発明の効果】以上説明したように、本発明によれば、
乗数、被乗数の桁数によらず非常に速い１０進乗算器を
実現することができる。また、回路のハードウェア量
を、普通に構成した場合に比べて、ほぼ半分程度にする
ことができる。

【図面の簡単な説明】

【図１】本発明の実施例の構成図である。

【図２】１０進１桁×１桁の乗算器の機能を説明する図
である。

【図３】下位桁と上位桁の分離を説明する図である。

【図４】上位桁の偶数化を説明する図である。

【図５】１０進１桁×１桁の加算器の機能を説明する図
である。

【図６】桁偶数加算器の下位桁と上位桁（キャリー）の
分離を説明する図である。

【図７】桁偶数乗算器アレイの構成を説明する図であ
る。

【図８】桁偶数加算器ツリーの構成を説明する図であ
る。

【図９】具体的数値による動作説明図である。

【図10】従来例の構成図である。

【符号の説明】

１ 被乗数レジスタ 12 被乗数偶数化回路 11 被乗数“１”化回路 ２ 乗数レジスタ 22 乗数偶数化回路 21 乗数“１”化回路 ３ 桁偶数乗算器アレイ 32 上位桁偶数化回路 31 上位桁“１”化回路 42 主選択回路 41 従選択回路 ４ 桁偶数加算器ツリー ５ キャリー加算器ツリー ６ １０進多桁加算器 ７ 出力レジスタ 71 保持レジスタ ８ 制御回路 30 倍数保持回路 40 倍数選択回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 入力された被乗数を保持する被乗数レジ
   スタ（１）と、 入力された乗数を保持する乗数レジスタ（２）と、 被乗数レジスタ（１）の各桁を偶数＋１の形に分離する
   被乗数偶数化回路（12）と被乗数“１”化回路（11）
   と、 乗数レジスタ（２）の各桁を偶数＋１の形に分離する乗
   数偶数化回路（22）と乗数“１”化回路（21）と、 被乗数レジスタ（１）の各桁と乗数偶数化回路（22）の
   各桁とを入力して各１桁同士の積を生成し、それぞれ２
   桁の数を出力する桁偶数乗算器アレイ（３）と、 桁偶数乗算器アレイ（３）の各出力の上位桁の数Ｒを偶
   数＋１の形に分離する上位桁偶数化回路（32）と上位桁
   “１”化回路（31）と、 桁偶数乗算器アレイ（３）の出力の下位桁Ｓと、被乗数
   偶数化回路（12）の出力とを選択し下位桁Ｓとし、また
   上位桁偶数化回路（32）と、０とを選択し上位桁Ｒ’と
   して桁偶数加算器ツリー（４）へ入力する主選択回路
   （42）と、上位桁“１”化回路（31）の出力と被乗数
   “１”化回路（11）の出力とを選択してキャリー加算器
   ツリーへ入力する従選択回路（41）と、 主選択回路（42）通過後の各出力の下位桁の数Ｓと上位
   桁の出力Ｒ’とを同位の桁毎に２つずつトーナメント形
   式で加算し、トーナメントの各段階で発生するキャリー
   成分Ｃを分離出力する桁偶数加算器ツリー（４）と、 上位桁“１”化回路（31）の出力と、桁偶数加算器ツリ
   ー（４）のトーナメントの各段階で発生するキャリー成
   分Ｃとをすべて加算するキャリー加算器ツリー（５）
   と、 桁偶数加算器ツリー（４）の出力とキャリー加算器ツリ
   ー（５）の出力とを加算する１０進多桁加算器（６）
   と、 全体を制御する制御回路（８）とを備える高速１０進乗
   算器。
2. 【請求項２】 １０進多桁加算器（６）の出力を保持す
   る出力レジスタ（７）と、保持レジスタ（71）とを備
   え、 制御回路（８）は、第１のサイクルで、主選択回路（4
   2）により桁偶数乗算器アレイ（３）の出力を選択し、
   従選択回路（41）により上位桁“１”化回路（31）の出
   力を選択して演算を行い、第２のサイクルで、主選択回
   路（42）により被乗数偶数化回路（12）の出力を選択
   し、従選択回路（41）により被乗数“１”化回路（11）
   の出力の出力を選択して演算を行い、第３のサイクル
   で、第１のサイクルの結果と第２のサイクルの結果とを
   加算するように制御することを特徴とする請求項１に記
   載の高速１０進乗算器。