JP3417172B2 - 演算回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報関連電子製品
及びディジタル信号処理技術に、半導体集積回路などの
形で使用される多入力加算回路，乗算回路，積和演算回
路などの演算回路に関する。なお、以下各図において同
一の符号は同一もしくは相当部分を示す。

【０００２】

【従来の技術】多入力加算，乗算及び積和演算などの算
術演算回路の実現方法として、セル配列の構成法がよく
使われている。図５（Ｂ）に従来の（４ビット入力）×
（４ビット入力）のセル配列乗算回路の例を示す。被乗
数Ａ，乗数Ｂ，結果Ｐを夫々

【０００３】

【数１】Ａ＝（ａ₃ ，ａ₂ ，ａ₁ ，ａ₀ ） Ｂ＝（ｂ₃ ，ｂ₂ ，ｂ₁ ，ｂ₀ ） Ｐ＝（ｐ₇ ，ｐ₆ ，ｐ₅ ，ｐ₄ ，ｐ₃ ，ｐ₂ ，ｐ₁ ，ｐ
₀ ） とする。但し（ａ₃ ，・・・ａ₀ ）と（ｂ₃ ，・・・ｂ
₀ ）及び（ｐ₇ ，・・・ｐ₀ ）は夫々４ビットの数Ａと
Ｂ及び８ビットの数Ｐの最上位ビットから最下位ビット
迄の各桁のビット値をその桁順に示す。

【０００４】セル配列は、すべての部分積項ａ_i ・ｂ_j
（ｉ，ｊ＝０，１，２，３）を求めるＡＮＤ演算部０１
と、全加算器セル（ＦＡとも記す）０２を使った配列に
より構成されている。なお、同図（Ｂ）中の全加算器セ
ル（ＦＡ）０２のシンボルと機能を同図（Ａ）に示す。
多入力加算と積和演算も、このようなセル配列を拡張し
て実現することができる。

【０００５】

【発明が解決しようとする課題】従来のセル配列におい
ては、例えば（ｎビット入力）×（ｎビット入力）の乗
算の場合、最大遅延をとる径路では、１段のＡＮＤブロ
ックと（２ｎ−１）段の全加算器セルを通過するため、
遅延が大きくなるという問題があった。また、演算ビッ
ト数が増えると、セルの個数がｎ² に比例しているので
セル間の配線が増え、セル配列を実現する半導体集積回
路が面積的に大きくなってしまうという問題もある。

【０００６】そこで本発明はこの問題を解消できる演算
回路を提供することを課題とする。

【０００７】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の演算回路は、複数の２進入力データ
（（ａ₀₃，・・・ａ₀₀），（ａ₁₃，・・・ａ₁₀），（ａ
₂₃，・・・ａ₂₀），（ａ ₃₃，・・・ａ₃₀）など）の加算
を行う回路であって、２つの２ビット入力データ
（（ａ，ｂ），（ｃ，ｄ））と前段からのキャリー（Ｃ
ｉｎ）とを加算して２ビットの結果（Ｓ₁ ，Ｓ₀ ）と次
段へのキャリー（Ｃｏｕｔ）を同時に出力する第１の加
算セル（ＡＣ１）と、１つの２ビット入力データ（ａ，
ｂ）と前段からのキャリー（Ｃｉｎ）とを加算して２ビ
ットの結果（Ｓ₁ ，Ｓ₀ ）と次段へのキャリー（Ｃｏｕ
ｔ）を同時に出力する第２の加算セル（ＡＣ２）との配
列からなるようにする。

【０００８】また請求項２の演算回路は、２つの２進入
力データ（（ａ₃ ，・・・ａ₀ ），（ｂ₃ ，・・・
ｂ₀ ）など）の乗算を行う回路であって、２つの２ビッ
ト入力データ（（ａ，ｂ），（ｃ，ｄ））を乗算して４
ビットの結果（ｍ₃ ，・・・ｍ₀ ）を同時に出力する乗
算セル（ＭＣ）と、２つの２ビット入力データと前段か
らのキャリーとを加算して２ビットの結果と次段へのキ
ャリーを同時に出力する第１の加算セル（ＡＣ１）と、
１つの２ビット入力データと前段からのキャリーとを加
算して２ビットの結果と次段へのキャリーを同時に出力
する第２の加算セル（ＡＣ２）との配列からなるように
する。

【０００９】また請求項３の演算回路は、第１と第２の
２進入力データ（（ａ₃ ，・・・ａ ₀ ），（ｂ₃ ，・・
・ｂ₀ ）など）の相互の乗算値へ第３の２進入力データ
（（ｄ₇ ，・・・ｄ₀ ）など）を加算する積和演算を行
う回路であって、２つの２ビット入力データを乗算して
４ビットの結果を同時に出力する乗算セル（ＭＣ）と、
２つの２ビット入力データと前段からのキャリーとを加
算して２ビットの結果と次段へのキャリーを同時に出力
する第１の加算セル（ＡＣ１）と、１つの２ビット入力
データと前段からのキャリーとを加算して２ビットの結
果と次段へのキャリーを同時に出力する第２の加算セル
（ＡＣ２）との配列からなるようにする。

【００１０】また請求項４の演算回路は、請求項１ない
し３のいずれかに記載の演算回路において、半導体集積
回路上に構成されるものであるようにする。即ち本発明
の作用は次の如くである。 １）請求項１に関わる発明（第１発明という）につい
て：多入力加算回路のセル配列を実現するために、２ビ
ット２入力に前段キャリーを加算するセルと、２ビット
１入力に前段キャリーを加算するセルとの２種類の加算
セルを定義する。これらの加算セルは一回の計算で２ビ
ットの加算結果と次段へのキャリーを同時に出力できる
ので、セル配列の最大遅延時間が小さくできる。また、
この２種類のセルによって構成されたセル配列が規則正
しく、セルの数も少ないので面積的に小さくなる。

【００１１】２）請求項２に関わる発明（第２発明とい
う）について：乗算回路のセル配列を実現するため、
（２ビット入力）×（２ビット入力）の乗算を実行して
４ビットの乗算結果を同時に出力する乗算セルを定義す
る。そして被乗数と乗数のビット長を夫々２ビットずつ
に分け、前記の乗算セルに入力する。この乗算セルの回
路は従来方式のＡＮＤ演算部と比べ遅延時間と面積の両
方に有利である。そして全加算器セルのかわりに、第１
発明で定義した２種類の加算セルを前記の乗算セルの回
路に組合わせて乗算回路のセル配列を構成することによ
って、乗算回路の最大遅延時間及び面積も小さくでき
る。

【００１２】３）請求項３に関わる発明（第３発明とい
う）について：積和演算のセル配列を実現するため、第
１発明と第２発明で定義した３種類の基本セルを組合わ
せ利用する。まず、被乗数と乗数のビット長を夫々２ビ
ットずつに分け、第２発明で定義した（２ビット入力）
×（２ビット入力）の乗算セルに入力し、部分積を求め
る。次に、第１発明で定義した２種類の加算セルを利用
して、上記の部分積と加算用入力データとの和を求める
セル配列を構成する。このセル配列によって、セル１段
の計算で２ビット分の結果が求まる。従って、本発明の
積和演算のセル配列によれば、部分積及び部分積の和を
求める基本セルが複数の結果ビットを同時に出力できる
ために、最大遅延は小さくなる。

【００１３】

【発明の実施の形態】

（実施例１）図１は第１発明によって定義される２つの
加算セル及び第２発明によって定義される乗算セルの説
明図で、同図の（１）は２つの加算セルＡＣ１，ＡＣ２
及び乗算セルＭＣの夫々のシンボル図、同図（２）は各
加算セルＡＣ１，ＡＣ２及び乗算セルＭＣの機能を算術
計算の形式で示した図、同図（３）は各加算セルＡＣ
１，ＡＣ２及び乗算セルＭＣの出力の各桁のビット値を
夫々入力の各桁のビット値で表した論理式を示す図であ
る。

【００１４】ここで加算セルＡＣ１は２ビットの２入力
（ａ，ｂ）と（ｃ，ｄ）、及び前段からのキャリーＣｉ
ｎとの多重加算を行い、３ビットの結果（Ｃｏｕｔ，Ｓ
₁ ，Ｓ₀ ），（換言すれば２ビットの出力（Ｓ₁ ，
Ｓ₀ ）と次段へのキャリーＣｏｕｔ）を同時に出力す
る。出力の各桁のビット値Ｃｏｕｔ，Ｓ₁ ，Ｓ₀ と入力
の各桁のビット値ａ，ｂ及びｃ，ｄとの間には次の論理
式の関係がある。なお、Ｓ₁とＳ₀ は夫々、２ビット出
力の上位ビットと下位ビットのビット値を示し、ａとｃ
は夫々２ビット入力の上位ビットを示し、ｂとｄは夫々
２ビット入力の下位ビットを示す。

【００１５】

【数２】Ｓ₀ ＝ｂ（＋）ｄ（＋）Ｃｉｎ Ｓ₁ ＝ａ（＋）ｃ（＋）〔ｂ・ｄ＋（ｂ＋ｄ）Ｃｉｎ〕 Ｃｏｕｔ＝ａ・ｃ＋（ａ＋ｃ）〔ｂ・ｄ＋（ｂ＋ｄ）Ｃ
ｉｎ〕 但し（＋）は排他的論理和を示すものとする。

【００１６】また加算セルＡＣ２は、前段からのキャリ
ーＣｉｎと２ビットの入力（ａ，ｂ）に対して加算を行
い、３ビットの結果（Ｃｏｕｔ，Ｓ₁ ，Ｓ₀ ），（換言
すれば２ビットの出力（Ｓ₁ ，Ｓ₀ ）と次段へのキャリ
ーＣｏｕｔ）を出力する。出力の各桁のビット値Ｃｏｕ
ｔ，Ｓ₁ ，Ｓ₀ と入力の各桁のビット値ａ，ｂとの間に
次の論理式の関係がある。

【００１７】

【数３】Ｓ₀ ＝ｂ（＋）Ｃｉｎ Ｓ₁ ＝ａ（＋）（ｂ・Ｃｉｎ） Ｃｏｕｔ＝ａ・ｂ・Ｃｉｎ 図２は前記の加算セルＡＣ１，ＡＣ２によって構成され
た多入力加算回路の一実施例としての４ビット４入力
（つまり４ビット長の４つの入力数）の加算回路の構成
を示す。この多入力加算回路は８つの加算セルＡＣ１と
１つの加算セルＡＣ２とで構成されている。ここで、４
ビット４入力の入力データを、

【００１８】

【数４】Ａ₀ ＝（ａ₀₃，ａ₀₂，ａ₀₁，ａ₀₀） Ａ₁ ＝（ａ₁₃，ａ₁₂，ａ₁₁，ａ₁₀） Ａ₂ ＝（ａ₂₃，ａ₂₂，ａ₂₁，ａ₂₀） Ａ₃ ＝（ａ₃₃，ａ₃₂，ａ₃₁，ａ₃₀） のように表すものとする。但し（ａ₀₃，・・・ａ₀₀）と
（ａ₁₃，・・・ａ₁₀）と（ａ₂₃，・・・ａ₂₀）と
（ａ₃₃，・・・ａ₃₀）とは夫々、４ビット入力Ａ₀ とＡ
₁ とＡ₂ とＡ₃ との最上位ビットから最下位ビット迄の
各桁のビット値をその桁順に示す。

【００１９】そして図２の加算回路の最終出力はこの４
つの入力Ａ₀ ，Ａ₁ ，Ａ₂ ，Ａ₃ の総和Ｓ、即ち

【００２０】

【数５】Ｓ＝（Ｃｏｕｔ，Ｓ₅ ，・・・Ｓ₁ ，Ｓ₀ ） を示している。ここでＳ₅ ，・・・Ｓ₀ は夫々総和Ｓの
下位側６ビットについての最上位ビットから最下位ビッ
ト迄の各桁のビット値をその桁順に示し、Ｃｏｕｔは総
和Ｓの最上位ビットとしての次段へのキャリーを示す。

【００２１】（実施例２）図１のＭＣは第２発明によっ
て定義される乗算セルである。ここで乗算セルＭＣは２
ビットの入力（ａ，ｂ）と２ビットの入力（ｃ，ｄ）と
の乗算を行い、４ビットの乗算結果（ｍ₃ ，ｍ₂ ，
ｍ₁ ，ｍ₀ ）を同時に出力する。なお、（ｍ₃，・・・
ｍ₀ ）は４ビット出力の最上位ビットから最下位ビット
迄の各桁のビット値をその桁順に示す。出力の各桁のビ
ット値ｍ₃ 〜ｍ₀ と入力の各桁のビット値ａ，ｂ及び
ｃ，ｄとの間には次の論理式の関係がある。

【００２２】

【数６】ｍ₀ ＝ｂ・ｄ ｍ₁ ＝ａ・ｄ（＋）ｂ・ｃ ｍ₂ ＝ａ・ｃ（ｂ・ｄ）^* ｍ₃ ＝ａ・ｂ・ｃ・ｄ 但し（ｂ・ｄ）^* はｂ・ｄの否定値を示すものとする。

【００２３】図３は前記の乗算セルＭＣと加算セルＡＣ
１，ＡＣ２によって構成された（４ビット入力）×（４
ビット入力）の乗算回路の実施例を示す。この乗算回路
は４つの乗算セルＭＣと、５つの加算セルＡＣ１と、２
つの加算セルＡＣ２によって構成されている。同図にお
いては４ビット入力の被乗数Ａと乗数Ｂ、及びその積
Ｐ，即ち図３の回路の８ビットの最終出力を次のように
示している。

【００２４】

【数７】Ａ＝（ａ₃ ，ａ₂ ，ａ₁ ，ａ₀ ） Ｂ＝（ｂ₃ ，ｂ₂ ，ｂ₁ ，ｂ₀ ） Ｐ＝（ｐ₇ ，ｐ₆ ，ｐ₅ ，ｐ₄ ，ｐ₃ ，ｐ₂ ，ｐ₁ ，ｐ
₀ ） 但し（ａ₃ ，・・・ａ₀ ）と（ｂ₃ ，・・・ｂ₀ ）及び
（ｐ₇ ，・・・ｐ₀ ）は夫々４ビット入力ＡとＢ及び８
ビット出力Ｐの最上位ビットから最下位ビット迄の各桁
のビット値をその桁順に示す。

【００２５】（実施例３）図４は第３発明の一実施例と
しての（４ビット入力）×（４ビット入力）＋（８ビッ
ト入力）の積和演算回路の構成を示す。この積和演算回
路は４つの乗算セルＭＣと、９つの加算セルＡＣ１と、
２つの加算セルＡＣ２によって構成されている。同図に
おいては４ビット入力の被乗数Ａと乗数Ｂ及び８ビット
入力Ｄ並びにこの積和演算の結果としての図４の回路の
８ビットの最終出力Ｒを次のように示している。

【００２６】

【数８】Ａ＝（ａ₃ ，ａ₂ ，ａ₁ ，ａ₀ ） Ｂ＝（ｂ₃ ，ｂ₂ ，ｂ₁ ，ｂ₀ ） Ｄ＝（ｄ₇ ，ｄ₆ ，ｄ₅ ，ｄ₄ ，ｄ₃ ，ｄ₂ ，ｄ₁ ，ｄ
₀ ） Ｒ＝（ｒ₇ ，ｒ₆ ，ｒ₅ ，ｒ₄ ，ｒ₃ ，ｒ₂ ，ｒ₁ ，ｒ
₀ ） 但し（ｄ₇ ，・・・ｄ₀ ）と（ｒ₇ ，・・・ｒ₀ ）は夫
々８ビットの加算入力値Ｄと積和演算結果値Ｒの最上位
ビットから最下位ビット迄の各桁のビット値をその桁順
に示す。

【００２７】即ち図１で定義された基本セルとしての加
算セルＡＣ１，ＡＣ２と乗算セルＭＣを用いて図４のよ
うなセル配列構成で、積和演算を実行できる。以上の実
施例から任意のｎビット入力の多入力加算，乗算，積和
演算への拡張も容易である。

【００２８】

【発明の効果】本発明によれば２ビット２入力と前段キ
ャリーを加算し結果を同時出力する加算セルＡＣ１，２
ビット１入力と前段キャリーを加算し結果を同時出力す
る加算セルＡＣ２，２ビット２入力を乗算し結果を同時
出力する乗算セルＭＣの３種類の基本セルを定義したの
で、多入力加算回路，乗算回路と積和演算回路を定義さ
れた３種類の基本セルを用いたセル配列によって実現で
きる。またこれらの回路構成は、従来の回路方式（配列
構成）と比べ回路面積と最大径路遅延の２点で有利であ
る。

【図面の簡単な説明】

【図１】第１発明及び第２発明に基づく演算用基本セル
の説明図

【図２】第１発明の一実施例としての４ビット４入力の
多入力加算回路における基本セルの配列図

【図３】第２発明の一実施例としての（４ビット入力）
×（４ビット入力）の乗算回路における基本セルの配列
図

【図４】第３発明の一実施例としての（４ビット入力）
×（４ビット入力）＋（８ビット入力）の積和演算回路
における基本セルの配列図

【図５】従来のセル配列による乗算回路の構成例を示す
図

【符号の説明】

ＡＣ１，ＡＣ２ 加算セル ＭＣ 乗算セル （ａ，ｂ），（ｃ，ｄ） ２ビット入力 Ｃｉｎ 前段キャリー （Ｓ₁ ，Ｓ₀ ） ２ビット加算出力 Ｃｏｕｔ 次段キャリー （ｍ₃ ，・・・ｍ₀ ） ４ビット乗算出力

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/00 G06F 7/50 - 7/52 G06F 17/10 H03K 19/00

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】複数の２進入力データの加算を行う回路で
   あって、 ２つの２ビット入力データと前段からのキャリーとを加
   算して２ビットの結果と次段へのキャリーを同時に出力
   する第１の加算セルと、 １つの２ビット入力データと前段からのキャリーとを加
   算して２ビットの結果と次段へのキャリーを同時に出力
   する第２の加算セルとの配列からなることを特徴とする
   演算回路。
2. 【請求項２】２つの２進入力データの乗算を行う回路で
   あって、 ２つの２ビット入力データを乗算して４ビットの結果を
   同時に出力する乗算セルと、 ２つの２ビット入力データと前段からのキャリーとを加
   算して２ビットの結果と次段へのキャリーを同時に出力
   する第１の加算セルと、 １つの２ビット入力データと前段からのキャリーとを加
   算して２ビットの結果と次段へのキャリーを同時に出力
   する第２の加算セルとの配列からなることを特徴とする
   演算回路。
3. 【請求項３】第１と第２の２つの２進入力データの相互
   の乗算値へ第３の２進入力データを加算する積和演算を
   行う回路であって、 ２つの２ビット入力データを乗算して４ビットの結果を
   同時に出力する乗算セルと、 ２つの２ビット入力データと前段からのキャリーとを加
   算して２ビットの結果と次段へのキャリーを同時に出力
   する第１の加算セルと、 １つの２ビット入力データと前段からのキャリーとを加
   算して２ビットの結果と次段へのキャリーを同時に出力
   する第２の加算セルとの配列からなることを特徴とする
   演算回路。
4. 【請求項４】請求項１ないし３のいずれかに記載の演算
   回路において、 半導体集積回路上に構成されるものであることを特徴と
   する演算回路。