JP3077880B2 - スティッキービット検出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は演算器に利用する。本発
明は算術演算器に利用するに適する。本発明は浮動小数
点乗算器に利用するに適する。特に、演算時間の高速化
技術に関する。

【０００２】

【従来の技術】（ＡＬＵ：算術演算器）従来例のスティ
ッキービット検出回路を説明するために、ここでは加減
算、論理演算、シフト演算を行う算術演算器（ＡＬＵ）
を一例として説明する。この従来例を図５を参照して説
明する。図５は従来例の算術演算器のブロック構成図で
ある。図５に示すように入力Ｘと入力Ｙに対して、加算
器３０と排他的論理和回路３１で加減算、論理演算器３
２で論理演算、シフタ３３でシフト演算をあらかじめ行
っておき、セレクタ３８で結果Ｚを選択した後に、論理
和回路４３で結果Ｚの全ビットの論理和を求めることに
より零フラグ４２としていた。

【０００３】（浮動小数点乗算器その１）従来例のステ
ィッキービット検出回路を説明するために、ここでは浮
動小数点乗算器を一例として説明する。図６はＩＥＥＥ
７５４規格の浮動小数点乗算を実現する従来例回路のブ
ロック構成図である。入力Ｘ、入力Ｙに対して、その符
号ビットの排他的論理和と指数部の加算を符号／指数部
処理回路６９で求める。また、仮数部の乗算を乗算器ツ
リー部６３、加算器７０、７１で乗算結果を全て求め
る。加算器の高速化のために加算器を二つに分割してい
るが、一つの長ビット加算器でもかまわない。論理和回
路７４で加算器７０の出力の論理和を求め、例外判定器
６８で、符号／指数部処理回路６９と加算器７１、論理
和回路７４の結果から例外を判定する。丸め器６６は加
算器７１に“＋１”または“＋２”を行う。例外処理器
６７は例外判定器６８の結果から、丸め器６６または加
算器７１の結果または固定値を選択し、演算結果６２を
出力する。

【０００４】同規格で定められた「丸め」だけに注目す
ると、入力の仮数部をｍビットとしたとき、乗算器の入
力はｍビットであり、出力は２ｍビットである。論理和
回路７４は乗算結果の下位ｎビット（ｎ＜ｍ）の論理和
を求めていることになる。

【０００５】（浮動小数点乗算器その２）図７は、図６
の論理和回路７４を設ける替わりに、プライオリティエ
ンコーダ７２、７３を用いたその他の従来例回路のブロ
ック構成図である。図６の論理和回路７４は乗算器の下
位ｎビットがすべて“０”かどうかを判定しているわけ
だから、入力ＸのＬＳＢから続く“０”の数ｎ１（ＬＳ
Ｂが“１”のときはｎ１＝０）をプライオリティエンコ
ーダ７３で求める。同様に入力ＹのＬＳＢから続く
“０”の数ｎ２をプライオリティエンコーダ７２で求
め、ｎ１＋ｎ２≧ｎであれば、乗算器の下位ｎビットが
すべて“０”になることがわかる。

【０００６】

【発明が解決しようとする課題】図５の算術演算器の最
大遅延経路は、入力Ｙ９→排他的論理和回路３１→加算
器３０→セレクタ３８→論理和回路４３→零フラグ４２
である。零フラグ４２が加算器３０の結果から逐次的に
しか発生できないので高速化において障害となる。

【０００７】図６の浮動小数点乗算器の最大遅延路は、
入力Ｘ→乗算器ツリー部６３→加算器７０→論理和回路
７４→例外判定器６８→例外処理器６７→出力Ｚであ
る。これらの処理が逐次的に行われるので、高速化にお
いて障害となる。

【０００８】図７の浮動小数点乗算器は２つのプライオ
リティエンコーダ７２、７３を備え、さらに、この結果
を処理するための加算器７０、７１が必要になり、面積
的に大きくなってしまう。

【０００９】特開昭６３−１５７２３３号公報、特開平
１−２４５３２８号公報、特開平２−２３２７２３号公
報、特開平３−６７３２８号公報、特開平３−１８９８
１６号公報における各種演算器に関する発明の開示によ
っても、この問題点は解決されていない。

【００１０】本発明は、このような背景に行われたもの
であり、演算器に用いて高速化を図ることができるステ
ィッキービット検出回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明の第一の観点は、
１ビット入力スティッキービット検出回路であり、その
特徴とするところは、第一の入力端子（ａ）および第二
の入力端子（ｂ）に接続された排他的論理和回路（６）
と、この第一の入力端子（ａ）および第二の入力端子
（ｂ）に接続された否定論理和回路（７）と、前記排他
的論理和回路（６）の出力と第三の入力端子（ｃｉｎ）
に接続された排他的論理積回路（８）とを備えたところ
にある。

【００１２】本発明の第二の観点は、ｎビット入力ステ
ィッキービット検出回路であり、その特徴とするところ
は、前記１ビット入力スティッキービット検出回路を少
なくとも複数（ｎ−２）個備え、この複数の１ビット入
力スティッキービット検出回路の前記排他的論理積回路
（８）の出力を入力とする論理和回路（１３）を備えた
ところにある。

【００１３】本発明の第三の観点は、このｎビット入力
スティッキービット検出回路を備えた算術演算器であ
る。

【００１４】本発明の第四の観点は、このｎビット入力
スティッキービット検出回路を備えた浮動小数点乗算器
である。

【００１５】

【作用】本発明のスティッキービット検出回路は、逐次
的な処理を待つことなく、スティッキービットを検出す
ることができるため、このスティッキービット検出回路
を用いた演算器の高速化を図ることができる。例えばｎ
ビットの２数ａ、ｂに対して、ａ＋ｂの加算を行うこと
なく（ａ＋ｂ）のキャリービットを除いた全ビットの論
理和を検出する。

【００１６】このスティッキービット検出回路を用いて
演算器を構成することにより各種演算器の高速化が図れ
る。

【００１７】

【実施例】本発明実施例の構成を図１および図２を参照
して説明する。図１および図２は本発明実施例回路のブ
ロック構成図である。

【００１８】本発明は図１に示すように、１ビット入力
スティッキービット検出回路であり、その特徴とすると
ころは、入力端子ａおよび入力端子ｂに接続された排他
的論理和回路６と、この入力端子ａおよび入力端子ｂに
接続された否定論理和回路７と、排他的論理和回路６の
出力と入力端子ｃｉｎに接続された排他的論理積回路８
とを備えたところにある。

【００１９】本発明は図２（ｂ）に示すように、４ビッ
ト入力スティッキービット検出回路として構成すること
もできる。その特徴とするところは、前記１ビット入力
スティッキービット検出回路を４個備え、この４個の１
ビット入力スティッキービット検出回路の排他的論理積
回路８の出力を入力とする論理和回路１３を備えたとこ
ろにある。

【００２０】図１に示す１ビット入力スティッキービッ
ト検出回路は、入力端子ａ、ｂ、ｃｉｎ、排他的論理和
回路６、否定論理和回路７、排他的論理積回路８、出力
端子ｏｕｔ、ｃｏｕｔから構成される。

【００２１】続いて、図２（ｂ）に示す４ビット入力ス
ティッキービット検出回路について説明する。４ビット
入力スティッキービット発生回路とは、２つの４ビット
の入力データに対して、その加算結果のキャリービット
を除いた結果が全て“０”であるかどうかを判定し、全
て“０”ならば“０”を、それ以外なら“１”を出力す
る回路である。ここで、入力端子ａ、ｂに入力される入
力をそれぞれａ′、ｂ′で表し、出力端子ｏｕｔ、ｃｏ
ｕｔに出力される出力をｏｕｔ′、ｃｏｕｔ′で表すこ
とにし、４ビット入力スティッキービット検出回路の場
合で考えると、 １）ａ′＝０、ｂ′＝０ならば出力は“０” ２）ａ′＋ｂ′＝１６ ならば出力は“０” ３）それ以外 ならば出力は“１” となる。図２（ａ）の４ビット入力スティッキービット
検出回路の動作を説明する。上記１）の場合は、１ビッ
ト入力スティッキービット検出回路の４ビットのｏｕ
ｔ′はすべて“０”になり、その論理和は“０”とな
る。ａ′≠０のときに出力が“０”になる条件は、ｂ′
＝１６−ａ′である。このとき、 ａ′＝１１００ ｂ′＝０１００ のようにＬＳＢから０桁以上の（ａ′＝０、ｂ′＝０）
の桁が続き、１桁の（ａ′＝１、ｂ′＝１）の桁があ
り、残りのＭＳＢまでの全桁は（ａ′＝１、ｂ′＝０）
または（ａ′＝０、ｂ′＝１）でなくてはならない。Ｌ
ＳＢから０桁以上の（ａ′＝０、ｂ′＝０）が続いた後
に、最初に“１”が出現する桁が（ａ′＝１、ｂ′＝
０）または（ａ′＝０、ｂ′＝１）であればその桁のｏ
ｕｔ′が“１”になるので、回路の出力は“１”にな
る。ＬＳＢから０桁以上の（ａ′＝０、ｂ′＝０）が続
いた後に、最初に“１”が出現する桁が（ａ′＝１、
ｂ′＝１）のときはｏｕｔ′＝０であるが、ｃｏｕｔ′
＝０になる。これより上位の桁で（ａ′＝０、ｂ′＝
０）または（ａ′＝１、ｂ′＝１）が出現した時点でｏ
ｕｔ′＝１になり、回路の出力は“１”になる。

【００２２】入力ａ′、入力ｂ′において、（ ）内の
数字はビット位置を示し、さらにａ′（０）がＬＳＢを
示すものとする。ｎビット入力スティッキービット検出
回路を構成するために４個の１ビット入力スティッキー
ビット検出回路を配置し、ＬＳＢの１ビット入力スティ
ッキービット検出回路の出力ｃｉｎを論理値“１”に固
定する。図２（ｂ）の例では、４個の１ビット入力ステ
ィッキービット検出回路を配置している。さらに、下位
桁の１ビット入力スティッキービット検出回路の出力ｃ
ｏｕｔ′を上位桁の１ビット入力スティッキービット検
出回路の入力端子ｃｉｎに接続する。ＭＳＢの１ビット
入力スティッキービット検出回路の出力端子ｃｏｕｔは
使用してもしなくてもかまわない。図２（ｂ）では、４
ビットの出力ｏｕｔ′が得られるので、全ビットの論理
和を論理和回路１３で求めることで、４ビットのスティ
ッキービット１６を検出する。

【００２３】次に、本発明実施例回路のｎビット入力ス
ティッキービット検出回路を算術演算器に用いた応用例
を図３を参照して説明する。図３は本発明実施例回路を
用いた算術演算器のブロック構成図である。入力Ｘ，Ｙ
に対して加減算、シフト演算、論理演算のいずれかを施
し、演算結果の総論理和を求めこれを零フラグ４２とし
て出力する。シフト演算と論理演算を行う場合の零フラ
グは論理和回路３６で求める。排他的論理和回路３１と
加算器３０が動作して減算を行っている場合は、零フラ
グ４２が“０”になる条件は入力Ｘ＝入力Ｙであるか
ら、これは容易に検出できる。排他的論理和回路３１と
加算器３０が動作して加算を行っている場合は、スティ
ッキービット検出回路３４で零フラグを検出する。この
場合には加算器を経由しないで零フラグ４２を算出でき
るので、高速なＡＬＵを構成できる。

【００２４】排他的論理和回路３１は入力Ｙを入力とす
る。加算器３０は入力Ｘと排他的論理和回路３１の出力
を入力とする。論理演算器３２とシフタ３３、スティッ
キービット検出回路３４は入力Ｘ、Ｙを入力とする。セ
レクタ３８は加算器３０の出力と論理演算器３２の出
力、シフタ３３の出力を入力とし、外部から与えられる
演算種類に従って演算結果４１を出力する。セレクタ３
５は論理演算器３２の出力とシフタ３３の出力を入力と
する。論理和回路３６はセレクタ３５の出力を入力とす
る。セレクタ３７はスティッキービット検出回路３４と
論理和回路３６の出力を入力とし、零フラグ４２を出力
する。

【００２５】このように、本発明実施例回路によれば、
加算器３０を経由することなく零フラグ４２を算出する
ことができるため、高速な算術演算器を構成することが
できる。

【００２６】次に、本発明実施例回路を浮動小数点乗算
器に用いた応用例を図４を参照して説明する。図４は本
発明実施例回路を用いた浮動小数点乗算器のブロック構
成図である。符号／指数部処理回路６９は入力Ｘ、Ｙの
符号の排他的論理和、指数部の加算を行う。乗算器ツリ
ー部６３と加算器７０、７１は仮数部の乗算を行う。加
算器７０はキャリービットだけを用いており、加算結果
は本浮動小数点乗算器内部で利用されることはないの
で、キャリーだけを高速化する特別な回路でも構わな
い。また、加算器７０、７１は一つの加算器として構成
しても構わないし、３つ以上に分割しても構わない。ス
ティッキービット検出回路６４は本発明のｎビット入力
スティッキービット検出回路であり、乗算器ツリー部６
３出力の下位ビットを入力とし、スティッキービットを
求める。例外判定器６８は加算器７１の出力、符号／指
数部処理回路６９、スティッキービット検出回路６４の
結果を入力とし、オーバーフローその他の例外を判定す
る。零入力、無限大数入力などの特殊数に対応するのも
符号／指数部処理回路６９である。丸め器６６は加算器
７１の出力に“＋１”と“＋２”を行う。例外処理器６
７は例外判定器６８の出力と、加算器７１の出力と、丸
め器６６の出力とを入力し、演算結果Ｚを出力する。

【００２７】すなわち、符号／指数部処理回路６９は入
力Ｘ、Ｙの符号と指数部を入力とする。乗算器ツリー部
６３は入力Ｘ、Ｙの仮数部を入力とする。加算器７０は
乗算器ツリー部６３の出力の下位ビットを入力とする。
加算器７１は乗算器ツリー部６３の出力の上位ビットを
入力とする。スティッキービット検出回路６４は乗算器
ツリー部６３の出力の下位ビットを入力とする。丸め器
６６は加算器７１の出力を入力とする。例外判定器６８
は符号／指数部処理回路６９の出力と加算器７１の出力
と、スティッキービット検出回路６４の出力とを入力と
する。例外処理器６７は例外判定器６８の出力と加算器
７１の出力と、丸め器６６の出力とを入力とし、演算結
果６２を出力する。

【００２８】ここで、図６に示した従来例の浮動小数点
乗算器の最大遅延経路が、入力Ｘ、Ｙ→乗算器ツリー部
６３→加算器７０→論理和回路７４→例外判定器６８→
例外処理器６７であったが、本発明の浮動小数点乗算器
の最大遅延経路は、入力Ｘ、Ｙ→乗算器ツリー部６３→
スティッキービット検出回路６４→例外判定器６８→例
外処理器６７である。論理和回路７４の遅延時間はステ
ィッキービット検出回路６４の論理和回路の遅延時間と
同等であり、加算器７０の遅延時間と１ビット入力ステ
ィッキービット検出回路の遅延差の分、従来例と比較し
て高速化できる。

【００２９】図７に示した従来例の浮動小数点乗算器で
は、必要であった二つのプライオリティエンコーダが不
要になるために、面積的に小型化が図れる。

【００３０】

【発明の効果】以上説明したように、本発明によれば、
算術演算器、浮動小数点乗算器その他の演算器に用いて
高速化を図ることができるスティッキービット検出回路
を実現することができる。

【図面の簡単な説明】

【図１】本発明実施例回路のブロック構成図。

【図２】本発明実施例回路のブロック構成図。

【図３】本発明実施例回路を用いた算術演算器のブロッ
ク構成図。

【図４】本発明実施例回路を用いた浮動小数点乗算器の
ブロック構成図。

【図５】従来例の算術演算器のブロック構成図。

【図６】従来例回路のブロック構成図。

【図７】その他の従来例回路のブロック構成図。

【符号の説明】

ａ、ｂ、ｃｉｎ 入力端子 ｏｕｔ、ｃｏｕｔ 出力端子 ６、３１ 排他的論理和回路 7 否定論理和回路 ８ 排他的論理積回路 ９〜１２ １ビット入力スティッキービット検出回路 １３、３６、４３、７４ 論理和回路 ３０ 加算器 ３２ 論理演算器 ３３ シフタ ３４、６４ スティッキービット検出回路 ３５、３７、３８ セレクタ ４２ 零フラグ ６３ 乗算器ツリー部 ６６ 丸め器 ６７ 例外処理器 ６８ 例外判定器 ６９ 符号／指数部処理回路 ７０、７１ 加算器 ７２、７３ プライオリティエンコーダ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 第一の入力端子（ａ）および第二の入力
   端子（ｂ）に接続された排他的論理和回路（６）と、こ
   の第一の入力端子および第二の入力端子に接続された否
   定論理和回路（７）と、前記排他的論理和回路の出力と
   第三の入力端子（ｃｉｎ）に接続された排他的論理積回
   路（８）とを備えた１ビット入力スティッキービット検
   出回路をｎ個備え、このｎ個の１ビット入力スティッキ
   ービット検出回路の前記排他的論理積回路の各出力（ｏ
   ｕｔ）を入力とする論理和回路（１３）を備えたことを
   特徴とするｎビット入力スティッキービット検出回路。
2. 【請求項２】 請求項１記載のｎビット入力スティッキ
   ービット検出回路を備えた算術演算器。
3. 【請求項３】 請求項１記載のｎビット入力スティッキ
   ービット検出回路を備えた浮動小数点乗算器。