JPH0234054B2

JPH0234054B2 -

Info

Publication number: JPH0234054B2
Application number: JP58119556A
Authority: JP
Inventors: Tooru Ootsuki; Yoshio Ooshima; Suketaka Ishikawa; Hideaki Yabe; Masaharu Fukuda
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-07-01
Filing date: 1983-07-01
Publication date: 1990-08-01
Also published as: DE3424078C2; US4677583A; DE3424078A1; JPS6011927A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はループ・アダーにより部分積と中間積
の加算を行う10進乗算装置に係り、特にループ・
アダーにキヤリ・セーブ・アダーを用いることに
よりループ加算を高速化した10進乗算装置に関す
るものである。

〔発明の背景〕

一般に、２進化10進数で表わされる被乗数に同
じく２進化10進数で表わされる乗数を乗算して２
進化10進数で表わされる最終積を求める場合、第
１図に示す様に、乗数の所定処理巾毎に被乗数に
乗算を行つてｎ個の部分積を求め、これらの部分
積１〜ｎを加算して最終積を得る方式が用いられ
る。

第１図の如き演算を行う10進乗算装置の従来の
構成例を第２図に示す。第２図において、例えば
重数レジスタ１に格納されている乗数と被乗数レ
ジスタ２に格納されている被乗数の乗算は、以下
の通りである。10進部分積演算器４が起動される
と、被乗数レジスタ２に格納されている被乗数と
乗数レジスタ１に格納されている乗数の下位から
所定処理巾分だけ切出し、最初の10進部分積演算
が行われ、この最初の10進部分積が部分レジスタ
６に格納される。これと同時に中間積レジスタ５
に初期状態としてゼロが格納され、さらに乗数レ
ジスタ１に格納されている乗数は、切出されたデ
ータ巾分だけシフタ３により右シフトされて再び
乗数レジスタ１に格納される。次に中間積レジス
タ５に格納されている初期値ゼロと部分積レジス
タ６に格納されている。最初の10進部分積が10進
ループ・アダー７で加算され、最初の10進中間積
が中間積レジスタ５に転送格納される。この際、
10進ループ・アダー７の出力は、シフタ８により
乗数の所定処理巾分だけ右シフトされて中間積レ
ジスタ５に格納される。同時に、10進ループ・ア
ダー７からの出力の下位乗数所定処理巾のデー
タ、即ち10進最終積の最下位乗数所定処理巾の値
は乗数レジスタ１の上位乗数所定処理巾位置に転
送格納される。以下同様の処理を乗数の有効桁す
べてについて繰返すことにより、乗数有効桁巾分
の10進最終積の下位部分が乗数レジスタ１に左詰
めに求まり、10進最終積の上位部分が最終演算サ
イクル10進ループ・アダー７の出力として求まつ
た後、被乗数レジスタ２に転送格納される。

以上の様にして、２進化10進数で表わされる被
乗数と同じく２進化10進数で表わされる乗数を乗
算して、２進化10進数で表わされる積を求めるこ
とができるが、上記10進乗算を高速化する一手段
として、10進ループ・アダー７の高速化がある。

10進ループ・アダーは一般に第３図に示す如き
構成をとり、その動作は以下の通りである。加算
に先立ち、まず入力Ａが６加算回路９_i，９_i+1…
により２進化10進数一桁（ｉは任意桁を表わして
いる）毎に６加算され（A′）、このA′と他の入力
Ｂが２進アダー１０_i，１０_i+1…により２進加算
される（Ｒ）。この２進加算の際、２進化10進数
一桁からキヤリが生じなかつた場合（第１ケース
と称す）、Ｒから６減算回路１１_i，１１_i+1…によ
り２進化10進一桁毎に６減算され、キヤリが生じ
た場合（第２ケースと称す）、Ｒの値そのものを
10進ループ・アダーの出力R′とする様に６減算
補正回路１２_i，１２_i+1が制御される。第４図ａ
に上記第１ケースの例を示し、第４図ｂに上記第
２ケースの例を示す。

以上の様にして、２つの２進化10進数を入力し
て２進加算し、２進化10進数の和を求めることが
できるが、２進加算の際、最下位ビツトから最上
位ビツトまでキヤリが伝播するのを待つて次の演
算サイクルを開始しなければならず、方式的に高
速化に限界がある。

一方、２進乗算装置におけるループ・アダーを
高速化する加算方式として、第５図に示す如き構
成がある。これは、乗算の途中で生ずるキヤリは
そのまま保留し、乗数の有効桁すべてについての
加算が終了してから最後にキヤリ伝播処理を行う
というものである。第５図において、例えば乗数
レジスタ１に格納されている乗数と被乗数レジス
タ２に格納されている被乗数の乗算は以下の通り
である。２進部分積演算器１３が起動されると、
被乗数レジスタ２に格納されている被乗数と乗数
レジスタ１に格納されている乗数の下位から所定
処理巾分だけ切出し、最初の２進部分積演算が行
われ、最初の部分積が部分積レジスタ１６，１７
に格納される。一般に２進部分積演算器１３にも
キヤリ・セーブ・アダーが用いられ、第５図では
部分積もサム（部分和）と保留キヤリの形でそれ
ぞれ部分積サム・レジスタ１６および部分積キヤ
リ・レジスタ１７に格納される。これと同時に中
間積サム・レジスタ１４および中間積キヤリ・レ
ジスタ１５に初期状態としてゼロが格納され、乗
数レジスタ１に格納されている乗数は、必要な巾
のデータが切出されるとシフタ３により処理デー
タ巾分だけ右シフトされて再び乗数レジスタ１に
格納される。中間積キヤリ・レジスタ１４および
中間積キヤリ・レジスタ１５に格納されている初
期値ゼロと部分積サム・レジスタ１６と部分積キ
ヤリ・レジスタ１７に格納されている最初の中間
積が、２３の破線ブロツクで示す２段のキヤリ・
セーブ・アダー１８および２１でキヤリ保留加算
され、最初の中間積のサムとキヤリがそれぞれ中
間積サム・レジスタ１４および中間積キヤリ・レ
ジスタ１５に転送格納される。この時、キヤリ・
セーブ・アダーのキヤリ出力が次段のアダーに転
送される場合には桁合せのために１ビツト左シフ
ト回路１９，２０および２２により１ビツト左シ
フトされる。又、キヤリ・セーブ・アダー２１の
サム出力および１ビツト左シフト回路２２の出力
は、シフタ２４および２５により乗数の所定処理
データ巾だけ右シフトされて、それぞれ中間積サ
ム・レジスタ１４および中間積キヤリ・レジスタ
１５に格納される。キヤリ・セーブ・アダー２１
のサム出力および１ビツト左シフト回路２２出力
の下位乗数所定処理巾のデータ、即ち最終積の最
下位乗数所定処理巾のサムおよびキヤリはスピ
ル・アダー２６に入力され２進加算される。スピ
ル・アダー２６の出力、即ち最終積の最下位乗数
所定処理巾の値は乗数レジスタ１の上位乗数所定
処理巾位置に転送格納される。

以下同様の処理を乗数の有効桁すべてについて
繰返し、乗数有効巾の最終積の下位部分が乗数レ
ジスタ１に左詰めに求まり、最終積の上位部分が
最終演算サイクルでキヤリ・セーブ・アダー２１
のサム出力およびキヤリ・セーブ・アダー２１の
キヤリ出力を左１ビツトシフトした１ビツト左シ
フト回路２２の出力に、それぞれサムとキヤリの
形で求まる。最終積の上位部分のサムとキヤリは
フル・アダー２７に入力され２進加算される。フ
ル・アダー２７の出力、即ち最終積の上位部分の
値は被乗数レジスタ２に転送格納される。

以上の様にして、２進数の乗数と同じく２進数
の被乗数を乗算して２進数の積を求めることがで
きる。この際、第５図に示す如くキヤリ・セー
ブ・アダー１８および２１が１段ないしは２段の
ゲート段数で構成可能なこと、さらに加算の中途
でアダーの最下位のビツトから最上位ビツトへの
キヤリ伝播完了を待つ必要がないことから、高速
なループ・アダーが構成できる。しかし、２進数
と異なり２進化10進数は１桁を表示するのに４ビ
ツト巾を使用するが、数値としては０から９まで
のみを取り扱うため、演算の結果、10進法表現を
越える２進値（1010）₂〜（1111）₂がサム出力およ
びキヤリ出力に現れる２進数用キヤリ・セーブ・
アダーをそのまま10進乗数に適用することはでき
ないという欠点がある。

〔発明の目的〕

本発明の目的は、10進乗算を部分積演算と演算
した部分積と中間積のループ加算（繰返し加算）
で行う際、ループアダーとしてキヤリ・セーブ・
アダーを用いて10進ループ加算を高速に行うこと
が可能な10進乗算装置を提供することにある。

〔本発明の概要〕

本発明の10進乗算装置の特徴とするところは、
２進化10進数の被乗数と同じく２進化10進数の乗
数を乗算するのに被乗数に対し所定処理巾毎の乗
数を演算して２進化10進数の部分積を求め、初期
状態の中間積の10進１桁毎あるいは最初の部分積
の10進１桁毎に６加算して演算を始め、被乗数に
対し乗数を所定処理巾毎に乗算して求めた部分積
とそれ以前にサムとキヤリの形で得られている中
間積を、キヤリ・セーブ・アダーを用いて加算し
て当該所定処理巾乗算までの中間積をサムとキヤ
リの形で求めておき、乗数の有効桁すべての乗算
を該演算サイクルを繰返すことにより行つたのち
最終積のサムとキヤリを２進フル・アダーを用い
て加算し、その結果10進１桁毎にキヤリを生じた
場合には該値を最終積の10進１桁の値とし、キヤ
リを生じなかつた場合には該値から６を減ずるこ
とにより最終積の10進１桁の値とする10進乗算装
置において、３入力キヤリ・セーブ・アダーの２
入力をサムおよびキヤリの形で表わされている中
間積の入力として用い、他の１入力を10進部分積
の入力として用いる共に、該キヤリ・セーブ・ア
ダーと次段のアダーの間に該キヤリ・セーブ・ア
ダーの10進１桁毎のサム出力およびキヤリ出力の
値から、これらを全加算し10進１桁毎のキヤリ発
生の有無により６減算補正した時に正しい２進化
10進数の中間積あるいは最終積が得られるための
サム出力補正および上位桁への桁上げ補正の要否
およびその補正量を判定する判定回路とその判定
結果により該サム出力を補正するサム出力補正回
路および次段上位桁の10進部分積入力を補正する
桁上げ補正回路を設けて10進キヤリ・セーブ・ア
ダー・ユニツトを構成し、該10進キヤリ・セー
ブ・アダー・ユニツトを単数個あるいは複数個組
合わせて高速動作可能な10進ループ・アダーを構
成したことである。

〔発明の実施例〕

本発明の実施例を説明する前に、まず本発明の
動作原理を第６図及び第７図により説明する。

第６図はキヤリ・セーブ・アダーを使つた10進
ループ加算器と10進ループ加算の繰返しにより最
終積を求める方式の動作概念説明図である。PP₁
〜PP₃はそれぞれ演算サイクル毎の10進部分積、
Ｐは10進最終積、S₁〜S₃およびC₁〜C₃はとれぞ
れ演算サイクル毎のキヤリ・セーブ・アダーのサ
ム出力およびキヤリ出力、S′₁〜S′₃，C′₁〜C′₃お
よびPP′₁〜PP′₃はそれぞれ桁上げ補正後のサム、
ビツト位置合わせ後のキヤリおよび桁上げ補正後
の10進部分積である。ループ加算は、６加算補正
回路２８により初期設定として10進１桁毎に６を
加算して開始され、サムとキヤリの形で保持され
ている中間積と他の演算手段で求められた10進部
分積PPが３入力キヤリ・セーブ・アダー
（GSA）２９でキヤリ・セーブ加算され、キヤ
リ・セーブ・アダー２９の10進１桁毎に、サム出
力補正回路３１と10進上位桁補正回路３２によ
り、例えばそれぞれ後述の第８図および第９図に
示す如きある10進１桁のサム出力Ｓとキヤリ出力
Ｃの値から決定されるサム出力への補正および該
10進桁の上位桁への補正を施すことにより、桁上
げ補正後のサムS′と、ビツト位置合わせ後、即ち
シフト回路３０による１ビツト左シフト後のキヤ
リC′とを加算した場合に正しい中間積を示す様に
して、最初の中間積と10進部分積の10進加算が行
われる。桁上げ補正後のサムS′とビツト位置合わ
せ後のキヤリC′は、次サイクルでキヤリ・セー
ブ・アダー２９に入力される時には、シフタ３
３，３４により乗数の処理巾分だけ右にシフトさ
れる。該処理を１演算サイクルとし、乗数の有効
桁数に対応した10進部分積PPの数分の演算サイ
クルを繰返し、最終積を求めていく。

第５図で10進部分積が２つ即ち10進部分積PP₁
および10進部分PP₂を10進加算する場合が示され
ており、第２サイクル即ち最終の乗数有効桁につ
いての演算サイクルでの10進部分積のループ加算
の結果、キヤリ・セーブ・アダー２９のサム出力
S₂とビツト位置合わせ後のキヤリC′₂とで10進桁
上げを２ないし３だけ保留している場合の桁上げ
補正を、第３サイクル（最終サイクル）にてゼロ
の他を持つ10進部分積PP₃とキヤリ・セーブ加算
することにより完結し、最終積のサムS′₃とキヤ
リC′₃を２進フル・アダー３５で２進全加算し、
該２進全加算の結果、10進１桁毎にキヤリが発生
した場合には加算結果の値そのものを10進最終積
Ｐの10進１桁の値とし、キヤリが発生しなかつた
場合には６減算補正回路３６により加算結果の値
から６を減じて10進最終値Ｐの10進１桁の値とし
て、正しい最終積が得られる様に演算が行われ
る。上記キヤリ・セーブ・アダーのサム出力とビ
ツト位置合わせ後のキヤリとで10進桁上げを０〜
３だけ保留しうることについては後述する。

第７図はキヤリ・セーブ・アダー出力の加算表
であり、10進１桁巾のキヤリ・セーブ・アダーの
サム出力Ｓとキヤリ出力Ｃおよびビツト位置を合
わせるためにキヤリ出力Ｃを１ビツト左シフトし
たキヤリC′を入力条件とし、サム出力Ｓとキヤリ
C′を加算した時に結果となるべき10進数値が示さ
れている。（Ｓ）₁₀および（C′）₁₀は、それぞれサム
出力ＳおよびC′の10進数表現である。ループ・ア
ダーに対する初期設定として10進１桁毎に（６）
₁₀を加算して演算を行うため、キヤリ・セーブ・
アダーのサム出力とキヤリ出力から加算結果とし
て得るべき10進数値は、（Ｓ）₁₀＋（C′）₁₀−（６）_1
0
で求められている。例えばある10進１桁に対する
キヤリ・セーブ・アダーのサム出力Ｓおよびキヤ
リ出力ＣがそれぞれＳ＝“６”，Ｃ＝“３”である
場合、C′は該10進桁の下位桁のＣの値が“０”〜
“７”か“８”〜“Ｆ”であるかによりそれぞれ
C′＝“６”かC′＝“７”となり、下位桁のＣの値が
“８”〜“Ｆ”であるときには、（Ｓ）₁₀＋（C′）₁₀
−
（６）₁₀＝“６”＋“７”−“６”＝“７”である。

第６図に示した如きの演算方式では、キヤリ・
セーブ・アダーのサム出力Ｓ、キヤリ出力Ｃおよ
びキヤリC′はそれぞれ16進数表現で“０”〜
“Ｒ”の値をとり得、サムとキヤリを２進フル・
アダーで加算し、10進１桁毎にキヤリが発生した
場合は該10進桁の値そのものを結果とし、キヤリ
が発生しなかつた場合は該10進桁の値から“６”
を減じたものを結果とする10進数演算方式（以降
単に10進数演算方式と記す）を適用した場合に正
しい値、即ち、第７図に示した如き10進数値を得
るために、サムＳ、キヤリＣおよびキヤリC′の値
により、サムＳおよび該10進桁の上位桁に対し適
当な補正を行う必要がある。

第７図の加算表は、10進桁上げの数およびキヤ
リ・セーブ・アダーのサム出力Ｓ、キヤリ出力Ｃ
およびキヤリC′の値の条件により、Ａ〜Ｉの９部
分に分割され、それぞれの部分に対して適当な10
進桁上げ補正を以下の様に行う。

Ａ部分は、サムＳおよびキヤリC′の値が“０”
Ｓ＋C′“５”なる条件を満足する部分である
が、初期設定として10進１桁毎に６加算して演算
を行うため発生しない条件あり、またキヤリ・セ
ーブ・アダーと該第７図の加算表の10進桁上げ論
理を満足する桁上げ補正回路から構成される第６
図の如き演算方式において、最終積のサムとキヤ
リ、例えばS′₃とC′₃の値が“０”S′₃＋C′₃
“５”なる条件を満足するためには、演算の初期
設定として10進１桁毎に６加算せずに演算を開始
しなければならないことが説明でき、該第７図の
加算表において、“０”Ｓ＋C′“５”なる条
件を満足するサムＳとキヤリC′の組合せは生じな
い。

Ｂ部分は、サムＳおよびキヤリC′の値が“６”
Ｓ＋C′“Ｆ”で、かつ、上位桁へのキヤリ発
生なしなる条件を満足する部分である。従つて、
Ｂ部分は10進数演算方式をそのまま適用できる部
分であり、ＳとC′が２進全加算された後、６減算
補正が施される。例えば、Ｓ＝“６”、C′＝“７”
の場合、Ｓ＋C′−“６”＝“６”＋“７”−“６”＝
“７”
となる。従つて、Ｂ部分についてはキヤリ・セー
ブ加算後のサム出力Ｓおよび10進上位桁に対する
10進桁上げ補正は不要である。

Ｃ部分は、サムＳおよびキヤリC′の値が“10”
Ｓ＋C′“19”となり、２進全加算によりＳと
C′で１だけ保留しているキヤリを上位桁に伝播
し、該10進桁の結果がそのまま加算結果の10進数
値を表わすことのできる部分である。従つて、Ｃ
部分は10進数演算方式をそのまま適用できる部分
であり、キヤリ・セーブ加算後のサム出力Ｓおよ
び10進上位桁に対する10進桁上げ補正は不要であ
る。例えば、Ｓ＝“Ａ”，C′＝“Ｆ”の場合、Ｓ＋
C′＝“Ａ”＋“Ｆ”＝“19”となる。

Ｄ部分は、キヤリ・セーブ・アダーのキヤリ出
力Ｃをビツト位置合わせのために１ビツト左シフ
トしてキヤリC′を求める際、キヤリＣの値がキヤ
リ・セーブ加算結果の10進上位桁への伝播キヤリ
を発生しない値であること、即ち、“０”Ｃ
“７”、かつ、サムＳおよびキヤリC′の値が“1A”
Ｓ＋C′“1E”なる条件を満足する部分であ
る。Ｄ部分では、２進全加算によりＳとC′でキヤ
リを２だけ保留しており、その内の１について10
進数演算方式を適用することにより10進上位桁へ
キヤリが伝播するため、これについてはＳとC′と
で保留したままとし、他の１についてはＳとC′を
２進全加算した場合の結果が“Ａ”〜“Ｅ”とい
う２進化10進数表示を越えた表現となるため、こ
れを“10”〜“14”とするための10進桁上げ補正
を行う。Ｄ部分に対する10進桁上げ補正は、キヤ
リ・セーブ・アダーのサム出力Ｓの該10進桁に
（16）₁₀を法とする（６）¹ ₀加算を行い、かつ該10
進桁の上位桁に１加算することにより行う。例え
ば、Ｓ＝“Ｅ”、Ｃ＝“６”、C′＝“Ｄ”の場合10進
桁上げ補正後のサムをS′とし、該10進桁の上位桁
へ１加算することを“10”を加算することで表わ
すと、S′＝Ｓ＋“６”（mod16）＝“Ｅ”＋“６”
（mod16）＝“４”、従つてS′＋C′＋“10”＝“４”
＋
“Ｄ”＋“10”＝“21”となる。

Ｅ〜Ｉ部分では、キヤリ・セーブ・アダーのキ
ヤリ出力Ｃの値が“８”Ｃ“Ｆ”であるた
め、キヤリ出力Ｃをビツト位置合わせのために１
ビツト左シフトしてキヤリC′を求める際に、該10
進桁の上位桁に明らかなキヤリ伝播が行われる。
即ち、“10”C′“1F”となり、これとサム出
力Ｓに対して10進演算方式を適用して正しい10進
数を得るため、サム出力Ｓの該10進桁に（16）₁₀
を法とする６加算を行う。例えば、Ｓ＝“０”、Ｃ
＝“８”、C′＝“10”の場合、10進桁上げ補正後の
サムをS′とすると、S′＝Ｓ＋“６”（mod16）＝
“０”＋“６”（mod16）＝“６”、従つて、演算は
S′＋C′−“６”＝“６”＋“10”−“６”＝“10”と
なる。

Ｅ部分は、上記の如くキヤリC′で該10進桁の上
位桁に明らかなキヤリ伝播が生じる即ち、“８”
Ｃ“Ｆ”で、かつ、サムＳおよびキヤリC′の
値が“10”Ｓ＋C′“19”なる条件を満足する
部分である。Ｅ部分では、上記の如きキヤリC′で
の明らかなキヤリ伝播に起因したサム出力Ｓに対
する10進桁上げ補正、即ち、サムＳの該10進桁に
（16）₁₀を法とする（６）₁₀加算を行う。例えば、
Ｓ＝“４”，Ｃ＝“Ａ”，C′＝“15”の場合、10進桁
上げ補正後のサムS′は、S′＝Ｓ＋“６”（mod16）
＝“４”＋“６”（mod16）＝“Ａ”、従つて、演算は
S′＋C′−“６”＝“Ａ”＋“15”−“６”＝“19”と
なる。

Ｆ部分は、キヤリＣで該10進桁の上位桁に明ら
かなキヤリ伝播が生じる即ち、“８”Ｃ“Ｆ”
で、かつ、サムＳおよびキヤリC′の値が“1A”
Ｓ＋C′“23”で、かつ、サムＳが“０”Ｓ
“９”なる条件を満足する部分である。Ｆ部分
では、キヤリC′で該10進桁の上位桁へ明らかに伝
播するキヤリが１と、ＳとC′で保留しているキヤ
リが１だけある。キヤリC′での該10進桁の上位桁
への明らかなキヤリ伝播に対する10進桁上げ補正
は、前記の始くサムＳの該10進桁に（16）₁₀を法
とする（６）₁₀加算を行い、ＳとC′で保留してい
るキヤリについては、上記の如くサムＳに対して
キヤリC′での該10進桁の上位桁への明らかなキヤ
リ伝播に対する10進桁上げ補正を行つた後のサム
の値とキヤリC′について10進数演算方式を適用す
れば、該10進桁の上位桁へキヤリが伝播するた
め、これについてはS′とC′とで保留したままとす
る。従つて、Ｆ部分に対する10進桁上げ補正は、
キヤリ・セーブ・アダーのサム出力Ｓの該10進桁
に（16）₁₀を法とする（６）₁₀加算を行う。例え
ば、Ｓ＝“８”，Ｃ＝“Ｄ”，C′＝“1B”の場合、10
進桁上げ補正後のサムS′は、S′＝Ｓ＋“６”
（mod16）＝“８”＋“６”（mod16）＝“Ｅ”、従つて
、
演算はS′＋C′＝“Ｅ”＋“1B”＝“29”となる。

Ｇ部分は、キヤリC′を該10進桁の上位桁に明ら
かなキヤリ伝播が生じる即ち、“８”Ｃ“Ｆ”
で、かつ、サムＳおよびキヤリC′の値が“1A”
Ｓ＋C′“23”で、かつ、サムＳが“Ａ”Ｓ
“Ｆ”なる条件を満足する部分である。Ｇ部分
では、キヤリC′で該10進桁の上位桁へ明らかに伝
播するキヤリ１と、ＳとC′で保留しているキヤリ
が１だけある。キヤリC′での該10進桁の上位桁へ
の明らかなキヤリ伝播に対する10進桁上げ補正
は、前記の如くサムＳの該10進桁に（16）₁₀を法
とする（６）₁₀加算を行い、ＳとC′で保留してい
るキヤリについては、上記の如くサムＳに対して
キヤリC′での該10進桁の上位桁への明らかなキヤ
リ伝播に対する10進桁上げ補正を行つた後のサム
の値とキヤリC′について10進数演算方式を適用し
て正しい10進数値を得るために、上記サムの値に
（16）₁₀を法とする（６）₁₀加算を行い、かつ、該
10進桁の上位桁に１加算することにより行う。従
つて、Ｇ部分に対する10進桁上げ補正は、キヤ
リ・セーブ・アダーのサム出力Ｓの該10進桁に
（16）₁₀を法とする（12）₁₀加算を行い、かつ、該
10進桁の上位桁に１加算を行う。例えば、Ｓ＝
“Ｂ”，Ｃ＝“８”，C′＝“11”の場合、10進桁上げ
補正後のサムをS′とし、該10進桁の上位桁へ１加
算することを“10”を加算することで表わすと、
S′＝Ｓ＋“Ｃ”（mod16）＝“Ｂ”＋“Ｃ”（mod16）
＝
“７”、従つて、演算はS′＋C′＋“10”−“６”＝“
７”
＋“11”＋“10”−“６”＝“22”となる。

Ｈ部分は、キヤリC′を該10進桁の上位桁に明ら
かなキヤリ伝播が生じる即ち、“８”Ｃ“Ｆ”
で、かつ、サムＳおよびキヤリC′の値が“24”
Ｓ＋C′“2D”なる条件を満足する部分である。
Ｈ部分では、キヤリC′で該10進桁の上位桁へ明ら
かに伝播するキヤリが１と、ＳとC′で保留してい
るキヤリ２だけある。キヤリC′での該10進桁の上
位桁への明らかなキヤリ伝播に対する10進桁上げ
補正は、前記の如くサムＳの該10進桁に（16）₁₀
を法とする（６）₁₀加算を行い、ＳとC′で保留し
ている２のキヤリの内、１については、10進数演
算方式を適用することにより10進上位桁へキヤリ
が伝播するため、これについてはＳとC′で保留し
たままとし、他の１については、上記サムの値に
（16）₁₀を法とする（６）₁₀加算を行い、かつ、該
10進桁の上位桁に１加算することにより行う。従
つて、Ｈ部分に対する10進桁上げ補正は、キヤ
リ・セーブ・アダーのサム出力Ｓの該10進桁に
（16）₁₀を法とする（12）₁₀加算を行い、かつ、該
10進桁の上位桁に１加算を行う。例えば、Ｓ＝
“Ｄ”，Ｃ＝“Ｂ”，C′＝“17”の場合、10進桁上げ
補正後のサムをS′とし、該10進桁の上位桁へ１加
算することを“10”を加算することで表わすと、
S′＝Ｓ＋“Ｃ”（mod16）＝“Ｄ”＋“Ｃ”（mode16）
＝“９”、従つて、演算はS′＋C′＋“10”＝“９”＋
“17”＋“10”＝“30”となる。

Ｉ部分は、キヤリC′を該10進桁の上位桁に明ら
かなキヤリ伝播が生じる即ち、“８”Ｃ“Ｆ”
で、かつ、サムＳおよびキヤリC′の値がＳ＋C′＝
“2E”なる条件を満足する部分である。Ｉ部分で
は、キヤリC′で該10進桁の上位桁へ明らかに伝播
するキヤリが１と、ＳとC′で保留しているキヤリ
が３だけである。キヤリＣでの該10進桁の上位桁
への明らかなキヤリ伝播に対する10進桁上げ補正
は、前記の如くサムＳの該10進桁に（16）₁₀を法
とする（６）₁₀加算を行い、ＳとC′で保留してい
る３のキヤリの内、１については、10進数演算方
式を適用することにより10進上位桁へキヤリが伝
播するため、これについてはＳとC′で保留したま
まとし、他の２については、上記サムの値に
（16）₁₀を法とする（12）₁₀加算を行い、かつ、該
10進桁の上位桁に２加算を行う。従つて、Ｉ部分
に対する10進桁げ補正は、キヤリ・セーブ・アダ
ーのサム出力Ｓの該10進桁に（16）₁₀を法とする
（18）₁₀加算を行い、かつ、該10進桁の上位桁に２
加算を行う。例えば、Ｓ＝“Ｆ”，Ｃ＝“Ｆ”，C′＝
“1F”の場合、10進桁上げ補正後のサムをS′と
し、該10進桁の上位桁へ２加算することを“20”
を加算することで表わすと、S′＝Ｓ＋“12”
（mod16）＝“Ｆ”＋“12”（mod16）＝“１”、従つて
、
演算はS′＋C′＋“20”＝“１”＋“1F”＋“20”＝“
40”
となる。

上記第７図の加算表のＡ〜Ｉ部分における10進
桁上げ補正をまとめると以下の様になる。

Ａ部分はＳとC′の組合せが生じない部分であ
る。Ｂ部分とＣ部分では補正は不要である。Ｄ部
分では、サムＳに（16）₁₀を法とした（６）₁₀加算
を行い、かつ、該10進桁の上位桁へ１加算を行
う。Ｅ部分とＦ部分では、サムＳに（16）₁₀を法
とした（６）₁₀加算を行う。Ｇ部分とＨ部分では、
サムＳに（16）₁₀を法とした（12）₁₀加算を行い、
かつ、該10進桁の上位桁へ１加算を行う。Ｉ部分
では、サムＳに（16）₁₀と法とした（18）₁₀加算を
行い、かつ、該10進桁の上位桁へ２加算を行う。

ところで、Ｉ部分およびＨ部分の１部に含まれ
るＳとC′の組合せは生じないことが説明でき、特
にＩ部分の補正については考慮する必要がない。
又、Ｃ部分、Ｄ部分、Ｆ部分およびＨ部分に含ま
れるＳとC′の組合せに対して上記10進桁上げ補正
を行い、10進数演算方式を適用した場合、補正後
のサムS′とキヤリC′との２進全加算において該10
進桁の上位桁へのキヤリ伝播が生じる。従つて、
Ｃ部分およびＦ部分では上記キヤリ伝播が発生す
ることをあらかじめ検出し、強制的にキヤリ伝播
のための10進桁上げ補正を行つても良い。即ち、
Ｃ部分ではサム出力に（16）₁₀を法とした（６）₁₀
加算を行い、かつ該10進桁の上位桁に１加算を行
つても良く、Ｆ部分ではサム出力に（16）₁₀を法
とした（12）₁₀加算を行い、かつ該10進桁の上位
桁に１加算を行つても良い。

上記原理に基づいて、第７図の加算表における
Ａ〜Ｉ部分におけるサム出力および該10進桁の上
位桁に対する10進桁上げ補正を満足し、キヤリ・
セーブ・アダーを用いた10進ループ加算器を実現
するのに使用する10進桁上げ補正表および該補正
を実現する10進桁上げ補正回路の一実施例を第８
図、第９図および第１０図に示す。

第８図はキヤリ・セーブ・アダーのサム出力に
対する10進桁上げ補正表の一例、第９図は該10進
桁の上位桁に対する10進桁上げ補正表の一例であ
る。第８図の表の補正量およびその補正条件は、
（“Ａ”Ｓ“Ｆ”）・（“４”Ｃ“７”）＋
（“０”Ｓ“３”）・（“８”Ｃ“Ｆ”）＋
（“０”Ｓ“９”）・（“８”Ｃ“Ｂ”）＝１
の
とき、サム出力Ｓに６加算（mod16）の補正を行
い、（“Ａ”Ｓ“Ｆ”）・（“８”Ｃ“Ｆ”）
＋
（“４”Ｓ“Ｆ”）・（“Ｃ”Ｃ“Ｆ”）＝１
の
とき、サム出力Ｓに12加算（mod16）の補正を行
い、その他のときは補正を行わない。又、第９図
の表の補正量およびその補正条件は、（“Ａ”Ｓ
“Ｆ”）・（“４”Ｃ“Ｆ”）＋（“４”Ｓ
“Ｆ”）・（“Ｃ”Ｃ“Ｆ”）＝１のとき、該当10
進桁の上位桁に１加算の補正を行い、その他のと
きは補正を行わない。

第１０図は、第８図および第９図に示した補正
を満足する10進一桁（４ビツト）毎の10進桁上げ
補正回路を用いた10進キヤリ・セーブ・アダー・
ユニツトの一部を示している。左側の10進一桁巾
の構成単位（10進第（ｄ＋１）桁）は右側の構成
単位（10進第ｄ桁）の10進上位桁である。キヤ
リ・セーブ・アダーのサム出力に対する補正は、
10進一桁毎に、キヤリ・セーブ・アダー２９のサ
ム出力Ｓおよびキヤリ出力Ｃの値を入力とする補
正量判定回路３７の判定結果にもとづき、サム出
力補正回路３１により、〔｛（“Ａ”Ｓ“Ｆ”）
かつ（“４”Ｃ“７”）｝もしくは｛（“０”
Ｓ“３”）かつ（“８”Ｃ“Ｆ”）｝もしくは
｛（“０”Ｓ“９”）かつ（“８”Ｃ
“Ｂ”）｝〕が成立する場合は、サムＳに16を法とす
る６加算した値を補正後のサムS′とし、〔｛（“Ａ”
Ｓ“Ｆ”）かつ（“８”Ｃ“Ｆ”）｝もしく
は｛（“４”Ｓ“Ｆ”）かつ（“Ｃ”Ｃ
“Ｆ”）｝〕が成立する場合は、サムＳに16を法とす
る12加算した値を補正後のサムS′とし、該２条件
が不成立の場合にはサムＳの値そのものを補正後
のサムS′として選択して行う。該10進桁の上位桁
への１加算補正は、次段キヤリ・セーブ・アダー
の10進部分積入力PPに対して行い、サムＳおよ
びキヤリＣを入力とする上記補正量判定回路３７
の判定結果にもとづき、10進上位桁補正回路３２
により、〔｛（“Ａ”Ｓ“Ｆ”）かつ（“４”Ｃ
“Ｆ”）｝もしくは｛（“４”Ｓ“Ｆ”）かつ
（“Ｃ”Ｃ“Ｆ”）｝〕が成立する場合は、該10
進桁の上位桁次段キヤリ・セーブ・アダーの10進
部分積入力PPに１加算した値を補正後の10進部
分積入力PP′とし、上記条件が不成立の場合に
は、10進部分積入力PPそのものを補正後の10進
部分積入力PP′として選択して行う。キヤリ・セ
ーブ・アダーのキヤリ出力Ｃは、次段キヤリ・セ
ーブ・アダーもしくは最終積のサムとキヤリを２
進加算する２進フル・アダーへ入力する際には、
ビツト位置合わせのために１ビツト左シフト回路
３０により１ビツト左シフトされ、次段キヤリ入
力C′となる。

例えば、Ｓ＝“０”，Ｃ＝“８”の場合、サム出
力に対する補正条件のうち｛（“０”Ｓ“３”）
かつ（“８”Ｃ“Ｆ”）｝が成立するため、補
正後のサムS′にはサムＳに16を法とした６加算し
た値を選択し、該10進桁の上位桁の次段キヤリ・
セーブ・アダーの10進部分積PP′には、前記補正
条件が不成立であるため、10進部分積PPの値そ
のものを選択する。即ち、S′＝Ｓ＋“６”
（mod16）＝“０”＋“６”（mod16）＝“６”，C′＝
“10”もしくはC′＝“11”、上位桁のPP′はPP′＝
PPとなる。また、Ｓ＝“４”，Ｃ＝“Ｃ”の場合、
サム出力に対する補正条件のうち｛（“４”Ｓ
“Ｆ”）かつ（“Ｃ”Ｃ“Ｆ”）｝が成立するため、
補正後のサムS′にはサムＳに16を法とした12加算
した値を選択し、同様に該10進桁の上位桁に対す
る補正は｛（“４”Ｓ“Ｆ”）かつ（“Ｃ”Ｃ
“Ｆ”）｝が成立するため、該10進桁の上位桁の
次段キヤリ・セーブ・アダーの10進部分積入力
PP′には10進部分積入力PPに１加算した値を選択
する。即ち、Ｓ＝Ｓ＋“Ｃ”（mod16）＝“４”＋
“Ｃ”（mod16）＝“０”、C′＝“18”もしくはC′＝
“19”、上位桁のPP′はPP′＝PP＋“１”となる。

第１１図、第１２図および第１３図は、第７図
の加算表のＡ〜Ｉ部分におけるサム出力および該
10進桁の上位桁に対する10進桁上げ補正を満足
し、キヤリ・セーブ・アダーを用いた10進ループ
加算器を実現するのに使用する10進桁上げ補正表
および該補正を実現する10進桁上げ補正回路の他
の実施例である。

第１１図はキヤリ・セーブ・アダーのサム出力
に対する10進桁上げ補正表の他の例である。第１
１図における補正量およびその補正条件は２段階
に分かれる。第１の補正では、（“８”Ｃ
“Ｆ”）＝１のとき、キヤリ・セーブ・アダーのサ
ム出力Ｓに６加算（mod16）し、その他のときに
は補正せず、このサム出力Ｓを第１補正した値を
S′とし、キヤリ・セーブ・アダーのキヤリ出力Ｃ
を１ビツト左シフトした値をC′とする。第２の補
正では、（“Ａ”Ｓ“Ｆ”）・（“８”Ｃ
“Ｆ”）＋（“Ａ”S′“Ｆ”）・（G′＝１）＝１
のと
き、S′に６加算し、その他のときには補正しな
い。こゝで、 G′＝g′₀＋P′₀・g′₁＋p′₀・p′₁・g′₂＋p′₀・p
′₁・
p′₂・g′₃、 g″_i＝S′_i・C′_i（ｉ＝０〜３）、 p′_i＝S′_j＋C′_j（ｊ＝０〜２）である。S′₀〜S′₃およびC′₀〜C′₃はそれぞれ10進
一桁巾のS′およびC′のビツト表現であり、S′₀お
よびC′₀が最上位ビツトでありS′₃およびC′₃が最下
位ビツトである。G′はS′とC′を２進全加算した時
にキヤリが発生する条件である。

第１２図は該当10進桁の上位桁に対する10進桁
上げ補正表の他の例である。第１２図における補
正量およびその補正条件は、（“Ａ”Ｓ
“Ｆ”）・（“８”Ｃ“Ｆ”）＋（“Ａ”S′
“Ｆ”）・（G′＝１）＝１のとき、該10進桁の上位桁
に１加算し、その他のときには補正しない。S′、
C′、G′は前記定義と同様である。

第１３図は第１１図および第１２図に示した補
正を満足する10進一桁（４ビツト）毎の10進桁上
げ補正回路を用いた10進キヤリ・セーブ・アダ
ー・ユニツトの他の実施例の一部を示している。
左側の10進一桁巾の構成単位（10進第（ｄ＋１）
桁）は右側の構成単位（10進第ｄ桁）の10進上位
桁である。キヤリ・セーブ・アダーのサム出力に
対する補正は、10進一桁毎に、まずキヤリ・セー
ブ・アダー２９のキヤリ出力Ｃの値を入力とする
第１の補正量判定回路４７の判定結果にもとづ
き、第１サム出力補正回路４８により、（“８”
Ｃ“Ｆ”）が成立する場合は、サムＳに16を法
とする６加算した値を第１の補正後のサムS′と
し、上記条件が不成立の場合には、サムＳの値そ
のものを第１の補正後のサムS′と選択することに
より、第１の補正を完結する。次に、キヤリ・セ
ーブ・アダーのサム出力Ｓ、キヤリ出力Ｃ、第１
の補正後のサムS′およびシフト回路３０による１
ビツト左シフト後のキヤリC′を入力とする第２の
補正量判定回路４９の判定結果にもとづき、第２
サム出力補正回路５０により、〔｛（“Ａ”Ｓ
“Ｆ”）かつ（“８”Ｃ“Ｆ”）｝もしくは
｛（“Ａ”S′“Ｆ”）かつ（G′＝１）｝〕が成立
す
る場合は、第１の補正後のサムS′に16を法とする
６加算した値を第２の補正数のサムS″とし、上
記条件が不成立の場合には第１の補正後のサム
S′の値そのものを第２の補正数のサムS″として選
択する。

該10進桁の上位桁への１加算補正は、次段キヤ
リ・セーブ・アダーの10進部分積入力ppに対し
て行い、サム出力Ｓ、キヤリ出力Ｃ、第１の補正
後のサムS′および１ビツト左シフト後のキヤリ
C′を入力とする第２の補正量判定回路４９の判定
結果にもとづき、10進上位桁補正回路３２によ
り、〔｛（“Ａ”Ｓ“Ｆ”）かつ（“８”Ｃ
“Ｆ”）｝もしくは｛（“Ａ”S′“Ｆ”）かつ
（G′＝１）｝〕が成立する場合は、該10進桁の上位
桁の次段キヤリ・セーブ・アダーの10進部分積入
力ppに１加算した値を補正後の10進部分積入力
pp′とし、上記条件が不成立の場合には、10進部
分積入力ppそのものを補正後の10進部分積入力
pp′として選択して行う。

例えば、Ｓ＝“Ａ”、Ｃ＝“３”の場合、サム出
力Ｓに対する第１の補正条件（“８”Ｃ
“Ｆ”）が不成立であるため、第１の補正後のサム
S′＝Ｓ＝“Ａ”、同時にC′＝“６”もしくは、C′＝
“７”となるため、S′とC′を２進全加算した場合、
該10進桁から上位桁へキヤリが伝播し、（G′＝
１）が成立する。従つて、第２の補正条件のうち
｛（“Ａ”S′“Ｆ”）かつ（G′＝１）｝が成立す
るため、第２の補正後のサムS″には第１の補正
後のサムS′に16を法とした６加算した値を選択
し、同時に該10進桁の上位桁の次段キヤリ・セー
ブ・アダーの10進部分積pp′には、前記補正条件
のうち｛（“Ａ”S′“Ｆ”）かつ（G′＝１）｝が
成立するため、10進部分積入力ppの値に１加算
した値を選択する。即ち、S″＝S′＋“６”
（mod16）＝“Ａ”＋“６”（mod16）＝“０”、C′＝
“６”もしくはC′＝“７”、上位桁のpp′は、pp′＝
pp＋１となる。また、Ｓ＝“８”、Ｃ＝“Ｅ”の場
合、サム出力に対する第１の補正条件（“８”
Ｃ“Ｆ”）が成立し、第１の補正後のサムS′は、
S′＝Ｓ＋“６”（mod16）＝“８”＋“６”（mod16）
＝
“Ｅ”、同時にC′＝“Ｃ”もしくはC′＝“Ｄ”となる
ため、S′とC′を２進全加算した場合、該10進桁か
ら上位桁へキヤリが伝播し、（G′＝１）が成立す
る。従つて、第２の補正条件のうち｛（“Ａ”
S′“Ｆ”）かつ（G′＝１）｝が成立するため、第
２の補正後のサムS″には第１の補正後のサムS′に
16を法とした６加算した値を選択する。同時に該
10進桁の上位桁の次段キヤリ・セーブ・アダーの
10進部分積入力pp′には、前記補正条件のうち
｛（“Ａ”S′“Ｆ”）かつ（G′＝１）｝が成立す
るため、10進部分積入力ppの値に１加算した値
を選択する。即ち、S″＝S′＋“６”（mod16）＝
“Ｅ”＋“６”（mod16）＝“４”、C′＝“Ｃ”もしく
は
C′＝“Ｄ”、上位桁のpp′はpp′＝pp＋１となる。

上記補正演算は第１および第２の補正により、
サムＳに16を法とした12加算し、上位桁の10進部
分積入力ppに１加算する補正が行われたことを
示している。これは第１１図および第１２図のサ
ム出力および10進上位桁への10進桁上げ補正を満
足していると同時に、第７図の加算法におけるＡ
〜Ｉ部分におけるサム出力および該10進桁の上位
桁に対する10進桁上げ補正を満足する補正回路を
キヤリ・セーブ・アダーに付加することにより、
回路構成に依存せずに10進キヤリ・セーブ・アダ
ー・ユニツトを構成できることを示すものであ
る。

第１４図は、第１０図に示した10進キヤリ・セ
ーブ・アダーユニツトを用いて構成した10進乗算
装置の一実施例である。第１４図において、乗数
レジスタ１に格納されている２進化10進数の乗数
と被乗数レジスタ２に格納されている２進化10進
数の被乗数の乗算は以下の通りである。

10進部分積演算器４６が起動されると、被乗数
レジスタ２に格納されている被乗数と乗数レジス
タ１に格納されている乗数の下位から所定処理巾
分だけ切出して、最初の10進部分積演算が行わ
れ、最初の10進部分積が求められる。ここでは、
一度の10進部分積演算により求められる部分積が
２数DHおよびDLに分割されて、それぞれ部分
積レジスタ１６および１７に格納される実施例が
示されている。これと同時に、中間積サム・レジ
スタ１４および中間積キヤリ・レジスタ１５に初
期状態としてゼロが格納され、又、乗数レジスタ
１に格納されている乗数は切出されたデータ巾分
だけシフタ３により右シフトされ、再び乗数レジ
スタ１に格納される。中間積サム・レジスタ１４
および中間積キヤリ・レジスタ１５に格納されて
いる初期値ゼロと部分積レジスタ１６に格納され
ている10進部分積DHが、キヤリ・セーブ・アダ
ー２９によりキヤリ保留加算される際、第３図に
示した如き２進加算器を用いて２進化10進数で表
わされた２数を加算し、正しい２進化10進数の和
を求めるための方式の基づき、初期値ゼロが格納
されている中間積サム・レジスタ１４の出力に10
進一桁毎に６加算する様に６加算回路２８が制御
される。１加算補正回路４５は部分積レジスタ１
６の出力をそのままキヤリ・セーブ・アダー２９
の入力とする様に制御される。キヤリ・セーブ・
アダー２９のサム出力とキヤリ出力の値を入力と
する補正量判定回路３７の判定結果により、キヤ
リ・セーブ・アダー２９のサム出力および部分積
レジスタ１７に格納されている10進部分積DLに
対して、それぞれサム出力補正回路３１および10
進上位桁補正回路３２で10進一桁毎に10進桁上げ
補正を行う。キヤリ・セーブ・アダーのキヤリ出
力はビツト位置合わせのため１ビツト左シフト回
路３０により１ビツト左シフトされる。サム出力
補正回路３１により10進桁上げ補正されたサム、
１ビツト左シフト回路３０により１ビツト左シフ
トされたキヤリおよび10進上位桁への桁上げ補正
を加えられた10進部分積はキヤリ・セーブ・アダ
ー３８でキヤリ保留加算され、結果がサムとキヤ
リの形で得られる。上記サム出力とキヤリ出力の
値を入力とする補正量判定回路４１の判定結果に
より、キヤリ・セーブ・アダー３８のサム出力に
対してサム出力補正回路４０で10進桁上げ補正を
行う。上記補正量判定回路４１の判定結果は、判
定結果レジスタ４２に格納され、次演算サイクル
においてキヤリ・セーブ・アダー２９の10進部分
積DH入力にて、10進上位桁へ１加算する様に１
加算補正回路４５を制御する。キヤリ・セーブ・
アダー３８のキヤリ出力はビツト位置合わせのた
めの１ビツト左シフト回路３９で１ビツト左シフ
トされる。サム出力補正回路４０で10進桁上げ補
正されたサムおよび１ビツト左シフト回路３９で
１ビツト左シフトされたキヤリは、シフタ３３お
よび３４により乗数の所定処理データ巾だけ右シ
フトされて、それぞれ中間積サム・レジスタ１４
および中間積キヤリ・レジスタ１５に格納され
る。サム出力補正回路４０の出力および１ビツト
左シフト回路３９の出力の下位乗数所定処理巾の
データ、即ち、最終積の最下位乗数所定処理巾の
サムおよびキヤリは、10進スピル・アダー４３に
入力され、２進全加算された後、10進一桁毎に、
上位桁にキヤリ伝播した場合は加算結果そのまま
を最終積の10進一桁の値とし、キヤリ伝播しなか
つた場合は６減算補正回路４４により加算結果か
ら６減算した値を最終積の10進一桁の値とする６
減算補正が施され、求まつた最終積の最下位乗数
所定処理巾の値が手数レジスタ１の上位乗数所定
処理巾位置に転送格納される。

以下同様の処理を乗数の有効桁すべてについて
繰返し、乗数有効桁巾の最終積の下位部分が乗数
レジスタ１に左詰めに求まり、最終積の上位部分
が最終の乗数有効桁についての演算サイクルでキ
ヤリ・セーブ・アダー３８のサム出力およびキヤ
リ出力に求まる。この10進一桁毎のサム出力とキ
ヤリ出力の値の組合せによつては、前記第７図の
加算表において示した如く、該10進桁の上位桁へ
の１加算補正を必要とする場合がある。したがつ
て、上記の如く乗数の有効桁すべてについて処理
を繰返した後、さらに乗数の有効桁の上位のゼロ
を用いて１演算サイクルだけ上記演算処理を繰返
すことにより、該10進桁の上位桁への１加算補正
が完結される。上記の如くして求まつた最終積の
サムとキヤリ、即ち、サム出力補正回路４０の出
力と１ビツト左シフト回路３９の出力を２進フ
ル・アダー３５で２進全加算した後、10進一桁毎
に、上位桁にキヤリ伝播した場合は加算結果その
ままを最終積の10進一桁の値とし、キヤリ伝播し
なかつた場合は６減算補正回路３６により加算結
果から６減算した値を最終積の10進一桁の値とす
る６減算補正が施される。求まつた最終積の上位
部分の値は被乗数レジスタ２に転送格納される。

以上の様にして、２進化10進数の乗数と同じく
２進化10進数の被乗数を、キヤリ・セーブ・アダ
ーと10進桁上げ補正回路からなる10進キヤリ・セ
ーブ・アダー・ユニツトを用いて構成した10進乗
算装置により10進乗算して２進化10進数の積を求
めることができる。

第１５図は、第１３図に示した10進キヤリ・セ
ーブ・アダー・ユニツトを用いて構成した10進ル
ープ・アダーの部分を示している。該10進ルー
プ・アダーを用いても、第１４図に示したと同様
の処理を行うことにより、２進化10進数の乗数と
２進化10進数の被乗数を10進乗算して２進化10進
数の積を求めることができる。全体の動作は第１
４図と同様であるので、説明は省略する。

以上の本発明実施例の10進乗算装置では、第１
４図において示した如く、10進ループ・アダーで
サムとキヤリの形で求まつた最終積をそのまま２
進フル・アダーで加算した後、10進一桁毎に上位
桁にキヤリを伝播したか否かにより６減算補正を
行い、正しい２進化10進数の積が求まる様に、乗
数の有効桁すべてについて演算処理を繰返した後
にさらに乗数の有効桁の上位のゼロを用いて１サ
イクルだけ演算を繰返すことにより、上位桁への
１加算補正が完結する様に制御されている。

第１６図は本発明の10進乗算装置の他の実施例
を示したもので、上記の目的で乗算の有効桁の上
位のゼロを用いて行う最終演算サイクルを不要と
するために、最終積のサムおよびキヤリの他に10
進一桁毎に１加算補正回路５５の出力を３入力構
成の２進フル・アダー５４に入力し、10進一桁毎
に、乗数の最上位有効桁についての演算の結果、
該10進桁の上位桁への１加算補正が必要な場合
は、３入力２進フル・アダー５４にて上位桁への
１加算補正を完結させたものである。

〔発明の効果〕

以上説明した如く、本発明によれば、２進乗算
を高速に行うのに用いられるキヤリ・セーブ・ア
ダーに比較的少ないハードウエア量で実現できる
10進桁上げ補正回路を付加することにより10進キ
ヤリ・セーブ・アダー・ユニツトを構成し、これ
を用いて10進乗算装置の10進ループ・アダーを構
成することにより、10進乗算ループ・アダーが２
進乗算ループ・アダーと同等の性能で動作できる
という効果がある。具体的には、従来の10進乗算
装置に比べ、ループ性能で約４倍の高速化が達成
できる。

また、本発明の10進乗算装置は、２進のキヤ
リ・セーブ・アダー・を基本とし10進桁上げ補正
回路を付加して実現しているため、本発明の装置
のループ・アダーをわずかな制御の変更により、
そのまま２進乗算と10進乗算で共用できるという
効果もある。

【図面の簡単な説明】

第１図は被乗数に対して乗数を乗算する処理を
説明する説明図、第２図は従来の10進乗算装置の
構成図、第３図は10進アダーの構成図、第４図は
第３図の動作説明図、第５図はキヤリ・セーブ・
アダーから構成される高速２進乗算装置の構成
図、第６図は本発明の10進乗算装置の動作概念
図、第７図は本発明の10進桁上げ補正を説明する
加算表の図、第８図はキヤリ・セーブ・アダーの
サム出力に対する10進桁上げ補正表の一例を示す
図、第９図は10進上位桁に対する10進桁上げ補正
表の一例を示す図、第１０図は本発明で用いるキ
ヤリ・セーブ・アダーと10進桁上げ補正回路から
成る10進キヤリ・セーブ・アダー・ユニツトの一
実施例を示す図、第１１図はキヤリ・セーブ・ア
ダーのサム出力に対する10進桁上げ補正表の他の
例を示す図、第１２図は10進上位桁に対する10進
桁上げ補正表の他の例を示す図、第１３図はキヤ
リ・セーブ・アダーと10進桁上げ補正回路から成
る10進キヤリ・セーブ・アダー・ユニツトの他の
実施例を示す図、第１４図は第１０図の10進キヤ
リ・セーブ・アダー・ユニツトから構成される本
発明の10進乗算装置の全体構成図、第１５図は第
１３図の10進キヤリ・セーブ・アダー・ユニツト
から構成される本発明の10進乗算装置の10進ルー
プ・アダー部の構成図、第１６図は本発明の10進
乗算装置の他の実施例の構成図である。１……乗数レジスタ、２……被乗数レジスタ、
３……シフタ、１４……中間積サム・レジスタ、
１５……中間積キヤリ・レジスタ、１６，１７…
…部分積レジスタ、２８……６加算補正回路、２
９，３８……キヤリ・セーブ・アダー、３０，３
９……１ビツト左シフト回路、３１，４０……サ
ム出力補正回路、３２，４５……10進上位桁補正
回路、３３，３４……シフタ、３５，５４……フ
ル・アダー、３６，４４……６減算補正回路、３
７，４１……補正量判定回路、４２……補正量判
定結果レジスタ、４３……10進スピル・アダー、
４６……10進部分積演算器、４７，５１……第１
補正量判定回路、４８，５２……第１サム出力補
正回路、４９，５３……第２補正量判定回路、５
０……第２サム出力補正回路。

Claims

【特許請求の範囲】１２進化10進数の被乗数に対して同じく２進化
10進数の乗数を乗算するに当たり、上記被乗数に
対し所定処理巾の乗数を乗算して求めた最初の部
分積の10進１桁毎あるいは初期状態の中間積の10
進１桁毎に６加算して演算を始め、上記被乗数に
対し乗数を所定処理巾毎に乗算して求めた部分積
と当該所定処理巾乗算以前にサムとキヤリの形で
得られている前中間積の加算を、ループ・アダー
により乗数の有効桁について繰り返し行つた後、
最終積のサムとキヤリを２進フル・アダーを用い
て加算し、その結果10進１桁毎にキヤリを生じた
場合には該値を最終積の10進１桁の値とし、キヤ
リを生じなかつた場合には該値から６を減ずるこ
とにより最終積の10進１桁の値とする10進乗算装
置において、上記サムとキヤリの形で表わされて
いる中間積と10進部分積とを入力して、当該所定
処理巾乗算までの中間積をサムとキヤリの形で求
めておくキヤリ・セーブ・アダーと、該キヤリ・
セーブ・アダーの10進１桁毎のサム出力およびキ
ヤリ出力の値から、これらを全加算して10進１桁
毎のキヤリ発生の有無により、６減算補正した時
に正しい２進化10進数の中間積あるいは最終積が
得られるためのサム出力補正および上位桁への桁
上げ補正の要否を判定する判定回路と、該判定回
路の判定結果により上記サム出力を補正するサム
出力補正回路および次段上位桁の10進部分積入力
を補正する桁上げ補正回路とにより10進キヤリ・
セーブ・アダー・ユニツトを構成し、該10進キヤ
リ・セーブ・アダー・ユニツトを単数個あるいは
複数個組合わせて10進ループ・アダーを構成した
ことを特徴とする10進乗算装置。２前記10進キヤリ・セーブ・アダー・ユニツト
の判定回路と補正回路部分は、キヤリ・セーブ・
アダーの10進１桁巾のサム出力およびキヤリ出力
を入力とするデータ判定回路を備えると共に、該
キヤリ・セーブ・アダーの10進１桁巾のサム出力
に16を法とする６加算回路および16を法とする12
加算回路と、上記判定回路の判定結果に基づいて
上記キヤリ・セーブ・アダーの10進１桁巾のサム
出力そのものあるいは上記６加算回路出力あるい
は上記12加算回路出力のいずれかを選択する第１
の選択回路と、次段キヤリ・セーブ・アダーの10
進１桁巾の10進部分積入力に設けた１加算回路
と、上記判定回路の判定結果に基づいて10進部分
積そのものあるいは上記１加算回路出力のいずれ
かを選択する第２の選択回路とを有することを特
徴とする特許請求の範囲第１項記載の10進乗算装
置。３前記10進キヤリ・セーブ・アダー・ユニツト
の判定回路と補正回路部分は、キヤリ・セーブ・
アダーの10進１桁巾のキヤリ出力を入力とする第
１のデータ判定回路と、キヤリ・セーブ・アダー
の10進１桁巾のサム出力に16を法とする第１の６
加算回路と、該第１の判定回路の判定結果に基づ
いて上記キヤリ・セーブ・アダーの10進１桁巾の
サム出力そのものあるいは上記第１の６加算回路
出力のいずれかを選択する第１の選択回路と、上
記キヤリ・セーブ・アダーの10進１桁巾のサム出
力およびキヤリ出力と上記第１の選択回路出力と
上記キヤリ・セーブ・アダーのキヤリ出力を１ビ
ツト左シフトした出力を入力とする第２のデータ
判定回路と、上記第１の選択回路出力に16を法と
する第２の６加算回路と該第２の判定回路の判定
結果に基づいて上記第１の選択回路出力そのもの
あるいは第２の６加算回路出力のいずれかを選択
する第２の選択回路と、次段キヤリ・セーブ・ア
ダーの10進１桁巾の10進部分積入力に設けた１加
算回路と、上記第２の判定回路の判定結果に基づ
いて10進部分積そのものあるいは上記１加算回路
出力のいずれかを選択する第３の選択回路とを有
することを特徴とする特許請求の範囲第１項記載
の10進乗算装置。