JP2803442B2 - 開平装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は２進数の開平演算を実行
する開平装置に関するものである。
する開平装置に関するものである。
【０００２】
【従来の技術】従来の開平装置としては、例えば”イン
ターフェース Dec.1990 ＣＱ出版社,p226-p228＜例題6
-4＞”に掲載されているものがある。図５はこの中で引
用されている従来の開平装置のアルゴリズムを具体的な
数値を用いて説明したものであり、被開平数'101011111
001'から平方根'110101'を算出したものである。予め定
められた定数（開平定数）'01'を用いて被開平数の上位
側から２ビットづつ除算して平方根Z5Z4Z3Z2Z1Z0を得る
ものであるが、以下に処理順序に従ってその動作を説明
する。 (1) （被開平数の上位２ビット'10'）−（開平定数'0
1'）＝'1'（剰余R0） (2) (1)の演算が成り立ったので、根Z5に1をたてる (3) （剰余R0と被開平数の次の２ビット'110'）−（根Z
5と開平定数'101'）＝'1'（剰余R1） (4) (3)の演算が成り立ったので、根Z4に1をたてる (5) （剰余R1と被開平数の次の２ビット'111'）−（根Z
5Z4と開平定数'1101'） (6) (5)が成り立たないので、根Z3を0とし、剰余R2を
(5)の被除数'111'とする (7) （R2と被開平数の次の２ビット'11111'）−（根Z5Z
4Z3と開平定数'11001'）＝'110'（剰余R3） (8) (7)が成り立ったので、根Z2に1をたてる (9) （剰余R3と次の２ビット'11010'）−（根Z5Z4Z3Z2
と開平定数'110101'） (10) (9)が成り立たないので根Z1を0とし、剰余R4を(9)
の被除数'11010'とする (11)（剰余R4と次の２ビット'1101001'）−（根Z5Z4Z3Z
2Z1と開平定数'1101001'）＝'0'（剰余R5） (12) (11)が成り立ったのでZ0に1を立て、端数R5は'0'
となり開平終了 以上のように本アルゴリズムによれば、２ｎ桁のデータ
の開平処理にｎ回の減算処理が必要であり、図６はこの
アルゴリズムに基づく従来の開平装置の構成図を示すも
のである。図において、７は開平すべきデータ（被開平
数A2n-1A2n-2…A1A0）を保持する被開平数レジスタであ
る。８は被開平数レジスタ７から２ビットづつ出力され
るデータを用い平方根を算出する平方根生成装置であ
り、それぞれ減算を実行しZn-1Zn-2…Z1Z0及び剰余R0…
Rn-1を算出するｎ個の減算装置を備えている。２は前記
平方根生成装置８から得られた平方根を保持する商レジ
スタであり、開平途中には平方根生成装置８に既に算出
されている根を出力する。
ターフェース Dec.1990 ＣＱ出版社,p226-p228＜例題6
-4＞”に掲載されているものがある。図５はこの中で引
用されている従来の開平装置のアルゴリズムを具体的な
数値を用いて説明したものであり、被開平数'101011111
001'から平方根'110101'を算出したものである。予め定
められた定数（開平定数）'01'を用いて被開平数の上位
側から２ビットづつ除算して平方根Z5Z4Z3Z2Z1Z0を得る
ものであるが、以下に処理順序に従ってその動作を説明
する。 (1) （被開平数の上位２ビット'10'）−（開平定数'0
1'）＝'1'（剰余R0） (2) (1)の演算が成り立ったので、根Z5に1をたてる (3) （剰余R0と被開平数の次の２ビット'110'）−（根Z
5と開平定数'101'）＝'1'（剰余R1） (4) (3)の演算が成り立ったので、根Z4に1をたてる (5) （剰余R1と被開平数の次の２ビット'111'）−（根Z
5Z4と開平定数'1101'） (6) (5)が成り立たないので、根Z3を0とし、剰余R2を
(5)の被除数'111'とする (7) （R2と被開平数の次の２ビット'11111'）−（根Z5Z
4Z3と開平定数'11001'）＝'110'（剰余R3） (8) (7)が成り立ったので、根Z2に1をたてる (9) （剰余R3と次の２ビット'11010'）−（根Z5Z4Z3Z2
と開平定数'110101'） (10) (9)が成り立たないので根Z1を0とし、剰余R4を(9)
の被除数'11010'とする (11)（剰余R4と次の２ビット'1101001'）−（根Z5Z4Z3Z
2Z1と開平定数'1101001'）＝'0'（剰余R5） (12) (11)が成り立ったのでZ0に1を立て、端数R5は'0'
となり開平終了 以上のように本アルゴリズムによれば、２ｎ桁のデータ
の開平処理にｎ回の減算処理が必要であり、図６はこの
アルゴリズムに基づく従来の開平装置の構成図を示すも
のである。図において、７は開平すべきデータ（被開平
数A2n-1A2n-2…A1A0）を保持する被開平数レジスタであ
る。８は被開平数レジスタ７から２ビットづつ出力され
るデータを用い平方根を算出する平方根生成装置であ
り、それぞれ減算を実行しZn-1Zn-2…Z1Z0及び剰余R0…
Rn-1を算出するｎ個の減算装置を備えている。２は前記
平方根生成装置８から得られた平方根を保持する商レジ
スタであり、開平途中には平方根生成装置８に既に算出
されている根を出力する。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
開平装置で２ｎ桁のデータを開平する場合は、ｎ段の減
算装置が必要となり、そのハードウェア規模は大きくな
ってしまう。また１回の減算処理を１クロックで実行す
るハードウェアを実装した場合には、ｎ回の繰り返し演
算（ｎクロック）が必要となり、演算実行時間も長くな
るという問題点があった。
開平装置で２ｎ桁のデータを開平する場合は、ｎ段の減
算装置が必要となり、そのハードウェア規模は大きくな
ってしまう。また１回の減算処理を１クロックで実行す
るハードウェアを実装した場合には、ｎ回の繰り返し演
算（ｎクロック）が必要となり、演算実行時間も長くな
るという問題点があった。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に本発明の開平装置は、被開平数を上位側から所定の桁
数ごとに区切り、各区切りごとに、被除数を作成すると
ともに予め定められた複数個の開平定数を用いて除数を
作成して除算を行い、それらの結果に基づき下位側に向
かって各区切りごとに順次平方根を求める開平装置であ
って、最上位の区切りの除算を行うときには対応する被
開平数の値を保持し、それより下位の区切りの除算を行
うときには、直前の上位の区切りにおいて算出されてい
る剰余を保持する剰余レジスタと、除数を作成するため
に複数の異なる開平定数を発生させる開平定数発生手段
と、前記剰余レジスタから入力をうけ、最上位の区切り
の除算を行うときには剰余レジスタの値を被除数とし、
かつそれより下位の区切りの除算を行うときには剰余レ
ジスタの値と該当する区切りの被開平数の値とから被除
数を生成する剰余シフタと、最上位の区切りの除算を行
うときには前記開平定数発生装置からの開平定数の値を
除数とし、かつそれより下位の区切りの除算を行うとき
には既に部分的に算出されている平方根と開平定数発生
装置から発生される複数の定数とから除数を生成する複
数の除数シフタと、複数の除数ごとに別個に割り当てら
れ、剰余シフタと除数シフタの出力とから除算を行う複
数の除算装置と、各除算装置における除算の成立状況か
ら、予め定められた複数個の部分的な平方根のうちの一
つを選択して出力する商決定装置と、前記剰余レジスタ
に除算の成立した除算装置の剰余を剰余レジスタに出力
するための剰余セレクタとを有する部分商生成装置と、
前記商決定装置からの出力を保持し、除数シフタへ出力
を行う商レジスタとを有するものである。
に本発明の開平装置は、被開平数を上位側から所定の桁
数ごとに区切り、各区切りごとに、被除数を作成すると
ともに予め定められた複数個の開平定数を用いて除数を
作成して除算を行い、それらの結果に基づき下位側に向
かって各区切りごとに順次平方根を求める開平装置であ
って、最上位の区切りの除算を行うときには対応する被
開平数の値を保持し、それより下位の区切りの除算を行
うときには、直前の上位の区切りにおいて算出されてい
る剰余を保持する剰余レジスタと、除数を作成するため
に複数の異なる開平定数を発生させる開平定数発生手段
と、前記剰余レジスタから入力をうけ、最上位の区切り
の除算を行うときには剰余レジスタの値を被除数とし、
かつそれより下位の区切りの除算を行うときには剰余レ
ジスタの値と該当する区切りの被開平数の値とから被除
数を生成する剰余シフタと、最上位の区切りの除算を行
うときには前記開平定数発生装置からの開平定数の値を
除数とし、かつそれより下位の区切りの除算を行うとき
には既に部分的に算出されている平方根と開平定数発生
装置から発生される複数の定数とから除数を生成する複
数の除数シフタと、複数の除数ごとに別個に割り当てら
れ、剰余シフタと除数シフタの出力とから除算を行う複
数の除算装置と、各除算装置における除算の成立状況か
ら、予め定められた複数個の部分的な平方根のうちの一
つを選択して出力する商決定装置と、前記剰余レジスタ
に除算の成立した除算装置の剰余を剰余レジスタに出力
するための剰余セレクタとを有する部分商生成装置と、
前記商決定装置からの出力を保持し、除数シフタへ出力
を行う商レジスタとを有するものである。
【０００５】
【作用】本発明の開平装置のアルゴリズムは従来のもの
と基本的に同じであるが、特に被開平数の上位側から４
ビットずつに区切って被除数を作成したときには、１回
の演算処理で２ビットの平方根を得られるということに
特徴がある。ここで、2n桁の被開平数D2n-1D2n-2…D2kD
2k-1…D1D0の平方根Zn-1Zn-2…ZkZk-1…Z1Z0を算出する
場合について説明する。なお処理中の区切りの上位の桁
を2k桁、既に算出されている平方根をZn-1…Zk、直前の
演算で算出された剰余をRm+1、求める平方根をZ
k-1Zk-2、現在の演算で算出される剰余をRmとする。
と基本的に同じであるが、特に被開平数の上位側から４
ビットずつに区切って被除数を作成したときには、１回
の演算処理で２ビットの平方根を得られるということに
特徴がある。ここで、2n桁の被開平数D2n-1D2n-2…D2kD
2k-1…D1D0の平方根Zn-1Zn-2…ZkZk-1…Z1Z0を算出する
場合について説明する。なお処理中の区切りの上位の桁
を2k桁、既に算出されている平方根をZn-1…Zk、直前の
演算で算出された剰余をRm+1、求める平方根をZ
k-1Zk-2、現在の演算で算出される剰余をRmとする。
【０００６】まず直前に算出された剰余Rkと被開平数の
2k桁以下４ビットのD2kD2k-1D2k-2D 2k-3のデータとで被
除数を作成する。既に算出されている平方根Zn-1…Z
kと、互いに異なる開平定数（'001'，'0100'，'101'）
とを用いて複数個の除数を作成し、以下に示す（数
１），（数２），（数３）の演算を実行する。
2k桁以下４ビットのD2kD2k-1D2k-2D 2k-3のデータとで被
除数を作成する。既に算出されている平方根Zn-1…Z
kと、互いに異なる開平定数（'001'，'0100'，'101'）
とを用いて複数個の除数を作成し、以下に示す（数
１），（数２），（数３）の演算を実行する。
【０００７】 Rem0＝（Rm+1＜＜4,D2kD2k-1D2k-2D2k-3）−（Zn-1…Zk,001） （数
１） Rem1＝（Rm+1＜＜4,D2kD2k-1D2k-2D2k-3）−（Zn-1…Zk,0100） （数
２） Rem2＝（Rm+1＜＜4,D2kD2k-1D2k-2D2k-3）−（Zn-1…Zk,0100）
−（Zn-1…Zk,101） （数３ ） なお上記数式中のRm+1＜＜4,D2kD2k-1D2k-2D
2k-3は、Rm+1を左に４ビットシフトさせて、D2kD2k-1D
2k-2D2k-3を挿入する操作を行なうということである。
上記の３つの演算処理の結果は次の（a）（b）（c）
（d）のいずれかに分けられるので、演算結果に応じ
て、２ビットの平方根（'00','01','10','11'）から一
つを選択してZk-1Zk-2を得るともに、剰余Rmを求める。 （a）Rem0＜0 のとき ・平方根 Zk-1Zk-2＝'00' ・剰余 Rm＝（Rm+1＜＜4,D2kD2k-1D2k-2D2k-3） （b）Rem0≧0，Rem2＜Rem1＜0 のとき ・平方根 Zk-1Zk-2＝'01' ・剰余 Rk-2＝Rem0 （c）Rem0＞Rem1≧0，Rem2＜0 のとき ・平方根 Zk-1Zk-2＝'10' ・剰余 Rm＝Rem1 （d）Rem0＞Rem1＞Rem2≧0 のとき ・平方根 Zk-1Zk-2＝'11' ・剰余 Rm＝Rem2 以上のようにして２ビットの平方根Zk-1Zk-2及び剰余Rm
が算出される。これをｎ／２回繰り返すことによりｎビ
ットの平方根を求めることができる。なお被開平数の最
上位の区切りを演算するときには、既に求められている
平方根や剰余は存在しないので、上記式においてその部
分を無視して考える。
１） Rem1＝（Rm+1＜＜4,D2kD2k-1D2k-2D2k-3）−（Zn-1…Zk,0100） （数
２） Rem2＝（Rm+1＜＜4,D2kD2k-1D2k-2D2k-3）−（Zn-1…Zk,0100）
−（Zn-1…Zk,101） （数３ ） なお上記数式中のRm+1＜＜4,D2kD2k-1D2k-2D
2k-3は、Rm+1を左に４ビットシフトさせて、D2kD2k-1D
2k-2D2k-3を挿入する操作を行なうということである。
上記の３つの演算処理の結果は次の（a）（b）（c）
（d）のいずれかに分けられるので、演算結果に応じ
て、２ビットの平方根（'00','01','10','11'）から一
つを選択してZk-1Zk-2を得るともに、剰余Rmを求める。 （a）Rem0＜0 のとき ・平方根 Zk-1Zk-2＝'00' ・剰余 Rm＝（Rm+1＜＜4,D2kD2k-1D2k-2D2k-3） （b）Rem0≧0，Rem2＜Rem1＜0 のとき ・平方根 Zk-1Zk-2＝'01' ・剰余 Rk-2＝Rem0 （c）Rem0＞Rem1≧0，Rem2＜0 のとき ・平方根 Zk-1Zk-2＝'10' ・剰余 Rm＝Rem1 （d）Rem0＞Rem1＞Rem2≧0 のとき ・平方根 Zk-1Zk-2＝'11' ・剰余 Rm＝Rem2 以上のようにして２ビットの平方根Zk-1Zk-2及び剰余Rm
が算出される。これをｎ／２回繰り返すことによりｎビ
ットの平方根を求めることができる。なお被開平数の最
上位の区切りを演算するときには、既に求められている
平方根や剰余は存在しないので、上記式においてその部
分を無視して考える。
【０００８】図４は具体的な数値例をあげて上記アルゴ
リズムを説明するものであり、従来例で説明した数値例
で開平演算を実行している。以下に図４について説明す
る。図中の(1)の演算は、上記（数１）（数２）（数
３）を実行すると(d)が成り立つことを示しており、平
方根Z5Z4に'11'を、剰余に'1010 - 101 - 0100'の結果
として'1'を算出している。(2)は、先に算出した剰余'
1'と次の句切りの４ビットの数値とで生成した被除数'1
1111'から、既に求めている平方根'11'と開平定数'001'
とで生成した除数'11001'で演算を行なったものであ
り、(b)が成り立つことを示している。(3)の演算も同様
に(b)が成り立つことを示しており、平方根Z1Z0に'01'
を得て開平を終了している。
リズムを説明するものであり、従来例で説明した数値例
で開平演算を実行している。以下に図４について説明す
る。図中の(1)の演算は、上記（数１）（数２）（数
３）を実行すると(d)が成り立つことを示しており、平
方根Z5Z4に'11'を、剰余に'1010 - 101 - 0100'の結果
として'1'を算出している。(2)は、先に算出した剰余'
1'と次の句切りの４ビットの数値とで生成した被除数'1
1111'から、既に求めている平方根'11'と開平定数'001'
とで生成した除数'11001'で演算を行なったものであ
り、(b)が成り立つことを示している。(3)の演算も同様
に(b)が成り立つことを示しており、平方根Z1Z0に'01'
を得て開平を終了している。
【０００９】
【実施例】以下、本発明の実施例について、被開平数を
上位側から４ビットずつ区切って除算を行い、各区切り
ごとに２ビットずつ平方根を算出する開平装置を説明す
る。図１は本発明の一実施例における開平装置の構成図
を示すものである。図１において、３は開平演算開始時
には開平すべきデータ（被開平数）を格納し、演算実行
中は前記データと除算による剰余とを格納する剰余レジ
スタであり、剰余と４ビットずつのデータを出力する。
２は平方根Zn-1…Zkを格納する商レジスタであり、４は
３ビットまたは４ビットの開平定数（'0100','101','00
1'）を発生する開平定数発生装置である。６は剰余レジ
スタ３の内容と商レジスタ２の出力及び開平定数発生装
置４の出力から２ビット平方根を算出して得られた２ビ
ットデータを商レジスタ２に格納し、剰余を剰余レジス
タ３に格納する部分商生成装置である。
上位側から４ビットずつ区切って除算を行い、各区切り
ごとに２ビットずつ平方根を算出する開平装置を説明す
る。図１は本発明の一実施例における開平装置の構成図
を示すものである。図１において、３は開平演算開始時
には開平すべきデータ（被開平数）を格納し、演算実行
中は前記データと除算による剰余とを格納する剰余レジ
スタであり、剰余と４ビットずつのデータを出力する。
２は平方根Zn-1…Zkを格納する商レジスタであり、４は
３ビットまたは４ビットの開平定数（'0100','101','00
1'）を発生する開平定数発生装置である。６は剰余レジ
スタ３の内容と商レジスタ２の出力及び開平定数発生装
置４の出力から２ビット平方根を算出して得られた２ビ
ットデータを商レジスタ２に格納し、剰余を剰余レジス
タ３に格納する部分商生成装置である。
【００１０】図２は図１における部分商生成装置６の内
部構成を示したものである。図２において、６０は剰余
レジスタ３から出力された剰余Rmを左４ビットシフトさ
せて被除数（Rm+1＜＜4,D2kD2k-1D2k-2D2k-3）を生成す
る剰余シフタ、６１aは商レジスタ２の出力データを左
３ビットシフトさせて（Zn-1…Zk,000）を生成する除数
シフタa、６１bは商レジスタ２の出力データを左４ビッ
トシフトさせて（Zn-1…Zk,0000）を生成する除数シフ
タbである。
部構成を示したものである。図２において、６０は剰余
レジスタ３から出力された剰余Rmを左４ビットシフトさ
せて被除数（Rm+1＜＜4,D2kD2k-1D2k-2D2k-3）を生成す
る剰余シフタ、６１aは商レジスタ２の出力データを左
３ビットシフトさせて（Zn-1…Zk,000）を生成する除数
シフタa、６１bは商レジスタ２の出力データを左４ビッ
トシフトさせて（Zn-1…Zk,0000）を生成する除数シフ
タbである。
【００１１】６２はA側に剰余シフタ６０の出力データ
が入力され、B側に入力された除数シフタb６１bのデー
タ下位４ビットに開平定数発生装置４の出力'0100'を挿
入して、A-B（数２）を実行する減算装置であり、A-B≧
0のとき、剰余Ｒ0とキャリ出力C0とを出力する。６３は
A側に剰余シフタ６０の出力データが入力され、B側に入
力された除数シフタa６１aのデータ下位３ビットに開平
定数発生装置４の出力'001'を挿入して、A-B（数１）を
実行する２倍値減算装置であり、A-B≧0のとき、剰余Ｒ
1とキャリ出力C1とを出力する。６４はA側に剰余シフタ
６０の出力データが入力され、B側に入力された除数シ
フタa６１aのデータ下位３ビットに開平定数発生装置４
の出力'001'を挿入し、C側に入力された除数シフタb６
１bのデータ下位４ビットに開平定数発生装置４の出力'
0100'を挿入して、A-B-C（数３）を実行する３倍値減算
装置であり、A-B-C≧0のとき、剰余Ｒ2とキャリ出力C2
とを出力する。
が入力され、B側に入力された除数シフタb６１bのデー
タ下位４ビットに開平定数発生装置４の出力'0100'を挿
入して、A-B（数２）を実行する減算装置であり、A-B≧
0のとき、剰余Ｒ0とキャリ出力C0とを出力する。６３は
A側に剰余シフタ６０の出力データが入力され、B側に入
力された除数シフタa６１aのデータ下位３ビットに開平
定数発生装置４の出力'001'を挿入して、A-B（数１）を
実行する２倍値減算装置であり、A-B≧0のとき、剰余Ｒ
1とキャリ出力C1とを出力する。６４はA側に剰余シフタ
６０の出力データが入力され、B側に入力された除数シ
フタa６１aのデータ下位３ビットに開平定数発生装置４
の出力'001'を挿入し、C側に入力された除数シフタb６
１bのデータ下位４ビットに開平定数発生装置４の出力'
0100'を挿入して、A-B-C（数３）を実行する３倍値減算
装置であり、A-B-C≧0のとき、剰余Ｒ2とキャリ出力C2
とを出力する。
【００１２】６６は上記３つの減算装置により算出され
た剰余Ｒ0，Ｒ1，Ｒ2と剰余シフタ６０のデータＲ3のう
ちから一つを選択して出力する剰余セレクタ、６５は減
算装置６２のキャリ出力C0,２倍値減算装置６３のキャ
リ出力C1,３倍値減算装置６４のキャリ出力C2を入力
し、（表１）の論理に従って２ビットの商（平方根）Ｑ
を算出するとともに、剰余セレクタ６６が選択する剰余
を制御する商決定装置である。
た剰余Ｒ0，Ｒ1，Ｒ2と剰余シフタ６０のデータＲ3のう
ちから一つを選択して出力する剰余セレクタ、６５は減
算装置６２のキャリ出力C0,２倍値減算装置６３のキャ
リ出力C1,３倍値減算装置６４のキャリ出力C2を入力
し、（表１）の論理に従って２ビットの商（平方根）Ｑ
を算出するとともに、剰余セレクタ６６が選択する剰余
を制御する商決定装置である。
【００１３】
【表１】
【００１４】以上のように構成した開平装置について、
以下その動作を説明する。 (1) 初期設定 ・商レジスタ２をゼロクリア。
以下その動作を説明する。 (1) 初期設定 ・商レジスタ２をゼロクリア。
【００１５】・剰余レジスタ３の下位側に被開平数を設
定。 (2) 減算処理 ・剰余レジスタ３に格納された被開平数のうち上位側か
ら区切った４ビットのデータと、剰余Rm+1を剰余シフタ
６０に入力。
定。 (2) 減算処理 ・剰余レジスタ３に格納された被開平数のうち上位側か
ら区切った４ビットのデータと、剰余Rm+1を剰余シフタ
６０に入力。
【００１６】・剰余シフタ６０は剰余Rm+1を左４ビット
シフトし、４ビットの開平定数とで被除数を生成して、
各減算装置６２,６３,６４のA側に入力。
シフトし、４ビットの開平定数とで被除数を生成して、
各減算装置６２,６３,６４のA側に入力。
【００１７】・除数シフタa６１aは商レジスタ２からの
データを左３ビットシフト。 ・除数シフタb６１bは商レジスタ２からのデータを左４
ビットシフト。
データを左３ビットシフト。 ・除数シフタb６１bは商レジスタ２からのデータを左４
ビットシフト。
【００１８】・３つの減算装置６２,６３,６４は、除数
シフタa６１a，除数シフタb６１bからB側またはC側に入
力されたデータの下位側に開平定数を入力して除数を生
成。
シフタa６１a，除数シフタb６１bからB側またはC側に入
力されたデータの下位側に開平定数を入力して除数を生
成。
【００１９】・各減算装置６２,６３,６４でA-BまたはA
-B-Cの減算を実行。 (3) 平方根、剰余決定 ・商決定装置６５において、３つの減算装置６２,６３,
６４のキャリ出力C0,C1,C2から（表１）に従って、商２
ビットを決定するとともに、剰余セレクタ６６の出力を
決定し、それぞれ商レジスタ２，剰余レジスタ３にラッ
チ。
-B-Cの減算を実行。 (3) 平方根、剰余決定 ・商決定装置６５において、３つの減算装置６２,６３,
６４のキャリ出力C0,C1,C2から（表１）に従って、商２
ビットを決定するとともに、剰余セレクタ６６の出力を
決定し、それぞれ商レジスタ２，剰余レジスタ３にラッ
チ。
【００２０】・商レジスタ２は平方根Ｑ２ビットをキャ
リ入力して左２ビットシフト。 (2),(3)動作を１回の開平演算ステップとして、これを
ｎ／２回繰り返すことによりｎビットの平方根が得られ
る。従って本実施例の開平装置においては、１回の開平
演算ステップで被開平数を４ビットずつシフトして２ビ
ットの平方根を生成するので、全体で２ｎ桁の被開平数
の開平がｎ／２クロックで高速に実現できる。
リ入力して左２ビットシフト。 (2),(3)動作を１回の開平演算ステップとして、これを
ｎ／２回繰り返すことによりｎビットの平方根が得られ
る。従って本実施例の開平装置においては、１回の開平
演算ステップで被開平数を４ビットずつシフトして２ビ
ットの平方根を生成するので、全体で２ｎ桁の被開平数
の開平がｎ／２クロックで高速に実現できる。
【００２１】ところで本実施例の開平装置は、従来公知
である２ビット処理型の除算装置に、わずかなハードウ
ェアを追加するだけで実現することができる。すなわち
図３に示すように、本開平装置が上記の開平演算を行な
うために必要とする新たな構成は、除数セレクタ５と開
平定数発生装置４の追加、除数シフタa６１a，除数シフ
タb６１b，剰余シフタ６０のシフト機能の追加だけであ
り、以下図面を参照しながら２ｎビットの被除数の除算
について説明する。
である２ビット処理型の除算装置に、わずかなハードウ
ェアを追加するだけで実現することができる。すなわち
図３に示すように、本開平装置が上記の開平演算を行な
うために必要とする新たな構成は、除数セレクタ５と開
平定数発生装置４の追加、除数シフタa６１a，除数シフ
タb６１b，剰余シフタ６０のシフト機能の追加だけであ
り、以下図面を参照しながら２ｎビットの被除数の除算
について説明する。
【００２２】図３において、１は除数を格納する除数レ
ジスタであり、５は部分商生成装置６に入力するデータ
を除数レジスタ１か商レジスタ２かに切り換える除数セ
レクタであり、除算実行時には除数レジスタ１を選択す
る。 (1) 初期設定 ・剰余レジスタ３に２ｎ桁の被除数を右２ビットシフト
した状態で設定。
ジスタであり、５は部分商生成装置６に入力するデータ
を除数レジスタ１か商レジスタ２かに切り換える除数セ
レクタであり、除算実行時には除数レジスタ１を選択す
る。 (1) 初期設定 ・剰余レジスタ３に２ｎ桁の被除数を右２ビットシフト
した状態で設定。
【００２３】・除数セレクタ５は除数レジスタ１を選
択。 (2) 減算処理 ・剰余シフタ６０は入力された被除数データを左２ビッ
トシフト。
択。 (2) 減算処理 ・剰余シフタ６０は入力された被除数データを左２ビッ
トシフト。
【００２４】・除数シフタa６１aは除数データを左１ビ
ットシフト（２倍）。 ・除数シフタb６１bは除数データを通過。
ットシフト（２倍）。 ・除数シフタb６１bは除数データを通過。
【００２５】・３つの減算装置６２,６３,６４におい
て、A-BまたはA-B-Cの減算を実行。 (3) 商、剰余決定 ・商決定装置６５において、３つの減算装置６２,６３,
６４のキャリ出力C0,C1,C2から（表１）に従って、商２
ビットを決定するとともに剰余セレクタ６６の出力を決
定し、それぞれ商レジスタ２,剰余レジスタ３にラッ
チ。 (2),(3)動作をｎ回繰り返して２ｎビットの商及び剰余
を算出する。
て、A-BまたはA-B-Cの減算を実行。 (3) 商、剰余決定 ・商決定装置６５において、３つの減算装置６２,６３,
６４のキャリ出力C0,C1,C2から（表１）に従って、商２
ビットを決定するとともに剰余セレクタ６６の出力を決
定し、それぞれ商レジスタ２,剰余レジスタ３にラッ
チ。 (2),(3)動作をｎ回繰り返して２ｎビットの商及び剰余
を算出する。
【００２６】以上の様に本実施例の開平装置は、２ビッ
ト処理型除算装置にわずかなハードウェアを追加しただ
けで、通常の除算処理と同様にして２ビットずつ平方根
が算出でき、ハードウェア資源を有効に利用できる。
ト処理型除算装置にわずかなハードウェアを追加しただ
けで、通常の除算処理と同様にして２ビットずつ平方根
が算出でき、ハードウェア資源を有効に利用できる。
【００２７】
【発明の効果】以上説明したように本発明によれば、数
値演算で多用されかつ性能に大きな影響を与える開平演
算を小規模な装置構成でかつ高速に実行でき、その実用
的効果は極めて大きい。
値演算で多用されかつ性能に大きな影響を与える開平演
算を小規模な装置構成でかつ高速に実行でき、その実用
的効果は極めて大きい。
【図１】本発明の一実施例における開平装置の構成図
【図２】同開平装置の詳細な構成図
【図３】本発明の他の実施例における開平装置の構成図
【図４】本発明の開平装置のアルゴリズムの説明図
【図５】従来の開平装置のアルゴリズムの説明図
【図６】従来の開平装置の構成図
１ 除数レジスタ ２ 商レジスタ ３ 剰余レジスタ ４ 開平定数発生装置 ５ 除数セレクタ ６ 部分商生成装置 ６０ 剰余シフタ ６１a 除数シフタa ６１b 除数シフタb ６２ 減算装置 ６３ ２倍値減算装置 ６４ ３倍値減算装置 ６５ 商決定装置 ６６ 剰余セレクタ
Claims (1)
- 【請求項１】 被開平数を上位側から所定の桁数ごとに
区切り、各区切りごとに、被除数を作成するとともに予
め定められた複数個の開平定数を用いて除数を作成して
除算を行い、それらの結果に基づき下位側に向かって各
区切りごとに順次平方根を求める開平装置であって、 最上位の区切りの除算を行うときには対応する被開平数
の値を保持し、それより下位の区切りの除算を行うとき
には、直前の上位の区切りにおいて算出されている剰余
を保持する剰余レジスタと、 除数を作成するために複数の異なる開平定数を発生させ
る開平定数発生手段と、 前記剰余レジスタから入力をうけ、最上位の区切りの除
算を行うときには剰余レジスタの値を被除数とし、かつ
それより下位の区切りの除算を行うときには剰余レジス
タの値と該当する区切りの被開平数の値とから被除数を
生成する剰余シフタと、最上位の区切りの除算を行うと
きには前記開平定数発生装置からの開平定数の値を除数
とし、かつそれより下位の区切りの除算を行うときには
既に部分的に算出されている平方根と開平定数発生装置
から発生される複数の定数とから除数を生成する複数の
除数シフタと、複数の除数ごとに別個に割り当てられ、
剰余シフタと除数シフタの出力とから除算を行う複数の
除算装置と、各除算装置における除算の成立状況から、
予め定められた複数個の部分的な平方根のうちの一つを
選択して出力する商決定装置と、前記剰余レジスタに除
算の成立した除算装置の剰余を剰余レジスタに出力する
ための剰余セレクタとを有する部分商生成装置と、 前記商決定装置からの出力を保持し、除数シフタへ出力
を行う商レジスタとを有する開平装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5769492A JP2803442B2 (ja) | 1992-03-16 | 1992-03-16 | 開平装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5769492A JP2803442B2 (ja) | 1992-03-16 | 1992-03-16 | 開平装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05257651A JPH05257651A (ja) | 1993-10-08 |
| JP2803442B2 true JP2803442B2 (ja) | 1998-09-24 |
Family
ID=13063055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5769492A Expired - Fee Related JP2803442B2 (ja) | 1992-03-16 | 1992-03-16 | 開平装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803442B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6820107B1 (en) | 1997-05-08 | 2004-11-16 | Renesas Technology Corporation | Square root extraction circuit and floating-point square root extraction device |
-
1992
- 1992-03-16 JP JP5769492A patent/JP2803442B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05257651A (ja) | 1993-10-08 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980616 |
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