JP5225115B2 - Naf変換装置 - Google Patents
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Description
2…更新手段;
3…w−1ビットシフトレジスタ;
4…1ビット記憶手段
Claims (7)
- 2進表現された整数をw−NAF表現された冗長2進表現に変換するNAF変換装置であって、
前記2進表現された整数を下位から1ビットずつ受け付ける受付手段と、
1ビットで表現される状態の値を記憶する記憶手段と、
w−1ビットで表現される状態の値を記憶するシフトレジスタと、
前記受付手段が受け付けた1ビットの値と、前記記憶手段の状態の値と、前記w−1ビットのシフトレジスタの状態の値を参照し、次の時刻における前記記憶手段の状態と前記w−1ビットのシフトレジスタの状態とを決定し、現時刻におけるwビットのパラレル出力を決定する更新手段と、
を具備することを特徴とするNAF変換装置。 - 前記更新手段は、
前記次の時刻における前記記憶手段の状態を、
前記現時刻における前記w−1ビットのシフトレジスタの最下位ビットが1のときは、前記シリアル入力から入力された1ビットと前記現時刻の記憶手段の状態との和の下位1ビットとし、前記現時刻における前記w−1ビットのシフトレジスタの最上位ビットが0のときは、前記和の上位1ビットとし、
前記次の時刻における前記w−1ビットのシフトレジスタの状態を、
前記現時刻における前記w−1ビットのシフトレジスタの最下位ビットが1のときは、w−1ビットの0とし、前記現時刻における前記w−1ビットのシフトレジスタの最下位ビットが0のときは、前記現時刻における該シフトレジスタを下位に向けて1ビットシフトし、該和の下位ビットを最上位ビットとしたw−1ビットの値とし、
前記現時刻におけるパラレル出力を、
前記和の下位ビットを最上位ビットとし、下位w−1ビットが前記w−1ビットのシフトレジスタの値とすることを特徴とする請求項1記載のNAF変換装置。 - 前記w−1シフトレジスタの最下位ビットに代えて、下位(w−k)ビットを使い、該パラレル出力の上位kビットを出力とすることを特徴とする請求項1又は2記載のNAF変換装置。
- CPUパワーおよびメモリ量を含む使用可能なリソースに応じた小さな値に前記kを設定することを特徴とする請求項3記載のNAF変換装置。
- NAF変換の途中でkの値を2からwの間で変化させることを特徴とする請求項3記載のNAF変換装置。
- 前記1ビットの記憶手段、前記w−1ビットのシフトレジスタ、前記更新手段が同期回路であることを特徴とする請求項1乃至5のいずれかに記載のNAF変換装置。
- 前記1ビットの記憶手段、前記w−1ビットのシフトレジスタ、前記更新手段が非同期回路であることを特徴とする請求項1乃至5のいずれかに記載のNAF変換装置。
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