JP2705640B2 - 積和演算器 - Google Patents
積和演算器Info
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- JP2705640B2 JP2705640B2 JP7131048A JP13104895A JP2705640B2 JP 2705640 B2 JP2705640 B2 JP 2705640B2 JP 7131048 A JP7131048 A JP 7131048A JP 13104895 A JP13104895 A JP 13104895A JP 2705640 B2 JP2705640 B2 JP 2705640B2
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Description
【０００１】
【産業上の利用分野】本発明は、積和演算器に関し、特
にブースの方法により符号付き乗算，符号なし乗算，お
よび符号付き固定小数点積和演算（乗算および加算）を
行う積和演算器に関する。なお、本願明細書では、適
宜、符号付き乗算および符号付き固定小数点積和演算を
「符号付き演算」といい、符号なし乗算を「符号なし演
算」という。
にブースの方法により符号付き乗算，符号なし乗算，お
よび符号付き固定小数点積和演算（乗算および加算）を
行う積和演算器に関する。なお、本願明細書では、適
宜、符号付き乗算および符号付き固定小数点積和演算を
「符号付き演算」といい、符号なし乗算を「符号なし演
算」という。
【０００２】
【従来の技術】以前より、パーソナル・コンピュータや
エンジニアリング・ワークステーション等に採用される
汎用マイクロプロセッサは、符号付き乗算を行うための
符号付き乗算命令と符号なし乗算を行うための符号なし
乗算命令とを命令セットに備えていた。
エンジニアリング・ワークステーション等に採用される
汎用マイクロプロセッサは、符号付き乗算を行うための
符号付き乗算命令と符号なし乗算を行うための符号なし
乗算命令とを命令セットに備えていた。
【０００３】ところで、近年、音声，オーディオまたは
画像の圧縮および伸長等のために、いわゆるディジタル
信号処理を高速に行う必要が生じてきた。
画像の圧縮および伸長等のために、いわゆるディジタル
信号処理を高速に行う必要が生じてきた。
【０００４】したがって、最近のマイクロプロセッサで
は、上述の既存の命令セット（符号付き／符号なし乗算
命令を備えた命令セット）に加えて、ディジタル信号処
理で頻繁に用いられる符号付き固定小数点積和演算を行
うための符号付き固定小数点積和演算命令が命令セット
に追加されることが一般的になりつつある。
は、上述の既存の命令セット（符号付き／符号なし乗算
命令を備えた命令セット）に加えて、ディジタル信号処
理で頻繁に用いられる符号付き固定小数点積和演算を行
うための符号付き固定小数点積和演算命令が命令セット
に追加されることが一般的になりつつある。
【０００５】このように、マイクロプロセッサの命令セ
ットに符号付き固定小数点積和演算命令を追加すること
により、次のような利点が生じる。すなわち、従来であ
れば、符号付き乗算命令および符号付き加算命令の２命
令で行われていた処理が、符号付き固定小数点積和演算
命令だけで（すなわち、１命令で）行えるようになるた
め、デジタル信号処理を大幅に高速化することができ
る。
ットに符号付き固定小数点積和演算命令を追加すること
により、次のような利点が生じる。すなわち、従来であ
れば、符号付き乗算命令および符号付き加算命令の２命
令で行われていた処理が、符号付き固定小数点積和演算
命令だけで（すなわち、１命令で）行えるようになるた
め、デジタル信号処理を大幅に高速化することができ
る。
【０００６】本発明は、このようなマイクロプロセッサ
（ディジタル信号処理性能を強化したマイクロプロセッ
サ）に内蔵される積和演算器（符号付き／符号なし乗算
機能に加え符号付き固定小数点積和演算機能を持つ積和
演算器）を対象とするものである。
（ディジタル信号処理性能を強化したマイクロプロセッ
サ）に内蔵される積和演算器（符号付き／符号なし乗算
機能に加え符号付き固定小数点積和演算機能を持つ積和
演算器）を対象とするものである。
【０００７】ここで、本発明で対象とする積和演算器に
は、ｎビット長（ｎは正の偶数。例えば１６または３
２）の被乗数Ｘと、同じくｎビット長の乗数Ｙと、同じ
くｎビット長の加算値Ｚとが入力されるものとする。
は、ｎビット長（ｎは正の偶数。例えば１６または３
２）の被乗数Ｘと、同じくｎビット長の乗数Ｙと、同じ
くｎビット長の加算値Ｚとが入力されるものとする。
【０００８】この種の積和演算器では、次のおよび
に示すような処理が必要になる。
に示すような処理が必要になる。
【０００９】 符号付き乗算実行時（符号付き乗算命
令の実行時）または符号なし乗算実行時（符号なし乗算
命令の実行時）には、ＸとＹとの符号付き乗算または符
号なし乗算を行って２ｎビット長の結果Ｒを出力する。
令の実行時）または符号なし乗算実行時（符号なし乗算
命令の実行時）には、ＸとＹとの符号付き乗算または符
号なし乗算を行って２ｎビット長の結果Ｒを出力する。
【００１０】 符号付き固定小数点積和演算実行時に
は、ＸとＹとの符号付き乗算を行って２ｎビット長の中
間結果を得て、その中間結果の上位側ｎビットに加算値
Ｚを符号付き加算して（２ｎ＋１）ビット長の結果Ｒを
出力する。なお、本発明で対象とする積和演算器で採用
される固定小数点数表現は、最上位ビット側に小数点を
固定する表現であるものとする。
は、ＸとＹとの符号付き乗算を行って２ｎビット長の中
間結果を得て、その中間結果の上位側ｎビットに加算値
Ｚを符号付き加算して（２ｎ＋１）ビット長の結果Ｒを
出力する。なお、本発明で対象とする積和演算器で採用
される固定小数点数表現は、最上位ビット側に小数点を
固定する表現であるものとする。
【００１１】従来、上述のような処理（機能）を実現す
る積和演算器としては、特開平４−２５２３２２号公報
（積和演算方法及びその装置）等に開示されている積和
演算器（当該公報では積和演算装置と表現されている）
が存在した。
る積和演算器としては、特開平４−２５２３２２号公報
（積和演算方法及びその装置）等に開示されている積和
演算器（当該公報では積和演算装置と表現されている）
が存在した。
【００１２】以下に、当該公報に記載されている積和演
算器について、図３を使用して説明する。
算器について、図３を使用して説明する。
【００１３】図３に示す積和演算器（当該公報に記載さ
れた積和演算器の一例）は、第１のビット幅拡張器１０
１と、第２のビット幅拡張器１０２と、ブースのデコー
ダ１０３と、（ｋ＋１）入力加算器ツリー１０４とを含
んで構成されている（ｋの値については後述する）。
れた積和演算器の一例）は、第１のビット幅拡張器１０
１と、第２のビット幅拡張器１０２と、ブースのデコー
ダ１０３と、（ｋ＋１）入力加算器ツリー１０４とを含
んで構成されている（ｋの値については後述する）。
【００１４】この積和演算器は、ブースのデコーダ１０
３を用いて符号付き乗算を行っている。ブースのデコー
ダの構成手法は、ウェステ（Ｎｅｉｌ Ｈ．Ｅ．Ｗｅｓ
ｔｅ）らによる「プリンシプルズ・オブ・シーモス・ブ
イエルエスアイ・デザイン，ア・システムズ・パースペ
クティブ，セカンド・エディション（ＰＲＩＮＣＩＰＬ
ＥＳ ＯＦ ＣＭＯＳ ＶＬＳＩ ＤＥＳＩＧＮ，Ａ
Ｓｙｓｔｅｍｓ Ｐｅｒｓｐｅｃｔｉｖｅ，Ｓｅｃｏｎ
ｄ Ｅｄｉｔｉｏｎ），Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ
Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ，ＩＳＢＮ
０−２０１−５３３７６−６，第５４７〜５５５頁」に
示されている。
３を用いて符号付き乗算を行っている。ブースのデコー
ダの構成手法は、ウェステ（Ｎｅｉｌ Ｈ．Ｅ．Ｗｅｓ
ｔｅ）らによる「プリンシプルズ・オブ・シーモス・ブ
イエルエスアイ・デザイン，ア・システムズ・パースペ
クティブ，セカンド・エディション（ＰＲＩＮＣＩＰＬ
ＥＳ ＯＦ ＣＭＯＳ ＶＬＳＩ ＤＥＳＩＧＮ，Ａ
Ｓｙｓｔｅｍｓ Ｐｅｒｓｐｅｃｔｉｖｅ，Ｓｅｃｏｎ
ｄ Ｅｄｉｔｉｏｎ），Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ
Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ，ＩＳＢＮ
０−２０１−５３３７６−６，第５４７〜５５５頁」に
示されている。
【００１５】ここで、ブースのデコーダについての基本
的な考え方を説明する（この考え方における各式は、後
述する本発明の実施例の説明においても引用する）。
的な考え方を説明する（この考え方における各式は、後
述する本発明の実施例の説明においても引用する）。
【００１６】今、符号付きｍビット長（ｍは自然数）の
被乗数Ｘ′と符号付きｍビット長の乗数Ｙ′の積Ｐ′
（Ｐ′＝Ｘ′×Ｙ′）を求めたいとする。
被乗数Ｘ′と符号付きｍビット長の乗数Ｙ′の積Ｐ′
（Ｐ′＝Ｘ′×Ｙ′）を求めたいとする。
【００１７】乗数Ｙ′の各ビットをｙi ′（ｉは０≦ｉ
＜ｍを満たす整数）で示し、 ｊ＝［ｍ／２＋０．５］ （［ ］はガウス記号） （１） と置けば、Ｙ′は次のように書き換えることができる。
＜ｍを満たす整数）で示し、 ｊ＝［ｍ／２＋０．５］ （［ ］はガウス記号） （１） と置けば、Ｙ′は次のように書き換えることができる。
【００１８】 ｍが偶数の場合
【００１９】
【数１】
【００２０】 ｍが奇数の場合
【００２１】
【数２】
【００２２】式（３）または式（６）で定義される
Ｙi ′は、Ｙ′の各ビット（ｙ′-1およびｙ′-2を含
む）のうちの３つのビットの組み合わせによって、−
２，−１，０，１，および２のいずれかの値をとる。
Ｙi ′は、Ｙ′の各ビット（ｙ′-1およびｙ′-2を含
む）のうちの３つのビットの組み合わせによって、−
２，−１，０，１，および２のいずれかの値をとる。
【００２３】求めたい積Ｐ′は、次のように表される。
【００２４】
【数３】
【００２５】したがって、ｊ個の（ｍ＋１）ビット長の
部分積 Ｐi ′＝Ｘ×Ｙi ′ （９） を生成し（先述のようにｉは０≦ｉ＜ｍを満たす整数で
あるが、ここでは０≦ｉ＜ｊとなる）、ｊ入力加算器ツ
リーでそれらの部分積Ｐi ′を加算すれば積Ｐ′が得ら
れる。
部分積 Ｐi ′＝Ｘ×Ｙi ′ （９） を生成し（先述のようにｉは０≦ｉ＜ｍを満たす整数で
あるが、ここでは０≦ｉ＜ｊとなる）、ｊ入力加算器ツ
リーでそれらの部分積Ｐi ′を加算すれば積Ｐ′が得ら
れる。
【００２６】ブースのデコーダは、上述のｊ個の（ｍ＋
１）ビット長の部分積Ｐi ′を生成するデコーダであ
る。
１）ビット長の部分積Ｐi ′を生成するデコーダであ
る。
【００２７】次に、このようなブースのデコーダ（ブー
スのデコーダ１０３）を有する図３に示す積和演算器の
動作について説明する。
スのデコーダ１０３）を有する図３に示す積和演算器の
動作について説明する。
【００２８】第１に、符号なし乗算実行時の動作につい
て説明する。
て説明する。
【００２９】第１のビット幅拡張器１０１は、符号なし
ｎビット長の被乗数Ｘを入力し、符号切替えビット（符
号付き演算を行うか符号なし演算を行うかを示す１ビッ
ト長の情報。この場合には符号なし演算を行う旨を示し
ている）を参照して被乗数Ｘの上位１ビットの０拡張を
行う。
ｎビット長の被乗数Ｘを入力し、符号切替えビット（符
号付き演算を行うか符号なし演算を行うかを示す１ビッ
ト長の情報。この場合には符号なし演算を行う旨を示し
ている）を参照して被乗数Ｘの上位１ビットの０拡張を
行う。
【００３０】第２のビット幅拡張器１０２は、符号なし
ｎビット長の乗数Ｙを入力し、符号なし演算を行う旨を
示す符号切替えビットを参照して乗数Ｙの上位１ビット
の０拡張を行う。
ｎビット長の乗数Ｙを入力し、符号なし演算を行う旨を
示す符号切替えビットを参照して乗数Ｙの上位１ビット
の０拡張を行う。
【００３１】ブースのデコーダ１０３は、第１のビット
幅拡張器１０１の出力と第２のビット幅拡張器１０２の
出力とを入力し、第１の部分積生成器〜第ｋの部分積生
成器により第１の部分積〜第ｋの部分積を生成する（ブ
ースのデコーダ１０３は、符号なし演算時であっても、
第１のビット幅拡張器１０１の出力および第２のビット
幅拡張器１０２の出力を符号付き数として扱って処理を
行う）。この場合の部分積の個数のｋは、式（１）でｍ
＝ｎ＋１としたときのｊの値であり、ｋ＝［（ｎ＋１）
／２＋０．５］となる。また、（ｎ＋１）は奇数である
ので、部分積を求めるためには式（６）で表される
Ｙi ′が使用される。
幅拡張器１０１の出力と第２のビット幅拡張器１０２の
出力とを入力し、第１の部分積生成器〜第ｋの部分積生
成器により第１の部分積〜第ｋの部分積を生成する（ブ
ースのデコーダ１０３は、符号なし演算時であっても、
第１のビット幅拡張器１０１の出力および第２のビット
幅拡張器１０２の出力を符号付き数として扱って処理を
行う）。この場合の部分積の個数のｋは、式（１）でｍ
＝ｎ＋１としたときのｊの値であり、ｋ＝［（ｎ＋１）
／２＋０．５］となる。また、（ｎ＋１）は奇数である
ので、部分積を求めるためには式（６）で表される
Ｙi ′が使用される。
【００３２】（ｋ＋１）入力加算器ツリー１０４は、０
を示す加算値Ｚとともにｋ個の部分積（ブースのデコー
ダ１０３内の第１の部分積生成器〜第ｋの部分積生成器
によって生成される部分積）を入力し（（ｋ＋１）個、
すなわち［（ｎ＋１）／２＋０．５］＋１の個数の数値
を入力する）、ＸとＹとの乗算結果を示す結果Ｒを出力
する。
を示す加算値Ｚとともにｋ個の部分積（ブースのデコー
ダ１０３内の第１の部分積生成器〜第ｋの部分積生成器
によって生成される部分積）を入力し（（ｋ＋１）個、
すなわち［（ｎ＋１）／２＋０．５］＋１の個数の数値
を入力する）、ＸとＹとの乗算結果を示す結果Ｒを出力
する。
【００３３】第２に、符号付き固定小数点積和演算実行
時の動作について説明する。
時の動作について説明する。
【００３４】第１のビット幅拡張器１０１は、符号付き
ｎビット長の被乗数Ｘを入力し、符号付き演算を行う旨
を示す符号切替えビットを参照して被乗数Ｘの上位１ビ
ットの符号拡張を行う。
ｎビット長の被乗数Ｘを入力し、符号付き演算を行う旨
を示す符号切替えビットを参照して被乗数Ｘの上位１ビ
ットの符号拡張を行う。
【００３５】第２のビット幅拡張器１０２は、符号付き
ｎビット長の乗数Ｙを入力し、符号付き演算を行う旨を
示す符号切替えビットを参照して乗数Ｙの上位１ビット
の符号拡張を行う。
ｎビット長の乗数Ｙを入力し、符号付き演算を行う旨を
示す符号切替えビットを参照して乗数Ｙの上位１ビット
の符号拡張を行う。
【００３６】ブースのデコーダ１０３は、第１のビット
幅拡張器１０１の出力と第２のビット幅拡張器１０２の
出力とを入力し、第１の部分積生成器〜第ｋの部分積生
成器により第１の部分積〜第ｋの部分積を生成する。こ
の場合の部分積の個数のｋは、式（１）でｍ＝ｎ＋１と
したときのｊの値であり、ｋ＝［（ｎ＋１）／２＋０．
５］となる。また、（ｎ＋１）は奇数であるので、部分
積を求めるためには式（６）で表されるＹi ′が使用さ
れる。
幅拡張器１０１の出力と第２のビット幅拡張器１０２の
出力とを入力し、第１の部分積生成器〜第ｋの部分積生
成器により第１の部分積〜第ｋの部分積を生成する。こ
の場合の部分積の個数のｋは、式（１）でｍ＝ｎ＋１と
したときのｊの値であり、ｋ＝［（ｎ＋１）／２＋０．
５］となる。また、（ｎ＋１）は奇数であるので、部分
積を求めるためには式（６）で表されるＹi ′が使用さ
れる。
【００３７】（ｋ＋１）入力加算器ツリー１０４は、符
号付きｎビット長の加算値Ｚとともにｋ個の部分積を入
力し（（ｋ＋１）個、すなわち［（ｎ＋１）／２＋０．
５］＋１の個数の数値を入力する）、ＸとＹとの乗算結
果に対するＺの加算結果を示す結果Ｒを出力する。
号付きｎビット長の加算値Ｚとともにｋ個の部分積を入
力し（（ｋ＋１）個、すなわち［（ｎ＋１）／２＋０．
５］＋１の個数の数値を入力する）、ＸとＹとの乗算結
果に対するＺの加算結果を示す結果Ｒを出力する。
【００３８】なお、符号付き乗算実行時には、加算値Ｚ
として０が入力された上で、符号付き固定小数点積和演
算実行時の動作が行われる。
として０が入力された上で、符号付き固定小数点積和演
算実行時の動作が行われる。
【００３９】このような積和演算器（特開平４−２５２
３３２号公報に記載されている積和演算器）は、以上の
ように、部分積の加算処理において加算値Ｚの加算も同
時に行っているので、それ以前の積和演算器に比べて積
和演算の高速化を図ることができる（当該公報中の段落
７参照）。
３３２号公報に記載されている積和演算器）は、以上の
ように、部分積の加算処理において加算値Ｚの加算も同
時に行っているので、それ以前の積和演算器に比べて積
和演算の高速化を図ることができる（当該公報中の段落
７参照）。
【００４０】
【発明が解決しようとする課題】上述した従来の積和演
算器によれば、符号付き演算時にも符号なし演算時に
も、ブースのデコーダ（図３においてはブースのデコー
ダ１０３）によって生成される部分積の個数に１を加算
した個数（図３においては、（ｋ＋１）、すなわち
［（ｎ＋１）／２＋０．５］＋１）の入力数の加算器ツ
リーを用意する必要がある。加算器ツリーの入力数が多
くなると、当該加算器ツリーの構成が複雑になり、ハー
ドウェア量の増大および演算の遅延が生じ得るという問
題点がある。
算器によれば、符号付き演算時にも符号なし演算時に
も、ブースのデコーダ（図３においてはブースのデコー
ダ１０３）によって生成される部分積の個数に１を加算
した個数（図３においては、（ｋ＋１）、すなわち
［（ｎ＋１）／２＋０．５］＋１）の入力数の加算器ツ
リーを用意する必要がある。加算器ツリーの入力数が多
くなると、当該加算器ツリーの構成が複雑になり、ハー
ドウェア量の増大および演算の遅延が生じ得るという問
題点がある。
【００４１】例えば、図３に示す積和演算器でｎ＝１６
の場合を考えると、ｋ＋１＝［（１６＋１）／２＋０．
５］＋１＝１０となり、１０入力加算器ツリーを用意す
る必要がある。「ワラスの方法」としてよく知られてい
る加算器ツリーの構成手法（アイ・イー・イー・イー・
トランザクションズ・オン・コンピュータズ（ＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒ
ｓ）第ＥＣ−１３巻第１号（１９６４年２月）第１４〜
１７頁に掲載されたＣ．Ｓ．Ｗａｌｌａｃｅによる論文
“Ａ ｓｕｇｇｅｓｔｉｏｎ ｆｏｒ ｐａｒａｌｌｅ
ｌ ｍｕｌｔｉｐｌｉｅｒｓ”に示された加算器ツリー
の構成手法）によれば、１０入力加算器ツリーを構成す
るためには、５段のＣＳＡ（Ｃａｒｒｙ Ｓａｖｅ Ａ
ｄｄｅｒ。キャリセーブ加算器）と１個のキャリ伝播加
算器とが必要になる。これに対して、入力数を１だけ減
じた９入力加算器ツリーを構成する際には、４段のＣＳ
Ａと１個のキャリ伝播加算器とですむことになる。な
お、図４は、上述の加算器ツリーの構成手法における
「加算器ツリーの入力数（ｋ′）とＣＳＡの段数との関
係」を示す図である。
の場合を考えると、ｋ＋１＝［（１６＋１）／２＋０．
５］＋１＝１０となり、１０入力加算器ツリーを用意す
る必要がある。「ワラスの方法」としてよく知られてい
る加算器ツリーの構成手法（アイ・イー・イー・イー・
トランザクションズ・オン・コンピュータズ（ＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒ
ｓ）第ＥＣ−１３巻第１号（１９６４年２月）第１４〜
１７頁に掲載されたＣ．Ｓ．Ｗａｌｌａｃｅによる論文
“Ａ ｓｕｇｇｅｓｔｉｏｎ ｆｏｒ ｐａｒａｌｌｅ
ｌ ｍｕｌｔｉｐｌｉｅｒｓ”に示された加算器ツリー
の構成手法）によれば、１０入力加算器ツリーを構成す
るためには、５段のＣＳＡ（Ｃａｒｒｙ Ｓａｖｅ Ａ
ｄｄｅｒ。キャリセーブ加算器）と１個のキャリ伝播加
算器とが必要になる。これに対して、入力数を１だけ減
じた９入力加算器ツリーを構成する際には、４段のＣＳ
Ａと１個のキャリ伝播加算器とですむことになる。な
お、図４は、上述の加算器ツリーの構成手法における
「加算器ツリーの入力数（ｋ′）とＣＳＡの段数との関
係」を示す図である。
【００４２】加算器ツリーの入力数の増加とＣＳＡの段
数の増大とは、常に連動するわけではないが（図４参
照）、いずれにしても加算器ツリーの入力数の増加はそ
の加算器ツリーの構成の複雑化や演算の遅延を招き、ハ
ードウェア量の削減および積和演算の高速化の障害にな
るという問題点を生ぜしめていた。
数の増大とは、常に連動するわけではないが（図４参
照）、いずれにしても加算器ツリーの入力数の増加はそ
の加算器ツリーの構成の複雑化や演算の遅延を招き、ハ
ードウェア量の削減および積和演算の高速化の障害にな
るという問題点を生ぜしめていた。
【００４３】本発明の目的は、上述の点に鑑み、乗数の
符号拡張の方法を工夫すること等により、加算器ツリー
への入力数を削減することができ、ハードウェア量が少
なくてすみ（例えば、加算器ツリーのＣＳＡの段数を削
減する可能性が生じる）、高速に動作しうる積和演算器
を提供することにある。
符号拡張の方法を工夫すること等により、加算器ツリー
への入力数を削減することができ、ハードウェア量が少
なくてすみ（例えば、加算器ツリーのＣＳＡの段数を削
減する可能性が生じる）、高速に動作しうる積和演算器
を提供することにある。
【００４４】
【課題を解決するための手段】本発明の積和演算器は、
ｎビット長の２進数に関する符号付き乗算機能，符号な
し乗算機能，および符号付き固定小数点積和演算機能を
持つ積和演算器において、ｎビット長の被乗数に対し、
符号なし演算時には１ビットの０拡張を行い、符号付き
演算時には１ビットの符号拡張を行うビット幅拡張器
と、ｎビット長の乗数に対し２ビットの０拡張を行う０
拡張器と、ｎビット長の加算値に対し１ビットの符号拡
張を行う符号拡張器と、前記０拡張器の出力を切出し開
始位置を最上位ビットから２ビットずつ下位ビットに移
動しながら３ビット単位で切り出した値と前記ビット幅
拡張器の出力とを第１の部分積生成器〜第（ｋ−１）の
部分積生成器および第ｋの部分積生成器に供給して第１
の部分積〜第（ｋ−１）の部分積および第ｋの部分積を
生成するブースのデコーダと、符号なし演算時には前記
ブースのデコーダによって生成された第ｋの部分積を選
択し、符号付き演算時には前記符号拡張器の出力を選択
するセレクタと、前記ブースのデコーダによって生成さ
れた第１の部分積〜第（ｋ−１）の部分積と前記セレク
タの出力とを加算するｋ入力加算器ツリーとを有する。
ｎビット長の２進数に関する符号付き乗算機能，符号な
し乗算機能，および符号付き固定小数点積和演算機能を
持つ積和演算器において、ｎビット長の被乗数に対し、
符号なし演算時には１ビットの０拡張を行い、符号付き
演算時には１ビットの符号拡張を行うビット幅拡張器
と、ｎビット長の乗数に対し２ビットの０拡張を行う０
拡張器と、ｎビット長の加算値に対し１ビットの符号拡
張を行う符号拡張器と、前記０拡張器の出力を切出し開
始位置を最上位ビットから２ビットずつ下位ビットに移
動しながら３ビット単位で切り出した値と前記ビット幅
拡張器の出力とを第１の部分積生成器〜第（ｋ−１）の
部分積生成器および第ｋの部分積生成器に供給して第１
の部分積〜第（ｋ−１）の部分積および第ｋの部分積を
生成するブースのデコーダと、符号なし演算時には前記
ブースのデコーダによって生成された第ｋの部分積を選
択し、符号付き演算時には前記符号拡張器の出力を選択
するセレクタと、前記ブースのデコーダによって生成さ
れた第１の部分積〜第（ｋ−１）の部分積と前記セレク
タの出力とを加算するｋ入力加算器ツリーとを有する。
【００４５】
【作用】本発明の積和演算器では、ビット幅拡張器がｎ
ビット長の被乗数に対し符号なし演算時には１ビットの
０拡張を行い符号付き演算時には１ビットの符号拡張を
行い、０拡張器がｎビット長の乗数に対し２ビットの０
拡張を行い、符号拡張器がｎビット長の加算値に対し１
ビットの符号拡張を行い、ブースのデコーダが０拡張器
の出力を切出し開始位置を最上位ビットから２ビットず
つ下位ビットに移動しながら３ビット単位で切り出した
値とビット幅拡張器の出力とを第１の部分積生成器〜第
（ｋ−１）の部分積生成器および第ｋの部分積生成器に
供給して第１の部分積〜第（ｋ−１）の部分積および第
ｋの部分積を生成し、セレクタが符号なし演算時にはブ
ースのデコーダによって生成された第ｋの部分積を選択
し符号付き演算時には符号拡張器の出力を選択し、ｋ入
力加算器ツリーがブースのデコーダによって生成された
第１の部分積〜第（ｋ−１）の部分積とセレクタの出力
とを加算する。
ビット長の被乗数に対し符号なし演算時には１ビットの
０拡張を行い符号付き演算時には１ビットの符号拡張を
行い、０拡張器がｎビット長の乗数に対し２ビットの０
拡張を行い、符号拡張器がｎビット長の加算値に対し１
ビットの符号拡張を行い、ブースのデコーダが０拡張器
の出力を切出し開始位置を最上位ビットから２ビットず
つ下位ビットに移動しながら３ビット単位で切り出した
値とビット幅拡張器の出力とを第１の部分積生成器〜第
（ｋ−１）の部分積生成器および第ｋの部分積生成器に
供給して第１の部分積〜第（ｋ−１）の部分積および第
ｋの部分積を生成し、セレクタが符号なし演算時にはブ
ースのデコーダによって生成された第ｋの部分積を選択
し符号付き演算時には符号拡張器の出力を選択し、ｋ入
力加算器ツリーがブースのデコーダによって生成された
第１の部分積〜第（ｋ−１）の部分積とセレクタの出力
とを加算する。
【００４６】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【００４７】図１は、本発明の積和演算器の一実施例の
構成を示すブロック図である。
構成を示すブロック図である。
【００４８】本実施例の積和演算器は、ｎビット長の被
乗数Ｘを入力するビット幅拡張器１と、ｎビット長の乗
数Ｙを入力する０拡張器２と、ｎビット長の加算値Ｚを
入力する符号拡張器３と、ブースのデコーダ４と、セレ
クタ５と、結果Ｒを出力するｋ入力加算器ツリー６とを
含んで構成されている。なお、先にも述べたように、ｎ
は正の偶数であり、例えば１６（請求項４参照）や３２
（請求項５参照）という値が考えられる（他に、ｎ＝６
４も一般的である）。
乗数Ｘを入力するビット幅拡張器１と、ｎビット長の乗
数Ｙを入力する０拡張器２と、ｎビット長の加算値Ｚを
入力する符号拡張器３と、ブースのデコーダ４と、セレ
クタ５と、結果Ｒを出力するｋ入力加算器ツリー６とを
含んで構成されている。なお、先にも述べたように、ｎ
は正の偶数であり、例えば１６（請求項４参照）や３２
（請求項５参照）という値が考えられる（他に、ｎ＝６
４も一般的である）。
【００４９】ブースのデコーダ４は、第１の部分積生成
器〜第ｋの部分積生成器を含んで構成されている。
器〜第ｋの部分積生成器を含んで構成されている。
【００５０】図２は、本実施例の積和演算器におけるｋ
入力加算器ツリー６に入力される第１の部分積〜第ｋの
部分積および符号拡張器３の出力のビット開始位置およ
びビット長を示す図である。
入力加算器ツリー６に入力される第１の部分積〜第ｋの
部分積および符号拡張器３の出力のビット開始位置およ
びビット長を示す図である。
【００５１】次に、このように構成された本実施例の積
和演算器の動作について説明する。
和演算器の動作について説明する。
【００５２】第１に、符号なし乗算実行時の動作を説明
する。
する。
【００５３】本実施例の積和演算器は、符号なし乗算実
行時には、符号なしｎビット長の被乗数Ｘと符号なしｎ
ビット長の乗数Ｙとを入力し、結果Ｒ（ＸとＹとの乗算
結果）を出力する。
行時には、符号なしｎビット長の被乗数Ｘと符号なしｎ
ビット長の乗数Ｙとを入力し、結果Ｒ（ＸとＹとの乗算
結果）を出力する。
【００５４】ビット幅拡張器１は、被乗数Ｘを入力し、
符号切替えビット（符号付き演算を行うか符号なし演算
を行うかを示す１ビット長の情報。この場合には符号な
し演算を行う旨を示している）を参照して被乗数Ｘに対
して１ビットの０拡張を行い、その出力をブースのデコ
ーダ４に送る。
符号切替えビット（符号付き演算を行うか符号なし演算
を行うかを示す１ビット長の情報。この場合には符号な
し演算を行う旨を示している）を参照して被乗数Ｘに対
して１ビットの０拡張を行い、その出力をブースのデコ
ーダ４に送る。
【００５５】０拡張器２は、乗数Ｙを入力し、乗数Ｙに
対して２ビットの０拡張を行い、その出力をブースのデ
コーダ４に送る。
対して２ビットの０拡張を行い、その出力をブースのデ
コーダ４に送る。
【００５６】ブースのデコーダ４は、０拡張器２の出力
の最上位ビットから切出し開始位置を２ビットずつ下位
ビットに移動しながら、３ビット長のビット列を切り出
す。このビット列の切出しは、式（１）でｍ＝ｎ＋２と
したときに式（３）によってＹi ′を求めるために必要
な３つのビット（ｙ′(2i+1)，ｙ′2i，およびｙ′(2
i-1)）を切り出して第ｉの部分積生成器（先述のように
ｉは０≦ｉ＜ｍを満たす整数であるが、ここでは０≦ｉ
＜ｋとなる）に供給するために行われる。
の最上位ビットから切出し開始位置を２ビットずつ下位
ビットに移動しながら、３ビット長のビット列を切り出
す。このビット列の切出しは、式（１）でｍ＝ｎ＋２と
したときに式（３）によってＹi ′を求めるために必要
な３つのビット（ｙ′(2i+1)，ｙ′2i，およびｙ′(2
i-1)）を切り出して第ｉの部分積生成器（先述のように
ｉは０≦ｉ＜ｍを満たす整数であるが、ここでは０≦ｉ
＜ｋとなる）に供給するために行われる。
【００５７】ここで、ｎが偶数であるから、ｍもまた偶
数である。また、ブースのデコーダ４によって生成され
る部分積の個数のｋは、式（１）でｍ＝ｎ＋２としたと
きのｊの値に等しい。すなわち、ｋは以下の式（１０）
に示すような値になる。 ｋ＝［（ｎ＋２）／２＋０．５］ （１０）
数である。また、ブースのデコーダ４によって生成され
る部分積の個数のｋは、式（１）でｍ＝ｎ＋２としたと
きのｊの値に等しい。すなわち、ｋは以下の式（１０）
に示すような値になる。 ｋ＝［（ｎ＋２）／２＋０．５］ （１０）
【００５８】ブースのデコーダ４内の第１の部分積生成
器〜第ｋの部分積生成器は、０拡張器２の出力から切り
出された３ビット長のビット列と、ビット幅拡張器１の
出力とを参照し、式（１）でｍ＝ｎ＋２としたときに式
（９）で表される部分積Ｐi′（ｉ＝０〜（ｋ−１））
を生成する。この部分積は、式（３）で分かるように、
ビット幅拡張器１の出力を−２，−１，０，１，または
２倍した値となる。
器〜第ｋの部分積生成器は、０拡張器２の出力から切り
出された３ビット長のビット列と、ビット幅拡張器１の
出力とを参照し、式（１）でｍ＝ｎ＋２としたときに式
（９）で表される部分積Ｐi′（ｉ＝０〜（ｋ−１））
を生成する。この部分積は、式（３）で分かるように、
ビット幅拡張器１の出力を−２，−１，０，１，または
２倍した値となる。
【００５９】なお、ブースのデコーダ４は、符号なし演
算時であっても、ビット幅拡張器１の出力および０拡張
器２の出力を符号付き数として扱って処理を行う。
算時であっても、ビット幅拡張器１の出力および０拡張
器２の出力を符号付き数として扱って処理を行う。
【００６０】セレクタ５は、符号なし演算を行う旨を示
す符号切替えビットを参照し、第ｋの部分積（第ｋの部
分積生成器の出力）と符号拡張器３の出力とのうちから
第ｋの部分積を選択して出力する。
す符号切替えビットを参照し、第ｋの部分積（第ｋの部
分積生成器の出力）と符号拡張器３の出力とのうちから
第ｋの部分積を選択して出力する。
【００６１】ｋ入力加算器ツリー６は、第１の部分積〜
第（ｋ−１）の部分積（第１の部分積生成器〜第（ｋ−
１）の部分積生成器の出力）およびセレクタ５の出力
（第ｋの部分積生成器の出力）を加算し、結果Ｒとして
被乗数Ｘと乗数Ｙとを符号なし乗算した値を出力する。
第（ｋ−１）の部分積（第１の部分積生成器〜第（ｋ−
１）の部分積生成器の出力）およびセレクタ５の出力
（第ｋの部分積生成器の出力）を加算し、結果Ｒとして
被乗数Ｘと乗数Ｙとを符号なし乗算した値を出力する。
【００６２】第２に、符号付き固定小数点積和演算実行
時の動作を説明する。
時の動作を説明する。
【００６３】本実施例の積和演算器は、符号付き固定小
数点積和演算実行時には、符号付きｎビット長の被乗数
Ｘと符号付きｎビット長の乗数Ｙとを入力し、ＸとＹと
の符号付き乗算を行い２ｎビット長の途中結果を得て、
その途中結果の上位側ｎビットに符号付きｎビット長の
加算値Ｚを加算して（２ｎ＋１）ビット長の結果Ｒを出
力する。なお、上述の「途中結果」は説明の便宜上用い
たものであり、この「途中結果」に該当する値が演算の
途中で実際に生成されるわけではない。
数点積和演算実行時には、符号付きｎビット長の被乗数
Ｘと符号付きｎビット長の乗数Ｙとを入力し、ＸとＹと
の符号付き乗算を行い２ｎビット長の途中結果を得て、
その途中結果の上位側ｎビットに符号付きｎビット長の
加算値Ｚを加算して（２ｎ＋１）ビット長の結果Ｒを出
力する。なお、上述の「途中結果」は説明の便宜上用い
たものであり、この「途中結果」に該当する値が演算の
途中で実際に生成されるわけではない。
【００６４】ビット幅拡張器１は、被乗数Ｘを入力し、
符号付き演算を行う旨を示す符号切替えビットを参照し
て被乗数Ｘに対して１ビットの符号拡張を行い、その出
力をブースのデコーダ４に送る。
符号付き演算を行う旨を示す符号切替えビットを参照し
て被乗数Ｘに対して１ビットの符号拡張を行い、その出
力をブースのデコーダ４に送る。
【００６５】０拡張器２は、乗数Ｙを入力し、乗数Ｙに
対して２ビットの０拡張を行い、その出力をブースのデ
コーダ４に送る。このような０拡張は、符号なし乗算実
行時との処理の整合性のために行われるものである（後
述するように、０拡張された最上位２ビットは当該積和
演算においては使用されない）。このように、０拡張器
２は、符号なし乗算実行時と符号付き固定小数点積和演
算実行時とで同一の処理を行う。
対して２ビットの０拡張を行い、その出力をブースのデ
コーダ４に送る。このような０拡張は、符号なし乗算実
行時との処理の整合性のために行われるものである（後
述するように、０拡張された最上位２ビットは当該積和
演算においては使用されない）。このように、０拡張器
２は、符号なし乗算実行時と符号付き固定小数点積和演
算実行時とで同一の処理を行う。
【００６６】ブースのデコーダ４は、０拡張器２の出力
（（ｎ＋２）ビット長の出力）の最上位２ビットを切り
捨て、第（ｎ−１）ビットから切出し開始位置を２ビッ
トずつ下位ビットに移動しながら、３ビット長のビット
列を切り出す。このビット列の切出しは、式（１）でｍ
＝ｎとしたときに式（３）によってＹi ′を求めるため
に必要な３つのビット（ｙ′(2i+1)，ｙ′2i，および
ｙ′(2i-1)）を切り出して第ｉの部分積生成器（先述の
ようにｉは０≦ｉ＜ｍを満たす整数であるが、ここでは
０≦ｉ＜（ｋ−１）となる）に供給するために行われ
る。すなわち、符号付き固定小数点積和演算実行時に
は、ブースのデコーダ４によって生成される部分積の個
数は（ｋ−１）個であり、この（ｋ−１）は式（１）で
ｍ＝ｎとしたときのｊの値に等しい。
（（ｎ＋２）ビット長の出力）の最上位２ビットを切り
捨て、第（ｎ−１）ビットから切出し開始位置を２ビッ
トずつ下位ビットに移動しながら、３ビット長のビット
列を切り出す。このビット列の切出しは、式（１）でｍ
＝ｎとしたときに式（３）によってＹi ′を求めるため
に必要な３つのビット（ｙ′(2i+1)，ｙ′2i，および
ｙ′(2i-1)）を切り出して第ｉの部分積生成器（先述の
ようにｉは０≦ｉ＜ｍを満たす整数であるが、ここでは
０≦ｉ＜（ｋ−１）となる）に供給するために行われ
る。すなわち、符号付き固定小数点積和演算実行時に
は、ブースのデコーダ４によって生成される部分積の個
数は（ｋ−１）個であり、この（ｋ−１）は式（１）で
ｍ＝ｎとしたときのｊの値に等しい。
【００６７】ブースのデコーダ４内の第１の部分積生成
器〜第（ｋ−１）の部分積生成器は、０拡張器２の出力
から切り出された３ビット長のビット列と、ビット幅拡
張器１の出力とを参照し、式（１）でｍ＝ｎとしたとき
に式（９）で表される部分積Ｐi ′（ｉ＝０〜（ｋ−
２））を生成する。
器〜第（ｋ−１）の部分積生成器は、０拡張器２の出力
から切り出された３ビット長のビット列と、ビット幅拡
張器１の出力とを参照し、式（１）でｍ＝ｎとしたとき
に式（９）で表される部分積Ｐi ′（ｉ＝０〜（ｋ−
２））を生成する。
【００６８】なお、符号なし乗算実行時との整合性をと
るために、０拡張器２の出力の最上位２ビットを切り捨
てることなく、第ｋの部分積生成器によって第ｋの部分
積を生成することも可能である。しかし、この場合に
も、後述のように、この第ｋの部分積は当該積和演算で
使用されることはない。
るために、０拡張器２の出力の最上位２ビットを切り捨
てることなく、第ｋの部分積生成器によって第ｋの部分
積を生成することも可能である。しかし、この場合に
も、後述のように、この第ｋの部分積は当該積和演算で
使用されることはない。
【００６９】一方、符号拡張器３は、加算値Ｚに対する
１ビットの符号拡張を行う。
１ビットの符号拡張を行う。
【００７０】セレクタ５は、符号付き演算を行う旨を示
す符号切替えビットを参照し、第ｋの部分積と符号拡張
器３の出力（符号拡張器３によって符号拡張された加算
値Ｚ）のうちから符号拡張器３の出力を選択して出力す
る。
す符号切替えビットを参照し、第ｋの部分積と符号拡張
器３の出力（符号拡張器３によって符号拡張された加算
値Ｚ）のうちから符号拡張器３の出力を選択して出力す
る。
【００７１】ｋ入力加算器ツリー６は、第１の部分積〜
第（ｋ−１）の部分積（第１の部分積生成器〜第（ｋ−
１）の部分積生成器の出力）およびセレクタ５の出力
（符号拡張された加算値Ｚ）を加算し、結果Ｒとして被
乗数Ｘと乗数Ｙとを符号付き乗算して加算値Ｚを加算し
た値を出力する。
第（ｋ−１）の部分積（第１の部分積生成器〜第（ｋ−
１）の部分積生成器の出力）およびセレクタ５の出力
（符号拡張された加算値Ｚ）を加算し、結果Ｒとして被
乗数Ｘと乗数Ｙとを符号付き乗算して加算値Ｚを加算し
た値を出力する。
【００７２】なお、符号付き乗算実行時（符号付きｎビ
ット長の被乗数Ｘと符号付きｎビット長の乗数Ｙとの乗
算の実行時）には、加算値Ｚとして０が入力された上で
（加算値ＺがＺ＝０と設定されて）、上述の符号付き固
定小数点積和演算実行時の動作が行われ、その符号付き
乗算が実現される（これにより、被乗数Ｘと乗数Ｙとの
間の符号付き乗算結果である結果Ｒが得られる）。
ット長の被乗数Ｘと符号付きｎビット長の乗数Ｙとの乗
算の実行時）には、加算値Ｚとして０が入力された上で
（加算値ＺがＺ＝０と設定されて）、上述の符号付き固
定小数点積和演算実行時の動作が行われ、その符号付き
乗算が実現される（これにより、被乗数Ｘと乗数Ｙとの
間の符号付き乗算結果である結果Ｒが得られる）。
【００７３】次に、図２を参照して、本実施例の積和演
算器の効果について説明する。
算器の効果について説明する。
【００７４】図２は、ｋ入力加算器ツリー６に入力され
る部分積（第１の部分積〜第（ｋ−１）の部分積および
第ｋの部分積）と符号拡張器３の出力（符号拡張器３に
よって符号拡張された加算値Ｚ）のビット開始位置およ
びビット長を示す図である。
る部分積（第１の部分積〜第（ｋ−１）の部分積および
第ｋの部分積）と符号拡張器３の出力（符号拡張器３に
よって符号拡張された加算値Ｚ）のビット開始位置およ
びビット長を示す図である。
【００７５】図２に示すように、本実施例の積和演算器
では、結果Ｒを求めるために、符号なし乗算実行時には
第１の部分積〜第ｋの部分積の合計ｋ個の値を加算すれ
ばよい。また、符号付き固定小数点積和演算実行時（符
号付き乗算実行時を含む）にも、第１の部分積〜第（ｋ
−１）の部分積および符号拡張器３の出力の合計ｋ個の
値を加算すればよい。したがって、加算器ツリーの入力
数としてはｋ入力で充分であること（ｋ入力加算器ツリ
ー６で加算器ツリーを構成すればよいこと）が分かる。
では、結果Ｒを求めるために、符号なし乗算実行時には
第１の部分積〜第ｋの部分積の合計ｋ個の値を加算すれ
ばよい。また、符号付き固定小数点積和演算実行時（符
号付き乗算実行時を含む）にも、第１の部分積〜第（ｋ
−１）の部分積および符号拡張器３の出力の合計ｋ個の
値を加算すればよい。したがって、加算器ツリーの入力
数としてはｋ入力で充分であること（ｋ入力加算器ツリ
ー６で加算器ツリーを構成すればよいこと）が分かる。
【００７６】このことを、図３に示す従来の積和演算器
と比較して説明すると、以下のようになる。
と比較して説明すると、以下のようになる。
【００７７】図３に示す従来の積和演算器は、符号なし
演算時に符号なし乗数Ｙに対して１ビットの０拡張を施
して符号付き乗数に変換して部分積を生成していた。こ
れに対して、本実施例、ひいては本発明の積和演算器
は、符号なし乗数Ｙに対して２ビットの０拡張を施して
符号付き乗数に変換して部分積を生成している。このよ
うな「２ビットの０拡張」の結果として、部分積を求め
るために式（６）ではなく式（３）が使われることにな
り、符号付き演算時に０ビット拡張器２の出力の最上位
２ビットを使用する必要がなくなる。すなわち、符号付
き演算時には、第ｋの部分積が不要になる。本実施例の
積和演算器では、このように符号付き演算時に第ｋの部
分積が不要になるので、符号付き乗数を扱うときの部分
積の個数を１減らすことができ、加算器ツリーの簡素化
および高速化（演算の遅延の減少）を実現することがで
きる。
演算時に符号なし乗数Ｙに対して１ビットの０拡張を施
して符号付き乗数に変換して部分積を生成していた。こ
れに対して、本実施例、ひいては本発明の積和演算器
は、符号なし乗数Ｙに対して２ビットの０拡張を施して
符号付き乗数に変換して部分積を生成している。このよ
うな「２ビットの０拡張」の結果として、部分積を求め
るために式（６）ではなく式（３）が使われることにな
り、符号付き演算時に０ビット拡張器２の出力の最上位
２ビットを使用する必要がなくなる。すなわち、符号付
き演算時には、第ｋの部分積が不要になる。本実施例の
積和演算器では、このように符号付き演算時に第ｋの部
分積が不要になるので、符号付き乗数を扱うときの部分
積の個数を１減らすことができ、加算器ツリーの簡素化
および高速化（演算の遅延の減少）を実現することがで
きる。
【００７８】また、図２に示すように、符号なし乗算実
行時に加算される第ｋの部分積と、符号付き固定小数点
積和演算実行時に加算される加算値Ｚ（符号拡張器３で
１ビットの符号拡張が施された加算値Ｚ）のビット開始
位置およびビット長は完全に同一であり（共に、第ｎビ
ット目から始まって（ｎ＋１）ビット長である）、（ｎ
＋１）ビット長のセレクタ５を１個用意するだけで両者
を容易に切り替えることができる。すなわち、本実施
例、ひいては本発明の考え方によれば、既存の乗算器と
比較して、ごくわずかなハードウェア量の増加で、積和
演算器を実現することができる。
行時に加算される第ｋの部分積と、符号付き固定小数点
積和演算実行時に加算される加算値Ｚ（符号拡張器３で
１ビットの符号拡張が施された加算値Ｚ）のビット開始
位置およびビット長は完全に同一であり（共に、第ｎビ
ット目から始まって（ｎ＋１）ビット長である）、（ｎ
＋１）ビット長のセレクタ５を１個用意するだけで両者
を容易に切り替えることができる。すなわち、本実施
例、ひいては本発明の考え方によれば、既存の乗算器と
比較して、ごくわずかなハードウェア量の増加で、積和
演算器を実現することができる。
【００７９】
【発明の効果】以上説明したように本発明は、０拡張器
によって乗数に対する２ビットの０拡張を施し、式
（６）ではなく式（３）の考え方を使用して部分積の生
成を行うこと等により、加算器ツリーの入力数を削減す
ることができ、加算器ツリーの構造の簡素化および加算
器ツリーにおける演算の遅延の減少が可能となり、従来
の積和演算器（図３参照）よりも少ないハードウェア量
ですみ、かつ従来の積和演算器よりも高速に動作する積
和演算器を実現することができるという効果を有する。
によって乗数に対する２ビットの０拡張を施し、式
（６）ではなく式（３）の考え方を使用して部分積の生
成を行うこと等により、加算器ツリーの入力数を削減す
ることができ、加算器ツリーの構造の簡素化および加算
器ツリーにおける演算の遅延の減少が可能となり、従来
の積和演算器（図３参照）よりも少ないハードウェア量
ですみ、かつ従来の積和演算器よりも高速に動作する積
和演算器を実現することができるという効果を有する。
【００８０】例えば、ｎ＝１６の場合には、従来の積和
演算器では１０入力加算器ツリーが必要であったの対
し、本発明の積和演算器では９入力加算器ツリーを使用
して構成することができる。これによって、「ワラスの
方法」で加算器ツリーを構成する場合に、従来の積和演
算器では５段のＣＳＡと１個のキャリ伝播加算器とが必
要であったのに対し、４段のＣＳＡと１個のキャリ伝播
加算器とで構成できるようになる（図４参照）。すなわ
ち、ＣＳＡの段数を１段減らせるため、従来よりもハー
ドウェア量を減らしながら、従来よりも演算時間を短縮
することができる（ｎ≠１６の場合、例えばｎ＝３２の
場合には、加算器ツリーの入力数の減少がＣＳＡの段数
の減少に結びつかないときがあるが、ＣＳＡの段数の減
少の如何にかかわらず加算器ツリーの入力数の減少は上
述の効果の起因となり得る）。
演算器では１０入力加算器ツリーが必要であったの対
し、本発明の積和演算器では９入力加算器ツリーを使用
して構成することができる。これによって、「ワラスの
方法」で加算器ツリーを構成する場合に、従来の積和演
算器では５段のＣＳＡと１個のキャリ伝播加算器とが必
要であったのに対し、４段のＣＳＡと１個のキャリ伝播
加算器とで構成できるようになる（図４参照）。すなわ
ち、ＣＳＡの段数を１段減らせるため、従来よりもハー
ドウェア量を減らしながら、従来よりも演算時間を短縮
することができる（ｎ≠１６の場合、例えばｎ＝３２の
場合には、加算器ツリーの入力数の減少がＣＳＡの段数
の減少に結びつかないときがあるが、ＣＳＡの段数の減
少の如何にかかわらず加算器ツリーの入力数の減少は上
述の効果の起因となり得る）。
【図１】本発明の積和演算器の一実施例の構成を示すブ
ロック図である。
ロック図である。
【図２】図１中のｋ入力加算器ツリーに入力される第１
の部分積〜第ｋの部分積および符号拡張器の出力のビッ
ト開始位置およびビット長を示す図である。
の部分積〜第ｋの部分積および符号拡張器の出力のビッ
ト開始位置およびビット長を示す図である。
【図３】従来の積和演算器の一例の構成を示すブロック
図である。
図である。
【図４】「ワラスの方法」で加算器ツリーを構成する場
合の加算器ツリーの入力数と当該加算器ツリーにおける
ＣＳＡの段数との関係を示す図である。
合の加算器ツリーの入力数と当該加算器ツリーにおける
ＣＳＡの段数との関係を示す図である。
１ ビット幅拡張器 ２ ０拡張器 ３ 符号拡張器 ４ ブースのデコーダ ５ セレクタ ６ ｋ入力加算器ツリー Ｒ 結果 Ｘ 被乗数 Ｙ 乗数 Ｚ 加算値
Claims (5)
- 【請求項１】 ｎビット長の２進数に関する符号付き乗
算機能，符号なし乗算機能，および符号付き固定小数点
積和演算機能を持つ積和演算器において、 ｎビット長の被乗数に対し、符号なし演算時には１ビッ
トの０拡張を行い、符号付き演算時には１ビットの符号
拡張を行うビット幅拡張器と、 ｎビット長の乗数に対し２ビットの０拡張を行う０拡張
器と、 ｎビット長の加算値に対し１ビットの符号拡張を行う符
号拡張器と、 前記０拡張器の出力を切出し開始位置を最上位ビットか
ら２ビットずつ下位ビットに移動しながら３ビット単位
で切り出した値と前記ビット幅拡張器の出力とを第１の
部分積生成器〜第（ｋ−１）の部分積生成器および第ｋ
の部分積生成器に供給して第１の部分積〜第（ｋ−１）
の部分積および第ｋの部分積を生成するブースのデコー
ダと、 符号なし演算時には前記ブースのデコーダによって生成
された第ｋの部分積を選択し、符号付き演算時には前記
符号拡張器の出力を選択するセレクタと、 前記ブースのデコーダによって生成された第１の部分積
〜第（ｋ−１）の部分積と前記セレクタの出力とを加算
するｋ入力加算器ツリーとを有することを特徴とする積
和演算器。 - 【請求項２】 符号付き演算時には０拡張器の出力の最
上位２ビットを切り捨てるブースのデコーダを有するこ
とを特徴とする請求項１記載の積和演算器。 - 【請求項３】 符号付き演算を行うか符号なし演算を行
うかを示す符号切替えビットをビット幅拡張器およびセ
レクタに与えることを特徴とする請求項１または請求項
２記載の積和演算器。 - 【請求項４】 ｎ＝１６であることを特徴とする請求項
１，請求項２または請求項３記載の積和演算器。 - 【請求項５】 ｎ＝３２であることを特徴とする請求項
１，請求項２または請求項３記載の積和演算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7131048A JP2705640B2 (ja) | 1995-05-01 | 1995-05-01 | 積和演算器 |
| US08/640,701 US5784305A (en) | 1995-05-01 | 1996-05-01 | Multiply-adder unit |
Applications Claiming Priority (1)
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| JP7131048A JP2705640B2 (ja) | 1995-05-01 | 1995-05-01 | 積和演算器 |
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| JPH08305550A JPH08305550A (ja) | 1996-11-22 |
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1995
- 1995-05-01 JP JP7131048A patent/JP2705640B2/ja not_active Expired - Fee Related
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| JPH08305550A (ja) | 1996-11-22 |
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