JP3139466B2 - 乗算器及び積和演算器 - Google Patents

乗算器及び積和演算器

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プロセッサに用い
るのに好適な乗算器及び積和演算器に関するものであ
る。
【０００２】
【従来の技術】近年の汎用プロセッサでは、ハードウエ
アで乗算を高速に実行する方法として、Boothのアルゴ
リズムによる部分積生成とキャリーセーブ方式による部
分積加算が広く用いられている。また、ローコストの計
算機システム向けの汎用プロセッサでは、近年、３２ビ
ットあるいは６４ビットの高精度乗算に加え、画像処理
等の信号処理で中心的に用いられる１６ビット程度の低
精度乗算を行う比率が増大している。
【０００３】即ち、従来はＤＳＰ（Digital Signal Pro
cessor）等の専用プロセッサを用いて行っていた信号処
理を、計算機システムの部品点数を削減するために、汎
用プロセッサで行う必要性が増している。このことは、
汎用プロセッサが実装する乗算機能として１６ビット等
の低精度乗算もサポートする必要性があることを意味し
ている。特に、画像処理等の信号処理では扱うデータ量
が膨大であるため、整数乗算に比べて低精度乗算の性能
を大きく改善する必要がある。
【０００４】低精度乗算の性能を向上する乗算器の第１
の例を、図８に示す。この乗算器は、２個の１６ビット
精度の乗算器８０１ａ、８０１ｂ、１個の６４ビット加
算器８０２、１個の６４ビットレジスタ８０３、乗算器
８０１ａ、８０１ｂへの入力セレクタ８０４ａ、８０４
ｂ、及び加算器８０４への入力セレクタ８０５で構成さ
れている。
【０００５】この乗算器の入力データとして上位１６ビ
ット(a1)、下位１６ビット(a2)からなる３２ビットデー
タAと、上位１６ビット(b1)、下位１６ビット(b2)から
なる３２ビットデータBを与えるとする。１６ビット精
度の乗算を行う場合、a1、a2、b1、b2をそれぞれ独立し
た１６ビットデータとみなし、２個の16ビット乗算器８
０１ａ、８０１ｂに、それぞれ(a1、a2)及び(b1、b2)の
組み合わせでデータを供給するように入力セレクタ８０
４ａ、８０４ｂを設定する。これにより、(a1×a2)およ
び(b1×b2)のそれぞれの乗算結果が、乗算器８０１ａ、
８０１ｂの出力として並列に得られる。
【０００６】一方、(A×B)の乗算を３２ビット精度で実
行する場合、まず、入力セレクタ８０４ａ、８０４ｂの
設定により乗算器８０１ａ、８０１ｂで、それぞれ(a1
×b2)および(a2×b1)を計算する。次に、これらを加算
器８０２で加算して中間結果(a1×b2＋a2×b1)を生成
し、レジスタ８０３に格納する。次に、乗算器８０１ａ
で(a1×a2)を計算するとともに、入力セレクタ８０５が
レジスタ８０３の出力を選択するように設定する。そし
て、乗算器８０１ａの出力と入力セレクタ８０５の出力
とをを加算器８０２で加算し、その結果(a1×b2＋a2×b
1＋a1×a2)を新たな中間結果としてレジスタ８０３に格
納する。同様にして乗算結果(b1×b2)と新たな中間結果
を加算して、最終的な乗算結果(a1×b2＋a2×b1＋a1×a
2＋b1×b2)を得る。
【０００７】この乗算器によれば、２個の１６ビット乗
算を並列に実行でき、低精度乗算時の性能を改善するこ
とができると共に、３２ビット精度の高精度乗算も実行
することが可能となる。
【０００８】また、従来の乗算器の第２の例を、図９に
示す。この乗算器は、３２ビットの乗算器９０１と、２
個の１６ビットの乗算器９０２ａ、９０２ｂを備えてい
る。この構成により、１６ビット精度の並列乗算での低
精度乗算時の性能を補償することが可能になるととも
に、３２ビット精度の高精度乗算も高速に実行すること
が可能になる。
【０００９】また、Boothのアルゴリズムを修正するこ
とにより、上記第１、および第２の例の乗算器と比較し
てハードウエア量を削減した第３の乗算器の例が、特開
平７−１２１３５４号公報に開示されている。この乗算
器では、高精度乗算器を用いて複数の低精度データの内
積演算や複素数乗算を行うことができる。例えば、この
第３の例の乗算器によれば、第１の例の乗算器のところ
で説明した(a1×a2＋b1×b2)なる演算を一度に実行する
ことが可能となる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来例には、次のような問題点があった。まず、上記第１
の例の乗算器には、低精度乗算の性能を改善できるが、
高精度乗算の性能（特に演算時間）が劣化するという問
題があった。また、上記第２の例の乗算器では、低精度
と高精度の両方の乗算を高性能で実行することができる
が、ハードウエア量が大きくなってしまうという問題点
があった。また、上記第３の例の乗算器では、ハードウ
エア量を増大させずに低精度の乗算と高精度の乗算との
双方の性能を改善できるが、実行可能な演算が内積演算
や複素数乗算等に限られており、最終段階で複数の乗算
結果を加算しなければならないという問題点があった。
【００１１】本発明は、上記従来例の問題点を解消する
ためになされたものであり、高精度乗算を高速に実行す
るとともに、複数の低精度乗算或いは積和演算を独立か
つ並列に行うことができる乗算器及び積和演算器を提供
することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかる乗算器は、乗数を複数
の部分ビット列に分割する乗数分割手段と、前記乗数分
割手段が分割する部分ビット列に含まれる前記乗数の下
位半分のビットのうちの最上位ビットを第１の制御信号
に従って“０”に置換する乗数置換手段と、前記乗数分
割手段が分割する部分ビット列のそれぞれに対応して設
けられ、各部分ビット列と被乗数との、前記被乗数のビ
ット数の２倍のビット数で表される部分積を生成する複
数の部分積生成手段と、前記被乗数の下位半分のビット
を前記第１の制御信号に従って“０”に置換し、前記複
数の部分積生成手段のうちの前記乗数の上位半分の部分
ビット列に対応する部分積を生成するものに供給する第
１の被乗数置換手段と、前記被乗数の上位半分のビット
を前記第１の制御信号に従って下位半分のビットのうち
の最上位ビットの値に置換し、前記複数の部分積生成手
段のうちの前記乗数の下位半分の部分ビット列に対応す
る部分積を生成するものに供給する第２の被乗数置換手
段と、前記複数の部分積生成手段のそれぞれで生成され
た部分積のうち前記乗数の下位半分の部分ビット列に対
応する部分積を加算する第１の部分加算手段と、前記複
数の部分積生成手段のそれぞれで生成された部分積のう
ち前記乗数の上位半分の部分ビット列に対応する部分積
を加算する第２の部分加算手段と、前記複数の部分積生
成手段が生成した部分積のうち前記乗数の下位半分の部
分ビット列に対応するものの上位半分のビットを前記第
１の制御信号に従って“０”に置換し、前記第２の部分
加算手段に供給する部分積置換手段と、前記第１の部分
加算手段からの桁上げ信号と“０”とのいずれかを前記
第１の制御信号に従って選択し、前記第２の部分加算手
段に下位からの桁上げ信号として供給する桁上げ選択手
段とを備えることを特徴とする。
【００１３】上記乗算器において、前記第１の制御信号
は、前記乗数の全ビットと前記被乗数の全ビットとの積
を求める高精度の乗算、或いは前記乗数の上位半分のビ
ットと前記被乗数の上位半分のビットとの積及び前記乗
数の下位半分のビットと前記被乗数の下位半分のビット
との積を求める低精度の乗算のいずれか一方を指示する
ものとすることができる。この場合、前記乗数置換手段
は、前記第１の制御信号が低精度の乗算を指示している
ときに、上位の部分ビット列に含まれる前記乗数の下位
半分のビットのうちの最上位ビットを“０”に置換する
ものとすることができ、前記第１の被乗数置換手段は、
前記第１の制御信号が低精度の乗算を指示しているとき
に、前記被乗数の下位半分のビットを“０”に置換し、
前記第２の被乗数置換手段は、前記第１の制御信号が低
精度の乗算を指示しているときに、前記被乗数の上位半
分のビットを下位半分のビットのうちの最上位ビットの
値に置換するものとすることができ、前記部分積置換手
段は、前記第１の制御信号が低精度の乗算を指示してい
るときに、前記部分積のうち前記乗数の下位半分の部分
ビット列に対応するものの上位半分のビットを“０”に
置換するものとすることができ、前記桁上げ選択手段
は、前記第１の制御信号が高精度の乗算を指示している
ときに前記第１の部分加算手段からの桁上げ信号を、前
記第１の制御信号が低精度の乗算を指示しているときに
“０”をそれぞれ選択して前記第２の部分加算手段に桁
上げ信号として供給するものとすることができる。
【００１４】上記乗算器では、制御信号を高精度の乗算
を指示するものとすれば、上記第２、第１の部分加算手
段による加算結果を並べたものが乗数の全ビットと被乗
数の全ビットとの積となる。一方、制御信号を低精度の
乗算を指示するものとすれば、第２の部分加算手段の出
力が乗数の上位半分のビットと被乗数の上位半分のビッ
トとの積となり、第１の部分加算手段の出力が乗数の下
位半分のビットと被乗数の下位半分のビットとの積とな
る。
【００１５】このため、高精度の乗算と、２つの積を同
時に求める低精度の乗算とを同一のハードウェアで実行
することが可能となる。しかも、高精度の乗算、複数の
低精度の乗算を行う場合とも、中間結果の蓄積等を行う
必要がなく、高速に演算結果を得ることができる。
【００１６】上記乗算器において、例えば、前記第１の
部分積加算手段は、前記部分積の桁毎の和と上位への桁
上げとを算出する第１のウォリスの加算ツリーと、前記
第１のウォリスの加算ツリーで算出された桁毎の和と桁
上げとを加算する第１の加算器によって構成されたもの
とすることができ、前記第２の部分積加算手段は、前記
部分積の各桁毎の和と上位への桁上げとを算出する第２
のウォリスの加算ツリーと、前記第２のウォリスの加算
ツリーで算出された桁毎の和と桁上げとを加算する第２
の加算器によって構成されたものとすることができる。
【００１７】上記乗算器において、前記複数の部分積生
成手段は、それぞれ前記乗数と前記被乗数とを符号付き
として扱うか符号無しとして扱うかを示す第２の制御信
号が入力され、入力された第２の制御信号に従って対応
する部分ビット列と前記被乗数とを符号付きとして扱っ
たときの部分積と符号無しとして扱ったときの部分積と
のいずれかを生成する手段を備えるものとすることがで
きる。
【００１８】上記目的を達成するため、本発明の第２の
観点にかかる乗算器は、互いに同数のブロックに分ける
ことが可能な乗数と被乗数との全ビット同士での積、或
いは対応するブロックのビット同士の積を求める乗算器
であって、乗数を複数の部分ビット列に分割する乗数分
割手段と、前記乗数分割手段が分割する部分ビット列に
含まれる前記乗数のブロック毎の最上位ビットを第１の
制御信号に従って“０”に置換する乗数置換手段と、前
記乗数分割手段が分割する部分ビット列のそれぞれに対
応して設けられ、各部分ビット列と被乗数との、前記被
乗数のビット数の２倍のビット数で表される部分積を生
成する複数の部分積生成手段と、前記被乗数の下位から
いずれかのブロックまでのビットを前記第１の制御信号
に従って“０”に置換し、前記複数の部分積生成手段の
うちの前記乗数の置換を行うブロックまでに対応する部
分ビット列に対応する部分積を生成するものに供給する
第１の被乗数置換手段と、前記被乗数の上位からいずれ
かのブロックまでのビットを前記第１の制御信号に従っ
て該ブロックより１つ下位のブロックのうちの最上位ビ
ットの値に置換し、前記複数の部分積生成手段のうちの
前記乗数の置換を行うブロックまでに対応する部分ビッ
ト列に対応する部分積を生成するものに供給する第２の
被乗数置換手段と、前記複数の部分積生成手段のそれぞ
れで生成された部分積を、それぞれいずれかのブロック
に対応するもの同士で加算する複数の部分加算手段と、
前記複数の部分積生成手段がそれぞれ生成した部分積の
うち、対応するブロックよりも上位のビットを前記第１
の制御信号に従って“０”に置換し、対応する前記複数
の部分加算手段に供給する部分積置換手段と、前記複数
の部分加算手段のそれぞれからの桁上げ信号と“０”と
のいずれかを前記第１の制御信号に従って選択し、それ
ぞれ１つ上位の部分加算手段に下位からの桁上げ信号と
して供給する複数の桁上げ選択手段とを備えることを特
徴とする。
【００１９】上記目的を達成するため、本発明の第３の
観点にかかる積和演算器は、乗数の下位半分のビットの
うちの最上位ビットを第１の制御信号に従って“０”に
置換する乗数置換手段と、前記乗数置換手段により下位
半分のビットのうちの最上位ビットが置換されたまたは
置換されていない乗数を複数の部分ビット列に分割する
乗数分割手段と、前記乗数分割手段が分割する部分ビッ
ト列のそれぞれに対応して設けられ、各部分ビット列と
被乗数との、前記被乗数のビット数の２倍のビット数で
表される部分積を生成する複数の部分積生成手段と、前
記被乗数の下位半分のビットを前記第１の制御信号に従
って“０”に置換し、前記複数の部分積生成手段のうち
の前記乗数の上位半分の部分ビット列に対応する部分積
を生成するものに供給する第１の被乗数置換手段と、前
記被乗数の上位半分のビットを前記第１の制御信号に従
って下位半分のビットのうちの最上位ビットの値に置換
し、前記複数の部分積生成手段のうちの前記乗数の下位
半分の部分ビット列に対応する部分積を生成するものに
供給する第２の被乗数置換手段と、前記乗数の下位半分
の部分ビット列の積和に対応する、過去に求めた積和を
保持する第１の積和保持手段と、前記乗数の上位半分の
部分ビット列の積和に対応する、過去に求めた積和を保
持する第２の積和保持手段と、前記複数の部分積生成手
段のそれぞれで生成された部分積のうち前記乗数の下位
半分の部分ビット列に対応する部分積と、前記第１の積
和保持手段に保持された過去の積和とをそれぞれ加算し
て、積和を求める第１の積和演算手段と、前記複数の部
分積生成手段のそれぞれで生成された部分積のうち前記
乗数の上位半分の部分ビット列に対応する部分積と、前
記第２の積和保持手段に保持された過去の積和とをそれ
ぞれ加算して、積和を求める第２の積和演算手段と、前
記複数の部分積生成手段が生成した部分積のうち前記乗
数の下位半分の部分ビット列に対応するものの上位半分
のビットを前記第１の制御信号に従って“０”に置換
し、前記第２の積和演算手段に供給する部分積置換手段
と、前記第１の積和演算手段からの桁上げ信号と“０”
とのいずれかを前記第１の制御信号に従って選択し、前
記第２の積和演算手段に下位からの桁上げ信号として供
給する桁上げ選択手段とを備えることを特徴とする。
【００２０】上記乗算器では、制御信号を制御すること
で、上記第２、第１の積和演算手段による加算結果を並
べたものを乗数の全ビットと被乗数の全ビットとの積の
積和とすることができる。また、制御信号の制御によっ
て、第２の積和手段の出力を乗数の上位半分のビットと
被乗数の上位半分のビットとの積の積和とし、第１の部
分加算手段の出力を乗数の下位半分のビットと被乗数の
下位半分のビットとの積の積和とすることもできる。
【００２１】このため、高精度の積和演算と、２つの積
和を同時に求める低精度の積和演算とを同一のハードウ
ェアで実行することが可能となる。しかも、高精度の乗
算、複数の低精度の乗算を行う場合とも、中間結果の蓄
積等を行う必要がなく、高速に演算結果を得ることがで
きる。
【００２２】上記目的を達成するため、本発明の第４の
観点にかかる積和演算器は、互いに同数のブロックに分
けることが可能な乗数と被乗数との全ビット同士での
積、或いは対応するブロックのビット同士の積を求める
積和演算器であって、乗数を複数の部分ビット列に分割
する乗数分割手段と、前記乗数分割手段が分割する部分
ビット列に含まれる前記乗数のブロック毎の最上位ビッ
トを第１の制御信号に従って“０”に置換する乗数置換
手段と、前記乗数分割手段が分割する部分ビット列のそ
れぞれに対応して設けられ、各部分ビット列と被乗数と
の、前記被乗数のビット数の２倍のビット数で表される
部分積を生成する複数の部分積生成手段と、前記被乗数
の下位からいずれかのブロックまでのビットを前記第１
の制御信号に従って“０”に置換し、前記複数の部分積
生成手段のうちの前記乗数の置換を行うブロックまでに
対応する部分ビット列に対応する部分積を生成するもの
に供給する第１の被乗数置換手段と、前記被乗数の上位
からいずれかのブロックまでのビットを前記第１の制御
信号に従って該ブロックより１つ下位のブロックのうち
の最上位ビットの値に置換し、前記複数の部分積生成手
段のうちの前記乗数の置換を行うブロックまでに対応す
る部分ビット列に対応する部分積を生成するものに供給
する第２の被乗数置換手段と、それぞれいずれかのブロ
ックに対応する過去に求めた積和を保持する複数の積和
保持手段と、前記複数の部分積生成手段のそれぞれで生
成された部分積と、前記複数の積和保持手段に保持され
た過去の積和とをそれぞれいずれかのブロックに対応す
るもの同士で加算して、積和を求める複数の積和演算手
段と、前記複数の部分積生成手段がそれぞれ生成した部
分積のうち、対応するブロックよりも上位のビットを前
記第１の制御信号に従って“０”に置換し、対応する前
記複数の部分積和演算手段に供給する部分積置換手段
と、前記複数の積和演算手段のそれぞれからの桁上げ信
号と“０”とのいずれかを前記第１の制御信号に従って
選択し、それぞれ１つ上位の積和演算手段に下位からの
桁上げ信号として供給する複数の桁上げ選択手段とを備
えることを特徴とする。
【００２３】
【発明の実施の形態】次に、図面を用いて本発明につい
て詳細に説明する。
【００２４】［第１の実施の形態］図１は、この実施の
形態にかかる符号付き乗算器の構成を示すブロック図で
ある。この乗算器は、８ビット精度または２個の４ビッ
ト精度の符号付き乗算を行うものである。
【００２５】図示するように、この実施の形態にかかる
符号付き乗算器は、Boothデコーダ１００と、部分積生
成部１０１〜１０４と、Wallace加算ツリー１０５、１
０６と、２入力桁上げ加算器１０７、１０８と、セレク
タ１１０、１１１、１１２とから構成されている。
【００２６】Boothデコーダ１００は、８ビット精度の
乗算を行う場合、セレクタ１１０の出力に従い、乗数Ｙ
(Y7..Y0)を(0,Y0,Y1)、(Y1,Y2,Y3)、(Y3,Y4,Y5)、(Y5,Y
6,Y7)の部分ビット列に分解し、それぞれ部分積生成部
１０１〜１０４に供給する。Boothデコーダ１００は、
４ビット精度の乗算を行う場合、セレクタ１１０の出力
に従い、乗数Ｙ(Y7..Y0)を(0,Y0,Y1)、(Y1,Y2,Y3)、(0,
Y4,Y5)、(Y5,Y6,Y7)の部分ビット列に分解し、それぞれ
部分積生成部１０１〜１０４に供給する。
【００２７】部分積生成部１０１〜１０４は、それぞれ
Boothデコーダ１００から供給された乗数Ｙのビット列
と被乗数Ｘとの部分積を１６ビットのデータとして求
め、それぞれ上位８ビットをWallace加算ツリー１０５
へ、下位８ビットをWallace加算ツリー１０６へ供給す
る。部分積生成部１０１〜１０４の詳細については、さ
らに後述する。
【００２８】Wallace加算ツリー１０６は、部分積生成
部１０１〜１０４で求められた部分積の下位８ビットを
加算し、各桁の和と桁上げ信号とを求め、２入力桁上げ
加算器１０８に供給する。Wallace加算ツリー１０６の
桁上げ信号は、セレクタ１１１に供給される。
【００２９】Wallace加算ツリー１０５は、部分積生成
部１０１〜１０４で求められた部分積の上位８ビットを
加算し、各桁の和と桁上げ信号とを求め、２入力桁上げ
加算器１０７に供給する。Wallace加算ツリー１０５
は、各桁の和と桁上げ信号とを求めるときに、下位から
の桁上げを考慮して行う。Wallace加算ツリー１０５、
１０６の詳細については、さらに後述する。
【００３０】２入力桁上げ加算器１０７、１０８は、そ
れぞれWallace加算ツリー１０５、１０６によって求め
られた各桁の和と桁上げ信号とを加算する。２入力桁上
げ加算器１０７には、下位からの桁上げ信号も入力され
る。２入力桁上げ加算器１０７、１０８の詳細について
は、さらに後述する。
【００３１】セレクタ１１０は、制御信号ＳＩＭＤに従
って、乗数ＹのＹ３ビットの値と“０”とのいずれかを
選択し、Boothデコーダ１００に供給する。すなわち、
セレクタ１００は、制御信号ＳＩＭＤが８ビット精度の
演算を示すときは、Boothデコーダ１００から(Y3,Y4,Y
5)が部分ビット列として出力されるように、４ビット精
度の演算を示すときは、Boothデコーダ１００から(0,Y
4,Y5)が部分ビット列として出力されるように、その出
力を制御する。
【００３２】セレクタ１１１は、制御信号ＳＩＭＤに従
って、Wallace加算ツリー１０６の上位２桁の桁上げ信
号と“０”とのいずれかを選択し、Wallace加算ツリー
１０５に下位からの桁上げ信号として供給する。セレク
タ１１１の詳細については、さらに後述する。セレクタ
１１２は、制御信号ＳＩＭＤに従って、２入力桁上げ加
算器１０８の最上位桁の桁上げ信号と“０”とのいずれ
かを選択し、２入力桁上げ加算器１０７に下位からの桁
上げ信号として供給する。
【００３３】図２は、部分積生成部１０１〜１０４を詳
細に示す図である。図示するように、部分積生成部１０
１〜１０４は、それぞれ部分積生成回路２０１〜２０４
と、インバータ群２０５〜２０８と、セレクタ群２０９
〜２１２とから構成されている。
【００３４】部分積生成回路２０１は、セレクタ２０１
ａ、２０１ｂと、シフト回路２０１ｃとから構成されて
いる。セレクタ２０１ａは、制御信号ＳＩＭＤに従っ
て、被乗数Ｘの部分ビット列(X3..X0)と“００００”と
のいずれかを選択して出力する。セレクタ２０１ｂは、
制御信号ＳＩＭＤに従って、被乗数Ｘの部分ビット列(X
7..X4)と(X3,X3,X3,X3)とのいずれかを出力する。シフ
ト回路２０１ｃは、セレクタ２０１ａの出力を下位０〜
３ビット、セレクタ２０１ｂの出力を下位４〜７ビッ
ト、セレクタ２０１ｂの最上位の出力を上位８ビットと
するデータを入力し、これをBoothデコーダ１００から
供給される部分ビット列の値に従ってシフトする。
【００３５】部分積生成回路２０２〜２０４は、それぞ
れ部分積生成回路２０１と同一に構成されている。但
し、それぞれのセレクタは、対応する乗数Ｙの部分ビッ
ト列に応じてシフトを行った後、２ビット、４ビット、
６ビットの左シフト（以下、この左シフトを再シフトと
いう）を行い、そこに“０”を挿入する。
【００３６】インバータ群２０５〜２０８は、それぞれ
部分積生成回路２０１〜２０４からの出力信号（但し、
再シフトによって挿入されたものを除く）のそれぞれを
反転し、セレクタ群２０９〜２１０に供給する。
【００３７】セレクタ群２０９は、部分積生成回路２０
１の出力信号が正であるか負であるかに従って、それぞ
れ部分積生成回路２０１の出力信号とインバータ群２０
５の出力信号とのいずれかを選択して出力し、さらに上
位８ビットについては、制御信号ＳＩＭＤに従って、そ
れぞれ部分積生成回路２０１の出力信号とインバータ群
２０５の出力信号と“０”とのいずれかとを選択して出
力する。
【００３８】セレクタ群２０９は、部分積生成回路２０
２の出力信号が正であるか負であるかに従って、それぞ
れ部分積生成回路２０２の出力信号の上位１４ビットと
インバータ群２０６の出力信号とのいずれかを選択して
出力し、さらに上位８ビットについては、制御信号ＳＩ
ＭＤに従って、それぞれ部分積生成回路２０２の出力信
号とインバータ群２０６の出力信号と“０”とのいずれ
かとを選択して出力する。
【００３９】セレクタ群２１１は、部分積生成回路２０
３の出力信号（４ビット精度の乗算ではその上位８ビッ
ト）が正であるか負であるか、及び制御信号ＳＩＭＤに
従って、それぞれ部分積生成回路２０３の出力信号の上
位１２ビットとインバータ群２０７の出力信号とのいず
れかを選択して出力する。
【００４０】セレクタ群２１２は、部分積生成回路２０
４の出力信号（４ビット精度の乗算ではその上位８ビッ
ト）が正であるか負であるか、及び制御信号ＳＩＭＤに
従って、それぞれ部分積生成回路２０３の出力信号の上
位１０ビットとインバータ群２０７の出力信号とのいず
れかを選択して出力する。
【００４１】部分積生成回路２０１〜２０４、インバー
タ群２０５〜２０８、及びセレクタ群２０９〜２１２に
おいて上記のような計算がされることにより、部分積生
成部１０１〜１０４は、乗数Ｙの部分ビット列と被乗数
Ｘとの符号付きの部分積を出力する。なお、部分積生成
部１０１〜１０４から出力される部分積を、それぞれ(P
f0..P00)、(Pf1..P01)、(Pf2..P02)、(Pf3..P03)とす
る。ここで、P01,P11,P02,P12,P22,P32,P03,P13,P23,P3
3,P43,P53の値は、常に“０”である。
【００４２】図３（ａ）、（ｂ）は、それぞれWallace
加算ツリー１０６、１０５の詳細を示す図である。図示
するように、Wallace加算ツリー１０６は、セレクタ１
０６ａ、１０６ｂと、２４個の全加算器で構成される全
加算器群３００とから構成される。
【００４３】セレクタ１０６ａ、１０６ｂは、制御信号
ＳＩＭＤに従って、それぞれＮ３またはＮ２と“０”と
のいずれかを選択して出力する。全加算器群３００は、
部分積生成部１０１〜１０４の出力信号のそれぞれの下
位８ビット、Ｎ０、Ｎ１、及びセレクタ１０６ａ、１０
６ｂの出力信号を入力とし、部分積生成部１０１〜１０
４から出力された部分積を加算し、各桁の和(S0..S7)と
桁上げ信号(C0..C7)を求める。なお、Ｎ１〜Ｎ４は、そ
れぞれ部分積生成部１０１〜１０４が出力した部分積が
負であるときに値を“１”とする。
【００４４】また、上記のセレクタ１１１は、実際に
は、２つのセレクタ１１１ａ、１１１ｂから構成され、
セレクタ１１１ａは、制御信号ＳＩＭＤに従って、全加
算器群３００の図の最上段左端の全加算器の桁上げ信号
と“０”とのいずれかを選択し、桁上げ信号C7aとしてW
allace加算ツリー１０５へ供給する。セレクタ１１１ｂ
は、制御信号ＳＩＭＤに従って、全加算器群３００の図
の中段左端の全加算器の桁上げ信号と“０”とのいずれ
かを選択し、桁上げ信号C7bとしてWallace加算ツリー１
０５へ供給する。
【００４５】また、Wallace加算ツリー１０５は、セレ
クタ１０５ａ、１０５ｂと、２４個の全加算器で構成さ
れる全加算器群３０１とから構成される。セレクタ１０
５ａ、１０５ｂは、制御信号ＳＩＭＤに従って、それぞ
れＮ３またはＮ２と“０”とのいずれかを選択して出力
する。全加算器群３００は、部分積生成部１０１〜１０
４の出力信号のそれぞれの上位８ビット、セレクタ１０
６ａ、１０６ｂの出力信号、セレクタ１１１ａ、１１１
ｂからの桁上げ信号C7a,C7bを入力とし、部分積生成部
１０１〜１０４から出力された部分積を加算し、各桁の
和(S8..Sf)と桁上げ信号(C8..Cf)を求める。
【００４６】図３（ｃ）は、２入力桁上げ加算器１０
７、１０８の詳細を示す図である。図示するように、２
入力桁上げ加算器１０８は、Wallace加算ツリー１０６
の各桁の出力信号(S0..S7)と桁上げ信号(C0..C6)とを加
算し、乗算結果(Z0..Z7)を出力する。２入力桁上げ加算
器１０８は、２入力桁上げ加算器１０８からの桁上げを
考慮して、Wallace加算ツリー１０５の各桁の出力信号
(S8..Sf)と桁上げ信号(C8..Ce)とを加算し、乗算結果(Z
8..Zf)を出力する。
【００４７】以下、この実施の形態にかかる乗算器の動
作について、説明する。この実施の形態の乗算器では、
（１）８ビット精度の乗算を行う場合、（２）４ビット
精度の乗算を行う場合、の２つの場合がある。以下、そ
れぞれの場合に分けて、この実施の形態にかかる乗算器
の動作を説明する。
【００４８】（１）８ビット精度の乗算を行う場合 この場合、制御信号ＳＩＭＤに従って、セレクタ１１０
は、乗数ＹのＹ３ビットを出力する。これにより、Boot
hデコーダ１００は、乗数Ｙを(0,Y0,Y1)、(Y1,Y2,Y3)、
(Y3,Y4,Y5)、(Y5,Y6,Y7)の部分ビット列に分解し、それ
ぞれ部分積生成部１０１〜１０４に供給する。
【００４９】また、部分積生成部１０１〜１０４の部分
積生成回路２０１〜２０４において、セレクタ２０１ａ
（部分積生成回路２０２〜２０４の対応するものを含
む。次段落まで同じ）は被乗数Ｘの下位０〜３ビット(X
3..X0)を選択して出力し、セレクタ２０１ｂは被乗数Ｘ
の下位４〜７ビット(X4..X7)を選択して出力し、シフト
回路２０１ｃの下位８ビットの入力とする。また、シフ
ト回路２０１ｃの上位８ビットの入力は、(X7,X7,X7,X
7,X7,X7,X7,X7)となる。
【００５０】次に、シフト回路２０１ｃは、Boothデコ
ーダ１００から供給された部分ビット列に従って入力信
号をビットシフトして、さらに部分積生成回路２０２〜
２０４に対応するものではそれぞれ２、４、６ビット左
にビットシフトして、部分積生成回路２０１〜２０４に
よる乗数Ｙの部分ビット列と被乗数Ｘとの部分積として
出力する。これらは、インバータ群２０５〜２０８によ
って反転して出力され、部分積生成回路２０１〜２０４
の出力信号とインバータ群２０５〜２０８の出力信号と
が、セレクタ群２０９〜２１２によって次のようにして
選択して出力される。
【００５１】まず、セレクタ群２０９は、部分積生成回
路２０１から出力された部分積の符号が正であれば、部
分積生成回路２０１の出力信号をすべて選択し、部分積
生成部１０１の出力信号(Pf0..P00)として出力する。一
方、符号が負であれば、インバータ群２０５の出力信号
をすべて選択し、部分積生成部１０１の出力信号(Pf0..
P00)として出力する。
【００５２】セレクタ群２１０は、部分積生成回路２０
２から出力された部分積の符号が正であれば、部分積生
成回路２０２の出力信号の上位１４ビットをすべて選択
し、部分積生成部１０２の出力信号の上位１４ビット(P
f1..P21)として出力する。一方、符号が負であれば、イ
ンバータ群２０６の出力信号をすべて選択し、部分積生
成部１０２の出力信号の上位１４ビット(Pf1..P21)とし
て出力する。部分積生成部１０２の出力信号の下位２ビ
ット(P11,P01)は、部分積の符号に関わらず、いずれも
“０”である。
【００５３】セレクタ群２１１は、部分積生成回路２０
３から出力された部分積の符号が正であれば、部分積生
成回路２０３の出力信号の上位１２ビットをすべて選択
し、部分積生成部１０３の出力信号の上位１２ビット(P
f2..P42)として出力する。一方、符号が負であれば、イ
ンバータ群２０７の出力信号をすべて選択し、部分積生
成部１０３の出力信号の上位１２ビット(Pf2..P42)とし
て出力する。部分積生成部１０３の出力信号の下位４ビ
ット(P32,P02)は、部分積の符号に関わらず、いずれも
“０”である。
【００５４】セレクタ群２１２は、部分積生成回路２０
４から出力された部分積の符号が正であれば、部分積生
成回路２０４の出力信号の上位１０ビットをすべて選択
し、部分積生成部１０４の出力信号の上位１０ビット(P
f3..P63)として出力する。一方、符号が負であれば、イ
ンバータ群２０８の出力信号をすべて選択し、部分積生
成部１０４の出力信号の上位１０ビット(Pf3..P63)とし
て出力する。部分積生成部１０４の出力信号の下位６ビ
ット(P53,P03)は、部分積の符号に関わらず、いずれも
“０”である。
【００５５】部分積生成部１０１〜１０４のそれぞれか
ら出力された部分積は、それぞれの下位８ビットがWall
ace加算ツリー１０６に供給され、上位８ビットがWalla
ce加算ツリー１０５に供給される。このとき、Wallace
加算ツリー１０５、１０６内のセレクタ１０５ａ、１０
６ａは、Ｎ３を選択して出力し、セレクタ１０５ｂ、１
０６ｂは、Ｎ２を選択して出力する。
【００５６】Wallace加算ツリー１０６は、部分積生成
部１０１〜１０４のそれぞれで生成された部分積の下位
８ビットの各桁をキャリーセーブ方式で加算し、桁毎の
和信号(S7..S0)と上位桁への桁上げ信号(C7..C0)を生成
する。生成された桁毎の和信号(S7..S0)と上位桁への桁
上げ信号(C6..C0)は、２入力桁上げ加算器１０８へ供給
される。また、Wallace加算ツリー１０６で生成された
中間結果の桁上げ信号(C7a,C7b)は、それぞれセレクタ
１１１ａ、１１１ｂによって選択され、Wallace加算ツ
リー１０５に供給される。
【００５７】Wallace加算ツリー１０５は、Wallace加算
ツリー１０６からの桁上げ信号(C7a,C7b)を考慮して、
部分積生成部１０１〜１０４のそれぞれで生成された部
分積の上位８ビットの各桁をキャリーセーブ方式で加算
し、桁毎の和信号(Sf..S8)と上位桁への桁上げ信号(C
f..C8)を生成する。生成された桁毎の和信号(Sf..S8)と
上位桁への桁上げ信号(Ce..C8)は、２入力桁上げ加算器
１０７へ供給される。
【００５８】次に、２入力桁上げ加算器１０８は、Wall
ace加算ツリー１０６からの桁毎の和信号(S7..S0)と上
位桁への桁上げ信号(C6..C0)とを加算し、下位８ビット
の乗算結果(Z7..Z0)を得る。このとき生じた上位への桁
上げ信号は、セレクタ１１２によって選択され、２入力
桁上げ加算器１０７に入力される。そして、２入力桁上
げ加算器１０７は、２入力桁上げ加算器１０８からの桁
上げ信号を考慮して、Wallace加算ツリー１０５からの
桁毎の和信号(Sf..S8)と上位桁への桁上げ信号(Ce..C8)
とを加算し、下位８ビットの乗算結果(Zf..Z8)を得る。
【００５９】（２）４ビット精度の乗算を行う場合 この場合、被乗数の部分ビット列(X7..X4)、(X3..X0)、
乗数の部分ビット列(Y7..Y4)、(Y3..Y0)をそれぞれ独立
したデータとみなし、以下のようにして(X7..X4)と(Y
7..Y4)の乗算、および(X7..X4)と(Y3..Y0)の乗算を並列
に行う。
【００６０】まず、制御信号ＳＩＭＤに従って、セレク
タ１１０は、“０”を出力する。これにより、Boothデ
コーダ１００は、乗数Ｙを(0,Y0,Y1)、(Y1,Y2,Y3)、(0,
Y4,Y5)、(Y5,Y6,Y7)の部分ビット列に分解し、それぞれ
部分積生成部１０１〜１０４に供給する。
【００６１】また、部分積生成部１０１、１０２の部分
積生成回路２０１、２０２において、セレクタ２０１ａ
（部分積生成回路２０２の対応するものを含む。次々段
落まで同じ）は被乗数Ｘの下位０〜３ビット(X3..X0)を
選択して出力し、セレクタ２０１ｂは被乗数ＸのＸ３ビ
ットを選択して出力し、シフト回路２０１ｃの下位８ビ
ットの入力とする。また、シフト回路２０１ｃの上位８
ビットの入力は、(X3,X3,X3,X3,X3,X3,X3,X3)となる。
【００６２】次に、シフト回路２０１ｃは、Boothデコ
ーダ１００から供給された部分ビット列に従って入力信
号をビットシフトして、さらに部分積生成回路２０２に
対応するものでは２ビット左にビットシフトして、部分
積生成回路２０１、２０２による乗数Ｙの部分ビット列
と被乗数Ｘとの部分積として出力する。これらは、イン
バータ群２０５、２０６によって反転して出力され、部
分積生成回路２０１、２０２の出力信号とインバータ群
２０５、２０６の出力信号とが、セレクタ群２０９、２
１０によって次のようにして選択して出力される。
【００６３】セレクタ群２０９は、上位８ビットについ
ては“０”を選択し、部分積生成部１０１の出力信号の
上位８ビット(Pf0..P80)として出力する。下位８ビット
については、部分積生成回路２０１から出力された部分
積の符号が正であれば、部分積生成回路２０１の出力信
号を選択し、部分積生成部１０１の出力信号の下位８ビ
ット(P70..P00)として出力する。一方、符号が負であれ
ば、インバータ群２０５の出力信号を選択し、部分積生
成部１０１の出力信号の下位８ビット(P70..P00)として
出力する。
【００６４】セレクタ群２１０は、上位８ビットについ
ては“０”を選択し、部分積生成部１０２の出力信号の
上位８ビット(Pf1..P81)として出力する。下位２〜７ビ
ットについては、部分積生成回路２０２から出力された
部分積の符号が正であれば、部分積生成回路２０２の出
力信号を選択し、部分積生成部１０２の出力信号の下位
２〜７ビット(P71..P21)として出力する。一方、符号が
負であれば、インバータ群２０５の出力信号を選択し、
部分積生成部１０２の出力信号の下位２〜７ビット(P7
1..P21)として出力する。部分積生成部１０２の出力信
号の下位２ビット(P11,P01)は、部分積の符号に関わら
ず、いずれも“０”である。
【００６５】一方、部分積生成部１０３、１０４の部分
積生成回路２０３、２０４において、セレクタ２０１ａ
（実際は、部分積生成回路２０３、２０４の対応するも
のを指す。次々段落まで同じ）は被乗数Ｘの“０”を選
択して出力し、セレクタ２０１ｂは被乗数Ｘの下位４〜
７ビット(X4..X7)を選択して出力し、シフト回路２０１
ｃの下位８ビットの入力とする。また、シフト回路２０
１ｃの上位８ビットの入力は、(X7,X7,X7,X7,X7,X7,X7,
X7)となる。
【００６６】次に、シフト回路２０１ｃは、Boothデコ
ーダ１００から供給された部分ビット列に従って入力信
号をビットシフトして、さらに部分積生成回路２０３、
２０４に対応するものでそれぞれ４、６ビット左にビッ
トシフトして、部分積生成回路２０３、２０４による乗
数Ｙの部分ビット列と被乗数Ｘとの部分積として出力す
る。これらは、インバータ群２０７、２０８によって反
転して出力され、部分積生成回路２０３、２０４の出力
信号とインバータ群２０７、２０８の出力信号とが、セ
レクタ群２１１、２１２によって次のようにして選択し
て出力される。
【００６７】セレクタ群２１１は、上位８ビットについ
ては、部分積生成回路２０３から出力された部分積の符
号が正であれば、部分積生成回路２０３の出力信号を選
択し、部分積生成部１０３の出力信号の上位８ビット(P
f2..P82)として出力する。一方、符号が負であれば、イ
ンバータ群２０７の出力信号を選択し、部分積生成部１
０３の出力信号の上位８ビット(Pf2..P82)として出力す
る。下位４〜７ビットについては部分積生成回路２０３
の出力信号を選択し、部分積生成部１０３の出力信号の
下位４〜７ビット(P72..P42)として出力する。部分積生
成部１０３の出力信号の下位４ビット(P32..P30)は、部
分積の符号に関わらず、いずれも“０”である。
【００６８】セレクタ群２１２は、上位８ビットについ
ては、部分積生成回路２０４から出力された部分積の符
号が正であれば、部分積生成回路２０４の出力信号を選
択し、部分積生成部１０４の出力信号の上位８ビット(P
f3..P83)として出力する。一方、符号が負であれば、イ
ンバータ群２０８の出力信号を選択し、部分積生成部１
０４の出力信号の上位８ビット(Pf3..P83)として出力す
る。下位６、７ビットについては部分積生成回路２０３
の出力信号を選択し、部分積生成部１０４の出力信号の
下位６、７ビット(P73,P63)として出力する。部分積生
成部１０４の出力信号の下位６ビット(P53..P03)は、部
分積の符号に関わらず、いずれも“０”である。
【００６９】部分積生成部１０１〜１０４のそれぞれか
ら出力された部分積は、それぞれの下位８ビットがWall
ace加算ツリー１０６に供給され、上位８ビットがWalla
ce加算ツリー１０５に供給される。このとき、Wallace
加算ツリー１０５、１０６内のセレクタ１０５ａ、１０
６ａは、“０”を選択して出力し、セレクタ１０５ｂ、
１０６ｂは、“０”を選択して出力する。
【００７０】Wallace加算ツリー１０６は、部分積生成
部１０１〜１０４のそれぞれで生成された部分積の下位
８ビットの各桁をキャリーセーブ方式で加算し、桁毎の
和信号(S7..S0)と上位桁への桁上げ信号(C7..C0)を生成
する。生成された桁毎の和信号(S7..S0)と上位桁への桁
上げ信号(C6..C0)は、２入力桁上げ加算器１０８へ供給
される。Wallace加算ツリー１０６で生成された桁上げ
信号(C7a,C7b)は、それぞれセレクタ１１１ａ、１１１
ｂによって選択されず、Wallace加算ツリー１０５には
それぞれ“０”が供給される。
【００７１】Wallace加算ツリー１０５は、部分積生成
部１０１〜１０４のそれぞれで生成された部分積の上位
８ビットの各桁をキャリーセーブ方式で加算し、桁毎の
和信号(Sf..S8)と上位桁への桁上げ信号(Cf..C8)を生成
する。生成された桁毎の和信号(Sf..S8)と上位桁への桁
上げ信号(Ce..C8)は、２入力桁上げ加算器１０７へ供給
される。
【００７２】次に、２入力桁上げ加算器１０８は、Wall
ace加算ツリー１０６からの桁毎の和信号(S7..S0)と上
位桁への桁上げ信号(C6..C0)とを加算し、下位８ビット
の乗算結果(Z7..Z0)を得る。このとき生じた上位への桁
上げ信号は、セレクタ１１２によって選択されず、２入
力桁上げ加算器１０７には“０”が下位からの桁上げ信
号として入力される。そして、２入力桁上げ加算器１０
７は、Wallace加算ツリー１０５からの桁毎の和信号(S
f..S8)と上位桁への桁上げ信号(Ce..C8)とを加算し、下
位８ビットの乗算結果(Zf..Z8)を得る。
【００７３】以下、この実施の形態にかかる乗算器の動
作について、図４（ａ）、（ｂ）に従って具体的に説明
する。ここでは、乗数Ｙが“００１１１１１０”であ
り、被乗数Ｘが“１１００１１０１”である場合を例と
して説明する。
【００７４】図４（ａ）は、この例において８ビット精
度の符号付き乗算を行う場合を示す。この場合は、乗数
Ｙを８ビットデータと見なし、通常のBoothのアルゴリ
ズムを適用する。すなわち、この例では、上記のように
してBoothデコーダ１００が乗数Ｙを部分ビット列“０
０１”、“１１１”、“１１１”、“１００”に分解す
る。そして、部分積生成部１０１〜１０４において、こ
れらと被乗数Ｘとの部分積が、図に示すように求められ
る。
【００７５】次に、Wallaceの加算ツリー１０５、１０
６及び２入力桁上げ加算器１０７、１０８で部分積が上
位８ビット同士、下位８ビット同士でそれぞれ加算され
るが、セレクタ１１１はWallace加算ツリー１０６の桁
上げ信号をWallace加算ツリー１０５に供給し、セレク
タ１１２は２入力桁上げ加算器１０８の桁上げ信号を２
入力桁上げ加算器１０７に供給するように、選択する。
従って、２入力桁上げ加算器１０７、１０８で部分積を
そのまま加算した結果の“１１００１１１０１００１１
０”が、乗数Ｙと被乗数Ｘの乗算結果となる。
【００７６】すなわち、この乗算結果（１１００１１１
０１００１１０）２＝（−３１６２）１０は、乗数Ｙ
（００１１１１１０）２＝（＋６２）１０と、被乗数
（１１００１１０１）２＝（−５１）１０との積を示し
ている。ここで、（）２は、括弧内の数字が２進数であ
ることを、（）１０は括弧内の数字が１０進数であるこ
とをそれぞれ示す（以下、同じ）。
【００７７】図４（ｂ）は、この例において４ビット精
度の符号付き乗算を行う場合を示す。この場合、乗数Ｙ
と被乗数Ｘをそれぞれ上位４ビットと下位４ビットに分
割し、独立した符号付きデータとして扱う。この例で
は、上記のようにしてBoothデコーダ１００が乗数Ｙを
部分ビット列“００１”、“１１０”、“１１１”、
“１００”に分解し、また、部分積生成回路２０３、２
０４は、セレクタ２０１ａ（部分積生成回路２０３、２
０４が有するセレクタ２０１ａに対応するものをいう）
により被乗数Ｘの下位４ビットを“０”に置き換えて部
分積を求める。
【００７８】セレクタ群２０９、２１０は、部分積の上
位８ビットとに“０”を選択して出力する。また、この
とき、部分積生成回路２０３、２０４によって求めた部
分積の下位８ビットは、被乗数Ｘの下位４ビットが
“０”に置換されたことと、シフト回路によるビットシ
フトにより、すべて“０”となる。これにより、部分積
生成部１０１〜１０４において、部分ビット列と被乗数
Ｘとの部分積が、図に示すように求められる。
【００７９】次に、Wallaceの加算ツリー１０５、１０
６及び２入力桁上げ加算器１０７、１０８で部分積が上
位８ビット同士、下位８ビット同士でそれぞれ加算され
るが、セレクタ１１１、１１２は、それぞれ“０”を選
択して加算ツリー１０５、２入力桁上げ加算器１０７に
供給する。従って、２入力桁上げ加算器１０７の出力信
号は、“１１１１０１００”となり、２入力桁上げ加算
器１０８の出力信号は、“０００００１１０”となる。
【００８０】すなわち、これらの乗算結果（１１１１０
１００）２＝（−１２）１０、（０００００１１０）２
＝（＋６）１０は、乗数Ｙの上位４ビット（００１１）
２＝（＋３）１０と被乗数Ｘの上位４ビット（１１０
０）２＝（−４）１０との積と、乗数Ｙの下位４ビット
（１１１０）２＝（−２）１０と被乗数Ｘの下位４ビッ
ト（１１０１）２＝（−３）１０との積をそれぞれ示し
ている。
【００８１】以上説明したように、この実施の形態にか
かる乗算器によれば、８ビット同士の乗算と、２つの４
ビット同士の乗算とを同一のハードウェアを用いて実行
することができる。これにより、この乗算器をプロセッ
サ等に適用することで、小面積化及び低電力化の効果を
得ることができる。
【００８２】しかも、この実施の形態にかかる乗算器で
は、８ビット精度の乗算と４ビット精度の乗算とのいず
れを行う場合においても、中間結果を蓄積していく必要
はないので、乗算結果を高速に得ることができる。さら
に、実行可能な演算が限られておらず、最終的な乗算結
果を高速に得ることができる。
【００８３】また、この実施の形態の乗算器をプロセッ
サに適用することにより、整数演算中心のソフトウエア
だけでなく、低精度演算を中心としたソフトウエアに対
する処理速度を改善することが可能になる。また乗算部
分のハードウエア量の増大を抑えることができるので、
システム全体を低コストで実現することが可能となる。
【００８４】［第２の実施の形態］図５は、この実施の
形態にかかる乗算器の構成を示すブロック図である。こ
の乗算器は、符号付きまたは符号無しの乗算を８ビット
精度または２個の４ビット精度で行うものである。
【００８５】図５に示すように、この実施の形態にかか
る乗算器は、Boothデコーダ５０１と、セレクタ５０２
〜５０４と、部分積生成部５０５〜５１０と、Wallace
加算ツリー５１１、５１２と、２入力桁上げ加算器１０
７、１０８と、セレクタ１１１、１１２とから構成され
ている。２入力桁上げ加算器１０７、１０８、及びセレ
クタ１１１、１１２は、第１の実施の形態のものと同一
である。
【００８６】Boothデコーダ５０１は、８ビット精度の
符号無し乗算（乗数Ｙ及び被乗数Ｘを符号無しの数とし
て扱って行う乗算をいう。以下、同じ）を行う場合、セ
レクタ５０２〜５０４の出力に従い、乗数Ｙ(Y7..Y0)を
(0,Y0,Y1)、(Y1,Y2,Y3)、(0,0,0)、(Y3,Y4,Y5)、(Y5,Y
6,Y7)、(Y7,0,0)の部分ビット列に分解し、それぞれ部
分積生成部５０５〜５１０に供給する。
【００８７】Boothデコーダ５０１は、８ビット精度の
符号付き乗算（乗数Ｙ及び被乗数Ｘを符号付きの数とし
て扱って行う乗算をいう。以下、同じ）を行う場合、セ
レクタ５０２〜５０４の出力に従い、乗数Ｙ(Y7..Y0)を
(0,Y0,Y1)、(Y1,Y2,Y3)、(0,0,0)、(Y3,Y4,Y5)、(Y5,Y
6,Y7)、(0,0,0)の部分ビット列に分解し、それぞれ部分
積生成部５０５〜５１０に供給する。
【００８８】Boothデコーダ５０１は、また、２つの４
ビット精度の符号無し乗算を行う場合、セレクタ５０２
〜５０４の出力に従い、乗数Ｙ(Y7..Y0）を(0,Y0,Y1)、
(Y1,Y2,Y3)、(Y3,0,0)、(0,Y4,Y5)、(Y5,Y6,Y7)、(Y7,
0,0)の部分ビット列に分解し、それぞれ部分積生成部５
０５〜５１０に供給する。
【００８９】Boothデコーダ５０１は、さらに、２つの
４ビット精度の符号付き乗算を行う場合、セレクタ５０
２〜５０４の出力に従い、乗数Ｙ(Y7..Y0）を(0,Y0,Y
1)、(Y1,Y2,Y3)、(0,0,0)、(0,Y4,Y5)、(Y5,Y6,Y7)、
(0,0,0)の部分ビット列に分解し、それぞれ部分積生成
部５０５〜５１０に供給する。
【００９０】部分積生成部５０５〜５１０は、それぞれ
Boothデコーダ５０１から供給された乗数Ｙのビット列
と被乗数Ｘとの部分積を１６ビットのデータとして求
め、それぞれ上位８ビットをWallace加算ツリー５１１
へ、下位８ビットをWallace加算ツリー５１２へ供給す
る。部分積生成部５０５〜５１０は、符号有無信号に従
って乗数Ｙの部分ビット列と被乗数Ｘとの部分積を符号
無しまたは符号付きで生成する。このため、部分積生成
部５０５〜５１０は、符号無しまたは符号付きの乗算を
行うために、セレクタ５０５ａ〜５０５ｃ、シフト回路
５０５ｄ、及びセレクタ５０５ｅを備えている（図で
は、部分積生成回路５０５についてのみ示すが、他も同
様である）。
【００９１】８ビット精度の符号無し乗算を行う場合
は、セレクタ５０５ａは(X3..X0)を選択し、セレクタ５
０５ｂは(X4..X7)を選択し、セレクタ５０５ｃは“０”
を選択する（それぞれ部分積生成回路５０５〜５１０に
おいて対応するものを含む）。一方、８ビット精度の符
号付き乗算を行う場合は、セレクタ５０５ａは(X3..X0)
を選択し、セレクタ５０５ｂは(X4..X7)を選択し、セレ
クタ５０５ｃはＸ７ビットを選択し、符号の拡張を行
う。
【００９２】４ビット精度の符号無し乗算を行う場合に
は、部分積生成回路５０５〜５０７に対応するセレクタ
５０５ａは(X3..X0)を選択し、セレクタ５０５ｂは
“０”を選択し、セレクタ５０５ｃは“０”を選択す
る。また、部分積生成回路５０８〜５１０に対応するセ
レクタ５０５ａは“０”を選択し、セレクタ５０５ｂは
(X7..X4)を選択し、セレクタ５０５ｃは“０”を選択す
る。
【００９３】４ビット精度の符号付き乗算を行う場合に
は、部分積生成回路５０５〜５０７に対応するセレクタ
５０５ａは(X3..X0)を選択し、セレクタ５０５ｂは
“０”を選択し、セレクタ５０５ｃは“０”を選択す
る。また、部分積生成回路５０８〜５１０に対応するセ
レクタ５０５ａは“０”を選択し、セレクタ５０５ｂは
(X7..X4)を選択し、セレクタ５０５ｃはＹ７ビットを選
択する。
【００９４】シフト回路５０５ｄは、セレクタ５０５ａ
〜５０５ｃから供給されたデータを対応する乗数Ｙの部
分ビット列に従ってビットシフトする。さらに、部分積
生成部５０６〜５１０に対応するシフト回路５０５ｄ
は、乗数Ｙの部分ビット列に応じてシフトを行った後、
それぞれ２ビット、４ビット、４ビット、６ビット、８
ビットの左シフトを行い、そこに“０”を挿入する。
【００９５】８ビット精度の乗算を行う場合は、符号無
し及び符号付きの場合の両方とも、部分積生成部５０５
〜５１０のすべてのセレクタ５０５ｅは、対応するシフ
ト回路５０５ｄの出力信号の上位８ビットを選択して出
力する。
【００９６】一方、４ビット精度の乗算を行う場合は、
符号無し及び符号付きの場合の両方とも、部分積生成部
５０５〜５０７のセレクタ５０５ｅは、“０”を選択し
て出力する。部分積生成部５０８〜５１０のセレクタ５
０５ｅは、対応するシフト回路５０５ｄの出力信号の上
位８ビットを選択して出力する。
【００９７】部分積生成部５０５〜５１０は、それぞれ
このようにして１６ビットの部分積を求め、その上位８
ビットをWallace加算ツリー５１１に、下位８ビットをW
allace加算ツリー５１２に供給する。
【００９８】Wallace加算ツリー５１２は、部分積生成
部５０５〜５１０で求められた部分積の下位８ビットを
加算し、各桁の和と桁上げ信号とを求め、２入力桁上げ
加算器１０８に供給する。Wallace加算ツリー５１２の
桁上げ信号は、セレクタ１１１に供給される。Wallace
加算ツリー５１１は、部分積生成部５０５〜５１０で求
められた部分積の上位８ビットを加算し、各桁の和と桁
上げ信号とを求め、２入力桁上げ加算器１０７に供給す
る。Wallace加算ツリー５１１は、各桁の和と桁上げ信
号とを求めるときに、下位からの桁上げを考慮して行
う。
【００９９】この実施の形態にかかる乗算器の動作は、
符号有無信号に従ってセレクタによる選択が行われるこ
とを加えれば、第１の実施の形態で説明した乗算器の動
作をほぼ同様である。
【０１００】以下、この実施の形態にかかる乗算器の動
作について、図６に従って具体的に説明する。ここで
も、第１の実施の形態における具体例と同様に、乗数Ｙ
が“００１１１１１０”であり、被乗数Ｘが“１１００
１１０１”である場合を例として説明する。
【０１０１】図６（ａ）は、この例において８ビット精
度の符号無し乗算を行う場合を示す。この場合は、Boot
hデコーダ５０１が乗数Ｙを部分ビット列“００１”、
“１１１”、“０００”、“１１１”、“１００”、
“０００”に分解する。そして、部分積生成部５０５〜
５１０において、これらと被乗数Ｘとの部分積が、図に
示すように求められる。
【０１０２】次に、Wallaceの加算ツリー５１１、５１
２及び２入力桁上げ加算器１０７、１０８で部分積が上
位８ビット同士、下位８ビット同士でそれぞれ加算され
るが、セレクタ１１１はWallace加算ツリー５１２の桁
上げ信号をWallace加算ツリー５１１に供給し、セレク
タ１１２は２入力桁上げ加算器１０８の桁上げ信号を２
入力桁上げ加算器１０７に供給するように、選択する。
従って、２入力桁上げ加算器１０７、１０８で部分積を
そのまま加算した結果の“００１１０００１１０１００
１１０”が、乗数Ｙと被乗数Ｘの乗算結果となる。
【０１０３】すなわち、この乗算結果（００１１０００
１１０１００１１０）２は、乗数Ｙ（００１１１１１
０）２＝（６２）１０と、被乗数（１１００１１０１）
２＝（５１）１０との積である（１２７１０）１０を示
している。
【０１０４】図６（ｂ）は、この例において４ビット精
度の符号無し乗算を行う場合を示す。この場合、乗数Ｙ
と被乗数Ｘをそれぞれ上位４ビットと下位４ビットに分
割し、独立した符号付きデータとして扱う。この例で
は、上記のようにしてBoothデコーダ５０１が乗数Ｙを
部分ビット列“００１”、“１１１”、“１００”、
“０１１”、“１００”、“０００”分解する。また、
部分積生成部５０８〜５１０のセレクタ５０５ｂより被
乗数Ｘの下位４ビットを“０”に置き換えて部分積を求
める。
【０１０５】部分積生成部５０５〜５０７のセレクタ５
０５ｅは、部分積の上位８ビットとに“０”を選択して
出力する。また、このとき、部分積生成部５０８〜５１
０求めた部分積の下位８ビットは、被乗数Ｘの下位４ビ
ットが“０”に置換されたことと、シフト回路によるビ
ットシフトにより、すべて“０”となる。こうして部分
積生成部５０５〜５１０において、部分ビット列と被乗
数Ｘとの部分積が、図に示すように求められる。
【０１０６】次に、Wallaceの加算ツリー５１１、５１
２及び２入力桁上げ加算器１０７、１０８で部分積が上
位８ビット同士、下位８ビット同士でそれぞれ加算され
るが、セレクタ１１１、１１２は、それぞれ“０”を選
択して加算ツリー１０５、２入力桁上げ加算器１０７に
供給する。従って、２入力桁上げ加算器１０７の出力信
号は、“０００１０１００”となり、２入力桁上げ加算
器１０８の出力信号は、“０００００１１０”となる。
【０１０７】すなわち、これらの乗算結果（０００１０
１００）２＝（３６）１０、（０００００１１０）２＝
（＋６）１０は、乗数Ｙの上位４ビット（００１１）２
＝（３）１０と被乗数Ｘの上位４ビット（１１００）２
＝（１２）１０との積と、乗数Ｙの下位４ビット（１１
１０）２＝（１４）１０と被乗数Ｘの下位４ビット（１
１０１）２＝（１３）１０との積をそれぞれ示してい
る。
【０１０８】以上説明したように、この実施の形態にか
かる乗算器によれば、８ビット同士の乗算と、２つの４
ビット同士の乗算とを、その符号を考慮または考慮せず
に、同一のハードウェアを用いて実行することができ
る。これにより、この乗算器をプロセッサ等に適用する
ことで、小面積化及び低電力化の効果を得ることができ
る。
【０１０９】しかも、この実施の形態にかかる乗算器で
は、８ビット精度の乗算と４ビット精度の乗算とのいず
れを行う場合においても、中間結果を蓄積していく必要
はないので、乗算結果を高速に得ることができる。さら
に、実行可能な演算が限られておらず、最終的な乗算結
果を高速に得ることができる。
【０１１０】また、この実施の形態の乗算器をプロセッ
サに適用することにより、整数演算中心のソフトウエア
だけでなく、低精度演算を中心としたソフトウエアに対
する処理速度を改善することが可能になる。また乗算部
分のハードウエア量の増大を抑えることができるので、
システム全体を低コストで実現することが可能となる。
【０１１１】［第３の実施の形態］上記の第１、第２の
実施の形態では、乗算器を例として説明したが、この実
施の形態では、積和演算器を例として説明する。この実
施の形態では、第１の実施の形態にかかる乗算器と比較
してWallaceの加算ツリー１０５、１０６及びセレクタ
１１１の構成を変えることにより、積和演算器を実現す
るものである。
【０１１２】図７（ａ）、（ｂ）はそれぞれ、この実施
の形態にかかる積和演算器に適用されるWallaceの加算
ツリー１０５’及びセレクタ１１１’、Wallaceの加算
ツリー１０６’の構成を詳細に示すブロック図である。
【０１１３】図７（ａ）に示すように、Wallaceの加算
ツリー１０６’は、第１の実施の形態にかかるWallace
の加算ツリー１０６（図３）の構成に加えて、全加算器
群７００及びレジスタ７０２を有している。セレクタ１
１１’は、第１の実施の形態にかかるセレクタ１１１
（図３）の構成に加えて、セレクタ１１１ｃを有してい
る。
【０１１４】レジスタ７０２は、過去に計算されている
下位８ビットの積和を保持する。全加算器群７００は、
全加算器群３００が出力した下位８ビットの桁毎の和と
桁上げ信号とレジスタ７０２に保持されている過去の積
和を加算し、桁毎の和と桁上げ信号とを求める。そし
て、全加算器群７００が出力した桁毎の和と桁上げ信号
とを２入力桁上げ加算器１０８に供給し、下位８ビット
の積和を求めさせる。
【０１１５】セレクタ１１１ｃは、制御信号ＳＩＭＤに
従って、全加算器群３００の図の３段目左端の全加算器
の桁上げ信号と“０”とのいずれかを選択し、桁上げ信
号C7cとしてWallace加算ツリー１０５へ供給する。
【０１１６】また、図７（ｂ）に示すように、Wallace
の加算ツリー１０５’は、第１の実施の形態にかかるWa
llaceの加算ツリー１０５（図３）の構成に加えて、全
加算器群７０１及びレジスタ７０３を有している。
【０１１７】レジスタ７０３は、過去に計算されている
上位８ビットの積和を保持する。全加算器群７０１は、
全加算器群３０１が出力した上位８ビットの桁毎の和と
桁上げ信号とレジスタ７０３に保持されている過去の積
和を加算し、桁毎の和と桁上げ信号とを求める。そし
て、全加算器群７００が出力した桁毎の和と桁上げ信号
とを２入力桁上げ加算器１０８に供給し、上位８ビット
の積和を求めさせる。
【０１１８】以上説明したように、この実施の形態にか
かる積和演算器によれば、８ビット同士の積和演算と、
２つの４ビット同士の積和演算とを同一のハードウェア
を用いて実行することができる。これにより、この積和
演算器をプロセッサ等に適用することで、小面積化及び
低電力化の効果を得ることができる。
【０１１９】また、この実施の形態の積和演算器をプロ
セッサに適用することにより、整数演算中心のソフトウ
エアだけでなく、低精度演算を中心としたソフトウエア
に対する処理速度を改善することが可能になる。また乗
算部分のハードウエア量の増大を抑えることができるの
で、システム全体を低コストで実現することが可能とな
る。
【０１２０】［実施の形態の変形］本発明は、上記の第
１〜第３の実施の形態に限られず、種々の変形、応用が
可能である。以下、本発明に適用可能な上記の実施の形
態の変形態様について説明する。
【０１２１】上記の第１〜第３の実施の形態では、部分
積生成部１０１〜１０４、５０５〜５０９が生成した部
分積の加算を、Wallace加算ツリー１０５、１０６、５
１１、５１２及び２入力桁上げ加算器１０７、１０８で
行っていた。これに対し、部分積生成部１０１〜１０
４、５０５〜５０９が生成した部分積の加算には、例え
ば、４入力２出力加算器等、任意の多入力多出力加算器
を用いてもよい。
【０１２２】上記の第３の実施の形態では、第１の実施
の形態にかかる乗算器のWallace加算ツリー１０５、１
０６（図１、図３）を、図７に示すWallace加算ツリー
１０５’、１０６’に置き換えることによって積和演算
器を実現していた。これに対し、第２の実施の形態にか
かる乗算器のWallace加算ツリー５１１、５１２を同様
に置き換えることによって積和演算器を実現することも
可能である。
【０１２３】上記の第１〜第３の実施の形態では、本発
明を８ビット同士の乗算（積和演算）或いは２つの４ビ
ット同士の乗算（積和演算）を行う場合を例として説明
したが、乗数、被乗数のビット数が異なる場合にも本発
明を適用することができる。また、乗数と被乗数の分割
数を変えること、例えば、３２ビットの乗数、被乗数の
乗算と、これを８ビット毎に分割した４つの低精度の乗
算とを行う場合などにも本発明を適用することができ
る。
【０１２４】
【発明の効果】以上説明したように、本発明によれば、
高精度の乗算または積和演算と複数の低精度の乗算また
は積和演算とを、同一のハードウェアを用いて実行する
ことが可能となる。
【０１２５】しかも、高精度の乗算または積和演算、複
数の低精度の乗算または積和演算を行う場合とも、中間
結果の蓄積等を行う必要がなく、高速に演算結果を得る
ことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる符号付き乗
算器の構成を示すブロック図である。
【図２】図１の符号付き乗算器における部分積生成回路
を詳細に示す図である。
【図３】（ａ）、（ｂ）は、図１の符号付き乗算器にお
けるWallace加算ツリーを詳細に示す図、（ｃ）は、図
１の符号付き乗算器における２入力桁上げ加算器を詳細
に示す図である。
【図４】本発明の第１の実施の形態にかかる符号付き乗
算器の動作を説明する図である。
【図５】本発明の第２の実施の形態にかかる乗算器の構
成を示すブロック図である。
【図６】本発明の第２の実施の形態にかかる乗算器の動
作を説明する図である。
【図７】（ａ）、（ｂ）は、本発明の第３の実施の形態
にかかる積和演算器のWallace加算ツリーを詳細に図で
ある。
【図８】第１の従来例にかかる乗算器の構成を示すブロ
ック図である。
【図９】第２の従来例にかかる乗算器の構成を示すブロ
ック図である。
【符号の説明】
１００ Boothデコーダ １０１〜１０４ 部分積生成部 １０５、１０６ Wallace加算ツリー １０７、１０８ ２入力桁上げ加算器 １１０〜１１２ セレクタ ２０１〜２０４ 部分積生成回路 ２０１ａ セレクタ群 ２０１ｂ セレクタ群 ２０１ｃ シフト回路 ２０５〜２０８ インバータ群 ２０９〜２１２ セレクタ群 ３００、３０１ 全加算器群 ５０１ Boothデコーダ ５０２〜５０４ セレクタ ５０５〜５１０ 部分積生成部 ５１１、５１２ Wallace加算ツリー ７００、７０１ 全加算器群 ７０２、７０３ レジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/52 G06F 7/00 101

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】乗数を複数の部分ビット列に分割する乗数
    分割手段と、 前記乗数分割手段が分割する部分ビット列に含まれる前
    記乗数の下位半分のビットのうちの最上位ビットを第１
    の制御信号に従って“０”に置換する乗数置換手段と、 前記乗数分割手段が分割する部分ビット列のそれぞれに
    対応して設けられ、各部分ビット列と被乗数との、前記
    被乗数のビット数の２倍のビット数で表される部分積を
    生成する複数の部分積生成手段と、 前記被乗数の下位半分のビットを前記第１の制御信号に
    従って“０”に置換し、前記複数の部分積生成手段のう
    ちの前記乗数の上位半分の部分ビット列に対応する部分
    積を生成するものに供給する第１の被乗数置換手段と、 前記被乗数の上位半分のビットを前記第１の制御信号に
    従って下位半分のビットのうちの最上位ビットの値に置
    換し、前記複数の部分積生成手段のうちの前記乗数の下
    位半分の部分ビット列に対応する部分積を生成するもの
    に供給する第２の被乗数置換手段と、 前記複数の部分積生成手段のそれぞれで生成された部分
    積のうち前記乗数の下位半分の部分ビット列に対応する
    部分積を加算する第１の部分加算手段と、 前記複数の部分積生成手段のそれぞれで生成された部分
    積のうち前記乗数の上位半分の部分ビット列に対応する
    部分積を加算する第２の部分加算手段と、 前記複数の部分積生成手段が生成した部分積のうち前記
    乗数の下位半分の部分ビット列に対応するものの上位半
    分のビットを前記第１の制御信号に従って“０”に置換
    し、前記第２の部分加算手段に供給する部分積置換手段
    と、 前記第１の部分加算手段からの桁上げ信号と“０”との
    いずれかを前記第１の制御信号に従って選択し、前記第
    ２の部分加算手段に下位からの桁上げ信号として供給す
    る桁上げ選択手段とを備えることを特徴とする乗算器。
  2. 【請求項２】前記第１の制御信号は、前記乗数の全ビッ
    トと前記被乗数の全ビットとの積を求める高精度の乗
    算、或いは前記乗数の上位半分のビットと前記被乗数の
    上位半分のビットとの積及び前記乗数の下位半分のビッ
    トと前記被乗数の下位半分のビットとの積を求める低精
    度の乗算のいずれか一方を指示するものであり、 前記乗数置換手段は、前記第１の制御信号が低精度の乗
    算を指示しているときに、上位の部分ビット列に含まれ
    る前記乗数の下位半分のビットのうちの最上位ビットを
    “０”に置換し、 前記第１の被乗数置換手段は、前記第１の制御信号が低
    精度の乗算を指示しているときに、前記被乗数の下位半
    分のビットを“０”に置換し、 前記第２の被乗数置換手段は、前記第１の制御信号が低
    精度の乗算を指示しているときに、前記被乗数の上位半
    分のビットを下位半分のビットのうちの最上位ビットの
    値に置換し、 前記部分積置換手段は、前記第１の制御信号が低精度の
    乗算を指示しているときに、前記部分積のうち前記乗数
    の下位半分の部分ビット列に対応するものの上位半分の
    ビットを“０”に置換し、 前記桁上げ選択手段は、前記第１の制御信号が高精度の
    乗算を指示しているときに前記第１の部分加算手段から
    の桁上げ信号を、前記第１の制御信号が低精度の乗算を
    指示しているときに“０”をそれぞれ選択して前記第２
    の部分加算手段に桁上げ信号として供給することを特徴
    とする請求項１に記載の乗算器。
  3. 【請求項３】前記第１の部分積加算手段は、前記部分積
    の桁毎の和と上位への桁上げとを算出する第１のウォリ
    スの加算ツリーと、前記第１のウォリスの加算ツリーで
    算出された桁毎の和と桁上げとを加算する第１の加算器
    によって構成され、 前記第２の部分積加算手段は、前記部分積の各桁毎の和
    と上位への桁上げとを算出する第２のウォリスの加算ツ
    リーと、前記第２のウォリスの加算ツリーで算出された
    桁毎の和と桁上げとを加算する第２の加算器によって構
    成されることを特徴とする請求項１または２に記載の乗
    算器。
  4. 【請求項４】前記複数の部分積生成手段は、それぞれ前
    記乗数と前記被乗数とを符号付きとして扱うか符号無し
    として扱うかを示す第２の制御信号が入力され、入力さ
    れた第２の制御信号に従って対応する部分ビット列と前
    記被乗数とを符号付きとして扱ったときの部分積と符号
    無しとして扱ったときの部分積とのいずれかを生成する
    手段を備えることを特徴とする請求項１乃至３のいずれ
    か１項に記載の乗算器。
  5. 【請求項５】互いに同数のブロックに分けることが可能
    な乗数と被乗数との全ビット同士での積、或いは対応す
    るブロックのビット同士の積を求める乗算器であって、 乗数を複数の部分ビット列に分割する乗数分割手段と、 前記乗数分割手段が分割する部分ビット列に含まれる前
    記乗数のブロック毎の最上位ビットを第１の制御信号に
    従って“０”に置換する乗数置換手段と、 前記乗数分割手段が分割する部分ビット列のそれぞれに
    対応して設けられ、各部分ビット列と被乗数との、前記
    被乗数のビット数の２倍のビット数で表される部分積を
    生成する複数の部分積生成手段と、 前記被乗数の下位からいずれかのブロックまでのビット
    を前記第１の制御信号に従って“０”に置換し、前記複
    数の部分積生成手段のうちの前記乗数の置換を行うブロ
    ックまでに対応する部分ビット列に対応する部分積を生
    成するものに供給する第１の被乗数置換手段と、 前記被乗数の上位からいずれかのブロックまでのビット
    を前記第１の制御信号に従って該ブロックより１つ下位
    のブロックのうちの最上位ビットの値に置換し、前記複
    数の部分積生成手段のうちの前記乗数の置換を行うブロ
    ックまでに対応する部分ビット列に対応する部分積を生
    成するものに供給する第２の被乗数置換手段と、 前記複数の部分積生成手段のそれぞれで生成された部分
    積を、それぞれいずれかのブロックに対応するもの同士
    で加算する複数の部分加算手段と、 前記複数の部分積生成手段がそれぞれ生成した部分積の
    うち、対応するブロックよりも上位のビットを前記第１
    の制御信号に従って“０”に置換し、対応する前記複数
    の部分加算手段に供給する部分積置換手段と、 前記複数の部分加算手段のそれぞれからの桁上げ信号と
    “０”とのいずれかを前記第１の制御信号に従って選択
    し、それぞれ１つ上位の部分加算手段に下位からの桁上
    げ信号として供給する複数の桁上げ選択手段とを備える
    ことを特徴とする乗算器。
  6. 【請求項６】乗数の下位半分のビットのうちの最上位ビ
    ットを第１の制御信号に従って“０”に置換する乗数置
    換手段と、 前記乗数置換手段により下位半分のビットのうちの最上
    位ビットが置換されたまたは置換されていない乗数を複
    数の部分ビット列に分割する乗数分割手段と、 前記乗数分割手段が分割する部分ビット列のそれぞれに
    対応して設けられ、各部分ビット列と被乗数との、前記
    被乗数のビット数の２倍のビット数で表される部分積を
    生成する複数の部分積生成手段と、 前記被乗数の下位半分のビットを前記第１の制御信号に
    従って“０”に置換し、前記複数の部分積生成手段のう
    ちの前記乗数の上位半分の部分ビット列に対応する部分
    積を生成するものに供給する第１の被乗数置換手段と、 前記被乗数の上位半分のビットを前記第１の制御信号に
    従って下位半分のビットのうちの最上位ビットの値に置
    換し、前記複数の部分積生成手段のうちの前記乗数の下
    位半分の部分ビット列に対応する部分積を生成するもの
    に供給する第２の被乗数置換手段と、 前記乗数の下位半分の部分ビット列の積和に対応する、
    過去に求めた積和を保持する第１の積和保持手段と、 前記乗数の上位半分の部分ビット列の積和に対応する、
    過去に求めた積和を保持する第２の積和保持手段と、 前記複数の部分積生成手段のそれぞれで生成された部分
    積のうち前記乗数の下位半分の部分ビット列に対応する
    部分積と、前記第１の積和保持手段に保持された過去の
    積和とをそれぞれ加算して、積和を求める第１の積和演
    算手段と、 前記複数の部分積生成手段のそれぞれで生成された部分
    積のうち前記乗数の上位半分の部分ビット列に対応する
    部分積と、前記第２の積和保持手段に保持された過去の
    積和とをそれぞれ加算して、積和を求める第２の積和演
    算手段と、 前記複数の部分積生成手段が生成した部分積のうち前記
    乗数の下位半分の部分ビット列に対応するものの上位半
    分のビットを前記第１の制御信号に従って“０”に置換
    し、前記第２の積和演算手段に供給する部分積置換手段
    と、 前記第１の積和演算手段からの桁上げ信号と“０”との
    いずれかを前記第１の制御信号に従って選択し、前記第
    ２の積和演算手段に下位からの桁上げ信号として供給す
    る桁上げ選択手段とを備えることを特徴とする積和演算
    器。
  7. 【請求項７】互いに同数のブロックに分けることが可能
    な乗数と被乗数との全ビット同士での積、或いは対応す
    るブロックのビット同士の積を求める積和演算器であっ
    て、 乗数を複数の部分ビット列に分割する乗数分割手段と、 前記乗数分割手段が分割する部分ビット列に含まれる前
    記乗数のブロック毎の最上位ビットを第１の制御信号に
    従って“０”に置換する乗数置換手段と、 前記乗数分割手段が分割する部分ビット列のそれぞれに
    対応して設けられ、各部分ビット列と被乗数との、前記
    被乗数のビット数の２倍のビット数で表される部分積を
    生成する複数の部分積生成手段と、 前記被乗数の下位からいずれかのブロックまでのビット
    を前記第１の制御信号に従って“０”に置換し、前記複
    数の部分積生成手段のうちの前記乗数の置換を行うブロ
    ックまでに対応する部分ビット列に対応する部分積を生
    成するものに供給する第１の被乗数置換手段と、 前記被乗数の上位からいずれかのブロックまでのビット
    を前記第１の制御信号に従って該ブロックより１つ下位
    のブロックのうちの最上位ビットの値に置換し、前記複
    数の部分積生成手段のうちの前記乗数の置換を行うブロ
    ックまでに対応する部分ビット列に対応する部分積を生
    成するものに供給する第２の被乗数置換手段と、 それぞれいずれかのブロックに対応する過去に求めた積
    和を保持する複数の積和保持手段と、 前記複数の部分積生成手段のそれぞれで生成された部分
    積と、前記複数の積和保持手段に保持された過去の積和
    とをそれぞれいずれかのブロックに対応するもの同士で
    加算して、積和を求める複数の積和演算手段と、 前記複数の部分積生成手段がそれぞれ生成した部分積の
    うち、対応するブロックよりも上位のビットを前記第１
    の制御信号に従って“０”に置換し、対応する前記複数
    の部分積和演算手段に供給する部分積置換手段と、 前記複数の積和演算手段のそれぞれからの桁上げ信号と
    “０”とのいずれかを前記第１の制御信号に従って選択
    し、それぞれ１つ上位の積和演算手段に下位からの桁上
    げ信号として供給する複数の桁上げ選択手段とを備える
    ことを特徴とする積和演算器。
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