JP3516503B2 - 電子乗算および加算装置および方法 - Google Patents
電子乗算および加算装置および方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、データ処理装置内にお
ける電子乗算および加算の分野に関する。
ける電子乗算および加算の分野に関する。
【０００２】
【従来の技術】集積回路中央処理装置に、ある算術演算
を行うための専用のハードウェアを備えることは公知で
ある。そのような専用のハードウェアは、ある算術演算
の評価を、もしそれらの算術演算が汎用中央処理装置の
コアロジックによりソフトウェアの制御下で行われた場
合に得られるより、高速にするよう設計される。
を行うための専用のハードウェアを備えることは公知で
ある。そのような専用のハードウェアは、ある算術演算
の評価を、もしそれらの算術演算が汎用中央処理装置の
コアロジックによりソフトウェアの制御下で行われた場
合に得られるより、高速にするよう設計される。
【０００３】Ｍビット数にもう１つのＭビット数を乗算
して２Ｍビットの結果を生じる専用のハードウェア装置
を用いることは知られている。３２ビットベースの中央
処理装置の場合においては、２つの３２ビット被乗数は
６４ビットの結果を生じる。実行が望まれるさらに改良
された算術演算は、２数を互いに乗算した後もう１つの
数を加算する。
して２Ｍビットの結果を生じる専用のハードウェア装置
を用いることは知られている。３２ビットベースの中央
処理装置の場合においては、２つの３２ビット被乗数は
６４ビットの結果を生じる。実行が望まれるさらに改良
された算術演算は、２数を互いに乗算した後もう１つの
数を加算する。
【０００４】３２ビットマシンの場合には、２つの３２
ビット数を互いに乗算した後もう１つの32ビット数を加
算することは、比較的素直な方法で行われうる。しか
し、乗算の結果は６４ビット数であり、この乗算演算の
６４ビットの結果に対しては６４ビット数を加算しうべ
きことが望ましい。これに伴って生じる問題は、３２ビ
ットマシンが３２ビットデータバス構造を有し、６４ビ
ットの加算に対処するためにこれを６４ビットの幅に拡
大することは、望ましくない複雑化を招き、大きな回路
面積が必要となる不利が生ずる。
ビット数を互いに乗算した後もう１つの32ビット数を加
算することは、比較的素直な方法で行われうる。しか
し、乗算の結果は６４ビット数であり、この乗算演算の
６４ビットの結果に対しては６４ビット数を加算しうべ
きことが望ましい。これに伴って生じる問題は、３２ビ
ットマシンが３２ビットデータバス構造を有し、６４ビ
ットの加算に対処するためにこれを６４ビットの幅に拡
大することは、望ましくない複雑化を招き、大きな回路
面積が必要となる不利が生ずる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、デー
タバス幅の不利な増大を招くことなしに、Ｍビット被乗
数にＮビット乗数を乗算し、かつ（Ｍ＋Ｎ）ビット累算
値を加算しうるようにすることである。
タバス幅の不利な増大を招くことなしに、Ｍビット被乗
数にＮビット乗数を乗算し、かつ（Ｍ＋Ｎ）ビット累算
値を加算しうるようにすることである。
【０００６】
【課題を解決するための手段】本発明は、１特徴から見
ると、Ｍビット被乗数にＮビット乗数を乗算し、かつ
（Ｍ＋Ｎ）ビット累算値を加算する電子乗算および加算
装置を提供し、該装置は、（ｉ）前記Ｍビット被乗数
（ｍｕｌｔｉｐｌｉｃａｎｄ）と前記Ｎビット乗数との
乗算を表す一連の部分被加数（ｐａｒｔｉａｌ ｓｕｍ
ｍａｎｄｓ）を発生する手段と、（ii）少なくとも１つ
の前記部分被加数を入力キャリー保存部分結果にキャリ
ー保存加算して出力キャリー保存部分結果を生じるキャ
リー保存加算手段であって、該入力キャリー保存部分結
果が、なお変化しつつあるアクティブキャリービット
と、なお変化しつつあるアクティブセーブビットとを有
し、該アクティブセーブビットの最上位ビットがビット
位置Ｚを有し、該アクティブセーブビットの最下位ビッ
トがビット位置Ｙを有する、前記キャリー保存加算手段
と、（iii ）前記（Ｍ＋Ｎ）ビット累算値のＸビット
を、キャリー保存サイクルにおいて前記入力キャリー保
存部分結果に、ビット位置Ｚより高いビット位置におい
て加算する手段であって、ＺおよびＹが共にキャリー保
存サイクル間においてＸだけ増加するようになってい
る、該加算手段と、を含む。
ると、Ｍビット被乗数にＮビット乗数を乗算し、かつ
（Ｍ＋Ｎ）ビット累算値を加算する電子乗算および加算
装置を提供し、該装置は、（ｉ）前記Ｍビット被乗数
（ｍｕｌｔｉｐｌｉｃａｎｄ）と前記Ｎビット乗数との
乗算を表す一連の部分被加数（ｐａｒｔｉａｌ ｓｕｍ
ｍａｎｄｓ）を発生する手段と、（ii）少なくとも１つ
の前記部分被加数を入力キャリー保存部分結果にキャリ
ー保存加算して出力キャリー保存部分結果を生じるキャ
リー保存加算手段であって、該入力キャリー保存部分結
果が、なお変化しつつあるアクティブキャリービット
と、なお変化しつつあるアクティブセーブビットとを有
し、該アクティブセーブビットの最上位ビットがビット
位置Ｚを有し、該アクティブセーブビットの最下位ビッ
トがビット位置Ｙを有する、前記キャリー保存加算手段
と、（iii ）前記（Ｍ＋Ｎ）ビット累算値のＸビット
を、キャリー保存サイクルにおいて前記入力キャリー保
存部分結果に、ビット位置Ｚより高いビット位置におい
て加算する手段であって、ＺおよびＹが共にキャリー保
存サイクル間においてＸだけ増加するようになってい
る、該加算手段と、を含む。
【０００７】この装置は、Ｍビット被乗数へのＮビット
乗数の乗算と同時に、（Ｍ＋Ｎ）ビット累算値の加算が
進行することを可能ならしめる。このようにして、全
（Ｍ＋Ｎ）ビットデータバスの具備が回避されうる。ア
クティブキャリービットおよびアクティブセーブビット
は、それらが不変のまま最終加算へ進みうるのではな
く、それらのための新しい値が計算されようとしている
という意味で、なお変化しつつある。
乗数の乗算と同時に、（Ｍ＋Ｎ）ビット累算値の加算が
進行することを可能ならしめる。このようにして、全
（Ｍ＋Ｎ）ビットデータバスの具備が回避されうる。ア
クティブキャリービットおよびアクティブセーブビット
は、それらが不変のまま最終加算へ進みうるのではな
く、それらのための新しい値が計算されようとしている
という意味で、なお変化しつつある。
【０００８】Ｘ＝２である本発明の実施例においては、
前記加算手段は、キャリー保存サイクルにおいて前記出
力キャリー保存部分結果をビット位置Ｚ＋１およびＺ＋
２における拡張セーブビットおよびビット位置Ｚ＋２に
おける拡張キャリービットにより拡張する手段を含み、
前記拡張セーブビットは、前記（Ｍ＋Ｎ）ビット累算値
のＺ＋１番目ビットと、前記アクティブキャリービット
のＺ番目ビットの補数と、前記部分被加数のＺ＋１番目
ビットの補数と、の和によって与えられ、前記拡張キャ
リービットは前記（Ｍ＋Ｎ）ビット累算値のＺ＋２番目
ビット補数により与えられる。
前記加算手段は、キャリー保存サイクルにおいて前記出
力キャリー保存部分結果をビット位置Ｚ＋１およびＺ＋
２における拡張セーブビットおよびビット位置Ｚ＋２に
おける拡張キャリービットにより拡張する手段を含み、
前記拡張セーブビットは、前記（Ｍ＋Ｎ）ビット累算値
のＺ＋１番目ビットと、前記アクティブキャリービット
のＺ番目ビットの補数と、前記部分被加数のＺ＋１番目
ビットの補数と、の和によって与えられ、前記拡張キャ
リービットは前記（Ｍ＋Ｎ）ビット累算値のＺ＋２番目
ビット補数により与えられる。
【０００９】このようにして、前記（Ｍ＋Ｎ）ビット累
算値のＺ＋１番目ビットおよびＺ＋２番目ビットは、前
記キャリー保存のそれぞれの反復における計算内に取込
まれ、そのために前記乗算演算後の加算を行うための最
終的な（Ｍ＋Ｎ）ビット幅のデータバスの必要が回避さ
れる。本発明の装置は、（Ｍ＋Ｎ）ビット累算値を取扱
う余分な処理を収容するためのデータバス幅の増大を有
するが、この増大は全（Ｍ＋Ｎ）ビット幅への増大と比
較すれば比較的に小さい。
算値のＺ＋１番目ビットおよびＺ＋２番目ビットは、前
記キャリー保存のそれぞれの反復における計算内に取込
まれ、そのために前記乗算演算後の加算を行うための最
終的な（Ｍ＋Ｎ）ビット幅のデータバスの必要が回避さ
れる。本発明の装置は、（Ｍ＋Ｎ）ビット累算値を取扱
う余分な処理を収容するためのデータバス幅の増大を有
するが、この増大は全（Ｍ＋Ｎ）ビット幅への増大と比
較すれば比較的に小さい。
【００１０】部分被加数のシーケンスを発生する手段
は、所望される精巧さの程度に依存して多くの形式をと
りうることを認識すべきである。しかし、発生せしめら
れる部分被加数の数は、該発生手段がブース（Ｂｏｏｔ
ｈ）エンコーダを含み、該部分被加数のシーケンスがブ
ース被加数である時減少せしめられる。
は、所望される精巧さの程度に依存して多くの形式をと
りうることを認識すべきである。しかし、発生せしめら
れる部分被加数の数は、該発生手段がブース（Ｂｏｏｔ
ｈ）エンコーダを含み、該部分被加数のシーケンスがブ
ース被加数である時減少せしめられる。
【００１１】本発明は任意の値のＭおよびＮに対して適
用されうるが、汎用算術演算処理装置を構成するために
は、ＭがＮに等しかるべきことが最も通常に望まれる。
上述の関係において、Ｍ＝Ｎ＝３２である場合には、過
剰に広いデータバスの回避は特に有利となる。Ｍ＝Ｎの
場合には、たとえ２Ｍビット累算値が関係していたとし
ても、データバスはＭ＋３のみの有利な幅を有しさえす
ればよい。
用されうるが、汎用算術演算処理装置を構成するために
は、ＭがＮに等しかるべきことが最も通常に望まれる。
上述の関係において、Ｍ＝Ｎ＝３２である場合には、過
剰に広いデータバスの回避は特に有利となる。Ｍ＝Ｎの
場合には、たとえ２Ｍビット累算値が関係していたとし
ても、データバスはＭ＋３のみの有利な幅を有しさえす
ればよい。
【００１２】装置の融通性は、前記部分被加数のＺ＋１
番目ビットが符号選択入力に依存して０または符号拡張
であり、前記Ｍビット被乗数およびＮビット乗数が、該
符号選択入力に依存してそれぞれ符号なしまたは符号付
き数として取扱われる実施例において改善される。本発
明は、さまざまな応用の特殊な状況に有効に適用されう
るが、本発明は特に、ハードウェア乗算器を有する集積
回路中央処理装置内に用いるのに適している。
番目ビットが符号選択入力に依存して０または符号拡張
であり、前記Ｍビット被乗数およびＮビット乗数が、該
符号選択入力に依存してそれぞれ符号なしまたは符号付
き数として取扱われる実施例において改善される。本発
明は、さまざまな応用の特殊な状況に有効に適用されう
るが、本発明は特に、ハードウェア乗算器を有する集積
回路中央処理装置内に用いるのに適している。
【００１３】本発明は、もう１つの特徴から見ると、Ｍ
ビット被乗数にＮビット乗数を乗算し、かつ（Ｍ＋Ｎ）
ビット累算値を加算する電子乗算および加算装置内にお
ける乗算および加算方法を提供し、該方法は、（ｉ）前
記Ｍビット被乗数と前記Ｎビット乗数との乗算を表す一
連の部分被加数を発生するステップと、（ii）前記部分
被加数のそれぞれの１つを入力キャリー保存部分結果に
キャリー保存加算して、出力キャリー保存部分結果を生
じるキャリー保存加算ステップであって、該入力キャリ
ー保存部分結果が、変化するアクティブキャリービット
と、変化するアクティブセーブビットとを有し、該アク
ティブセーブビットの最上位ビットがビット位置Ｚを有
し、該アクティブセーブビットの最下位ビットがビット
位置Ｙを有する、前記キャリー保存加算ステップと、
（iii ）前記（Ｍ＋Ｎ）ビット累算値のＸビットを、キ
ャリー保存サイクルにおいて前記入力キャリー保存部分
結果に、ビット位置Ｚより高いビット位置において加算
するステップであって、ＺおよびＹが共にキャリー保存
サイクル間においてＸだけ増加するようになっている、
該加算ステップと、を含む。
ビット被乗数にＮビット乗数を乗算し、かつ（Ｍ＋Ｎ）
ビット累算値を加算する電子乗算および加算装置内にお
ける乗算および加算方法を提供し、該方法は、（ｉ）前
記Ｍビット被乗数と前記Ｎビット乗数との乗算を表す一
連の部分被加数を発生するステップと、（ii）前記部分
被加数のそれぞれの１つを入力キャリー保存部分結果に
キャリー保存加算して、出力キャリー保存部分結果を生
じるキャリー保存加算ステップであって、該入力キャリ
ー保存部分結果が、変化するアクティブキャリービット
と、変化するアクティブセーブビットとを有し、該アク
ティブセーブビットの最上位ビットがビット位置Ｚを有
し、該アクティブセーブビットの最下位ビットがビット
位置Ｙを有する、前記キャリー保存加算ステップと、
（iii ）前記（Ｍ＋Ｎ）ビット累算値のＸビットを、キ
ャリー保存サイクルにおいて前記入力キャリー保存部分
結果に、ビット位置Ｚより高いビット位置において加算
するステップであって、ＺおよびＹが共にキャリー保存
サイクル間においてＸだけ増加するようになっている、
該加算ステップと、を含む。
【００１４】本発明のもう１つの目的は、高速で演算す
る電子乗算および加算装置を提供することである。演算
速度の増大は、処理における障害を減少せしめ、乗算お
よび加算装置を部分として含む装置の全体的パフォーマ
ンスを改善する。
る電子乗算および加算装置を提供することである。演算
速度の増大は、処理における障害を減少せしめ、乗算お
よび加算装置を部分として含む装置の全体的パフォーマ
ンスを改善する。
【００１５】本発明は、もう１つの特徴から見ると、Ｍ
ビット被乗数にＮビット乗数を乗算し、かつ（Ｍ＋Ｎ）
ビット累算値を加算する電子乗算および加算装置を提供
し、該装置は、（ｉ）前記Ｍビット被乗数と前記Ｎビッ
ト乗数との乗算を表す部分被加数のシーケンスを発生す
る手段と、（ii）少なくとも１つの前記部分被加数を入
力キャリー保存部分結果にキャリー保存加算して出力キ
ャリー保存部分結果を生じるキャリー保存加算手段であ
って、該入力キャリー保存部分結果および該出力キャリ
ー保存部分結果がそれぞれキャリー値およびセーブ値を
含む、前記キャリー保存加算手段と、（iii ）該キャリ
ー値および該セーブ値を、前記（Ｍ＋Ｎ）ビット累算値
の少なくとも一部と、第１部分被加数と、のそれぞれの
１つに初期化する手段と、を含む。
ビット被乗数にＮビット乗数を乗算し、かつ（Ｍ＋Ｎ）
ビット累算値を加算する電子乗算および加算装置を提供
し、該装置は、（ｉ）前記Ｍビット被乗数と前記Ｎビッ
ト乗数との乗算を表す部分被加数のシーケンスを発生す
る手段と、（ii）少なくとも１つの前記部分被加数を入
力キャリー保存部分結果にキャリー保存加算して出力キ
ャリー保存部分結果を生じるキャリー保存加算手段であ
って、該入力キャリー保存部分結果および該出力キャリ
ー保存部分結果がそれぞれキャリー値およびセーブ値を
含む、前記キャリー保存加算手段と、（iii ）該キャリ
ー値および該セーブ値を、前記（Ｍ＋Ｎ）ビット累算値
の少なくとも一部と、第１部分被加数と、のそれぞれの
１つに初期化する手段と、を含む。
【００１６】電子乗算および加算装置の１つの演算段階
は、主計算サイクルの前の該装置の初期化である。本発
明は、キャリー値およびセーブ値を適切に初期化するこ
とによって、主計算演算中に行われる必要のある計算が
減少せしめられ、それによってパフォーマンスの増大が
実現されうることを認識し、かつ利用する。さらに詳述
すると、初期化中に第１部分被加数を処理することによ
り、乗算器の反復数は１だけ減少せしめられうる。一
見、通常は１０と２０との間にある反復総数からの、そ
のような１反復だけの減少は、それほど意味があること
とは思えない。しかし、もし１７反復を必要とする乗算
演算を考えれば、１６反復への１反復の減少は、プロセ
スが、４反復毎マシンサイクルとして、平等に４マシン
サイクルへ分割されることを可能にする。その代案とし
て、４反復毎マシンサイクルを行った後、１サイクルに
おいて追加の反復を行えば、必要なサイクル数を５に増
大させ、あるいは、可能な反復数毎サイクルを５に増大
させることを試みれば、それはタイミングの制約を強く
して、恐らくは最大クロック周波数を減少させ、集積回
路を大きくすることになろう。
は、主計算サイクルの前の該装置の初期化である。本発
明は、キャリー値およびセーブ値を適切に初期化するこ
とによって、主計算演算中に行われる必要のある計算が
減少せしめられ、それによってパフォーマンスの増大が
実現されうることを認識し、かつ利用する。さらに詳述
すると、初期化中に第１部分被加数を処理することによ
り、乗算器の反復数は１だけ減少せしめられうる。一
見、通常は１０と２０との間にある反復総数からの、そ
のような１反復だけの減少は、それほど意味があること
とは思えない。しかし、もし１７反復を必要とする乗算
演算を考えれば、１６反復への１反復の減少は、プロセ
スが、４反復毎マシンサイクルとして、平等に４マシン
サイクルへ分割されることを可能にする。その代案とし
て、４反復毎マシンサイクルを行った後、１サイクルに
おいて追加の反復を行えば、必要なサイクル数を５に増
大させ、あるいは、可能な反復数毎サイクルを５に増大
させることを試みれば、それはタイミングの制約を強く
して、恐らくは最大クロック周波数を減少させ、集積回
路を大きくすることになろう。
【００１７】本発明の実施例においては、前記発生手段
は改変されたブースエンコーダを含み、前記部分被加数
のシーケンスは改変されたブース被加数のシーケンスで
ある。
は改変されたブースエンコーダを含み、前記部分被加数
のシーケンスは改変されたブース被加数のシーケンスで
ある。
【００１８】符号付きおよび符号なし乗算の双方を効果
的に処理するためには、前記Ｎビット乗数が符号付きで
ある時は、該Ｎビット乗数を表す内部乗数のそれぞれの
ビットＲ〔ａ〕が、Ｒ〔（Ｎ−１）から１まで〕は前記
Ｎビット乗数の対応ビットに等しく、Ｒ〔Ｎ〕はＲ
〔（Ｎ−１）〕に等しい、によって与えられ、前記Ｎビ
ット乗数が符号なしである時は、該Ｎビット乗数を表す
内部乗数のそれぞれのビットＲ〔ａ〕が、Ｒ〔（Ｎ−
１）から１まで〕は前記Ｎビット乗数の対応ビットに等
しく、Ｒ〔Ｎ〕は０に等しい、によって与えられること
が好ましい。
的に処理するためには、前記Ｎビット乗数が符号付きで
ある時は、該Ｎビット乗数を表す内部乗数のそれぞれの
ビットＲ〔ａ〕が、Ｒ〔（Ｎ−１）から１まで〕は前記
Ｎビット乗数の対応ビットに等しく、Ｒ〔Ｎ〕はＲ
〔（Ｎ−１）〕に等しい、によって与えられ、前記Ｎビ
ット乗数が符号なしである時は、該Ｎビット乗数を表す
内部乗数のそれぞれのビットＲ〔ａ〕が、Ｒ〔（Ｎ−
１）から１まで〕は前記Ｎビット乗数の対応ビットに等
しく、Ｒ〔Ｎ〕は０に等しい、によって与えられること
が好ましい。
【００１９】乗算されるべき数の長さが奇数（例えば、
上述によればＮ＋１）であるブースエンコード装置の場
合には、第１部分被加数の特に簡単な形式が得られる。
この第１部分被加数は、従って速やかに決定されるの
で、過度に遅延する初期化は回避される。さらに詳述す
ると、もしＲ
上述によればＮ＋１）であるブースエンコード装置の場
合には、第１部分被加数の特に簡単な形式が得られる。
この第１部分被加数は、従って速やかに決定されるの
で、過度に遅延する初期化は回避される。さらに詳述す
ると、もしＲ
〔０〕が０に等しければ、前記第１部分被
加数が０に初期化され、もしＲ
加数が０に初期化され、もしＲ
〔０〕が１に等しけれ
ば、前記第１部分被加数が、前記Ｍビット被乗数のビッ
ト毎の逆に初期化される。
ば、前記第１部分被加数が、前記Ｍビット被乗数のビッ
ト毎の逆に初期化される。
【００２０】さらに詳述すると、もしＲ
〔０〕が０に等
しければ、前記第１部分被加数は理想的には０にセット
されるべきであり、もしＲ
しければ、前記第１部分被加数は理想的には０にセット
されるべきであり、もしＲ
〔０〕が１に等しければ、前
記第１部分被加数は理想的にはマイナス前記Ｍビット被
乗数にセットされるべきである。
記第１部分被加数は理想的にはマイナス前記Ｍビット被
乗数にセットされるべきである。
【００２１】好ましい初期化は、もしＲ
〔０〕が０に等
しければ、前記第１部分被加数が０に初期化され、もし
Ｒ
しければ、前記第１部分被加数が０に初期化され、もし
Ｒ
〔０〕が１に等しければ、前記第１部分被加数が、前
記Ｍビット被乗数のビット毎の逆に初期化されるもので
ある。しかし、前記Ｍビット被乗数のビット毎の逆は、
マイナス該Ｍビットの被乗数より１小さいので、これ
は、もしＲ
記Ｍビット被乗数のビット毎の逆に初期化されるもので
ある。しかし、前記Ｍビット被乗数のビット毎の逆は、
マイナス該Ｍビットの被乗数より１小さいので、これ
は、もしＲ
〔０〕が１ならば、余分な１を後に加算する
必要性を導入する。実施例は、前記キャリー値および前
記セーブ値を加算するための最終加算器を含み、該最終
加算器に対するキャリー入力ビットはＲ
必要性を導入する。実施例は、前記キャリー値および前
記セーブ値を加算するための最終加算器を含み、該最終
加算器に対するキャリー入力ビットはＲ
〔０〕にセット
される。
される。
【００２２】乗算反復に続いてキャリー値およびセーブ
値を加算する最終加算器の配設は、追加のオーバヘッド
を招くことなしに２の補数でなく１の補数がとられたの
で、要求される前記「１」を加算する機会を与える。最
終加算器のキャリービットは、それ以外には使用されな
いはずである。
値を加算する最終加算器の配設は、追加のオーバヘッド
を招くことなしに２の補数でなく１の補数がとられたの
で、要求される前記「１」を加算する機会を与える。最
終加算器のキャリービットは、それ以外には使用されな
いはずである。
【００２３】本発明は、さらにもう１つの特徴から見る
と、Ｍビットの被乗数にＮビットの乗数を乗算し、かつ
（Ｍ＋Ｎ）ビットの累算値を加算する電子乗算および加
算装置内における乗算および加算方法を提供し、該方法
は、（ｉ）前記Ｍビットの被乗数と前記Ｎビットの乗数
との乗算を表す一連の部分被加数を発生するステップ
と、（ii）前記部分被加数のそれぞれの１つを入力キャ
リー保存部分結果にキャリー保存加算して、出力キャリ
ー保存部分結果を生じるキャリー保存加算ステップであ
って、該入力キャリー保存部分結果および該出力キャリ
ー保存部分結果がそれぞれキャリー値およびセーブ値を
含む、前記キャリー保存加算ステップと、（iii ）該キ
ャリー値および該セーブ値を、前記（Ｍ＋Ｎ）ビットの
累算値の少なくとも一部と、第１部分被加数と、のそれ
ぞれの１つに初期化するステップと、を含む。
と、Ｍビットの被乗数にＮビットの乗数を乗算し、かつ
（Ｍ＋Ｎ）ビットの累算値を加算する電子乗算および加
算装置内における乗算および加算方法を提供し、該方法
は、（ｉ）前記Ｍビットの被乗数と前記Ｎビットの乗数
との乗算を表す一連の部分被加数を発生するステップ
と、（ii）前記部分被加数のそれぞれの１つを入力キャ
リー保存部分結果にキャリー保存加算して、出力キャリ
ー保存部分結果を生じるキャリー保存加算ステップであ
って、該入力キャリー保存部分結果および該出力キャリ
ー保存部分結果がそれぞれキャリー値およびセーブ値を
含む、前記キャリー保存加算ステップと、（iii ）該キ
ャリー値および該セーブ値を、前記（Ｍ＋Ｎ）ビットの
累算値の少なくとも一部と、第１部分被加数と、のそれ
ぞれの１つに初期化するステップと、を含む。
【００２４】本発明の、以上の、およびその他の、諸目
的、諸特徴、および諸利点は、添付図面を参照しつつ行
われる、実施例に関する以下の詳細な説明において明ら
かにされる。
的、諸特徴、および諸利点は、添付図面を参照しつつ行
われる、実施例に関する以下の詳細な説明において明ら
かにされる。
【００２５】
【実施例】上述の回路は、
（１）（Ｎ＋Ｍ）ビットの積を生じるＮビット数とＭビ
ット数との乗算。 （２）Ｎビット数とＭビット数とを互いに乗算し、かつ
（Ｎ＋Ｍ）ビット累算値を加算して（Ｎ＋Ｍ）ビットの
結果を生じる、乗算−累算演算。 を処理しうる。この回路は、これらの双方を符号付きお
よび符号なしバリアント（ｖａｒｉａｎｔ）として供給
しうる。上述の回路は、例としてＮ＝Ｍ＝３２の特殊な
場合を用いている。（すなわち、３２×３２→６４の乗
算、また３２×３２＋６４→６４の乗算−累算）。
ット数との乗算。 （２）Ｎビット数とＭビット数とを互いに乗算し、かつ
（Ｎ＋Ｍ）ビット累算値を加算して（Ｎ＋Ｍ）ビットの
結果を生じる、乗算−累算演算。 を処理しうる。この回路は、これらの双方を符号付きお
よび符号なしバリアント（ｖａｒｉａｎｔ）として供給
しうる。上述の回路は、例としてＮ＝Ｍ＝３２の特殊な
場合を用いている。（すなわち、３２×３２→６４の乗
算、また３２×３２＋６４→６４の乗算−累算）。
【００２６】「マルチプライヤ（ｍｕｌｔｉｐｌｉｅ
ｒ）」という用語は、以下においては、それぞれ乗算器
回路のため、および乗算における２つのオペランドの一
方のため、の両方に用いられる。いずれが意図されてい
るかは、「回路」または「オペランド」の使用から、ま
たは文脈から、明らなはずである。
ｒ）」という用語は、以下においては、それぞれ乗算器
回路のため、および乗算における２つのオペランドの一
方のため、の両方に用いられる。いずれが意図されてい
るかは、「回路」または「オペランド」の使用から、ま
たは文脈から、明らなはずである。
【００２７】Ｍビット被乗数Ｄに対するＮビット乗数Ｒ
の乗算は、通常ハードウェアにおいて次の２つの主要ス
テップとして行われる。 (1) (a) 各々の乗算が容易に生成でき、また(b) Ｘ0 ＋
Ｘ1 ＋．．．＋Ｘk ＝Ｒが成り立つように、被乗数Ｄの
乗算の集合、Ｘ0 ＊Ｄ、Ｘ1 ＊Ｄ、．．．．Ｘk ＊Ｄを
形成して、Ｘ0 ＊Ｄ、Ｘ1 ＊Ｄ．．．及びＸk ＊Ｄの和
が、Ｒ＊Ｄ即ち求める積に等しくなるようにする。 (2) ステップ(1) で発生された被乗数の倍数を加算す
る。
の乗算は、通常ハードウェアにおいて次の２つの主要ス
テップとして行われる。 (1) (a) 各々の乗算が容易に生成でき、また(b) Ｘ0 ＋
Ｘ1 ＋．．．＋Ｘk ＝Ｒが成り立つように、被乗数Ｄの
乗算の集合、Ｘ0 ＊Ｄ、Ｘ1 ＊Ｄ、．．．．Ｘk ＊Ｄを
形成して、Ｘ0 ＊Ｄ、Ｘ1 ＊Ｄ．．．及びＸk ＊Ｄの和
が、Ｒ＊Ｄ即ち求める積に等しくなるようにする。 (2) ステップ(1) で発生された被乗数の倍数を加算す
る。
【００２８】段階（１）：被乗数の倍数の形成
段階（１）は、さまざまな方法で行われうる。最も簡単
な方法は、（被乗数の倍数がＮ個存在するように）ｋ＝
Ｎ−１とし、次に、Ｒのビットｉ（以下Ｒ〔ｉ〕または
Ｒｉとする）が０であればＸｉ＝０とし、Ｒ〔ｉ〕が１
であればＸｉ＝２i とする。各々のＸｉは、０または２
の累乗であるから、被乗数の倍数Ｘｉ＊Ｄは、０、また
はＤをｉビットだけ左へシフトした結果を用いることに
より、容易に形成されうる。
な方法は、（被乗数の倍数がＮ個存在するように）ｋ＝
Ｎ−１とし、次に、Ｒのビットｉ（以下Ｒ〔ｉ〕または
Ｒｉとする）が０であればＸｉ＝０とし、Ｒ〔ｉ〕が１
であればＸｉ＝２i とする。各々のＸｉは、０または２
の累乗であるから、被乗数の倍数Ｘｉ＊Ｄは、０、また
はＤをｉビットだけ左へシフトした結果を用いることに
より、容易に形成されうる。
【００２９】乗算の結果は、いずれのオペランドよりも
長いので、被乗数の倍数Ｘｉ＊Ｄは、積の全てのビット
を決定するために十分なビットにより構成されなければ
ならない。即ちそれぞれの被乗数を、その左側のビット
によって拡張することが要求される。これにより、符号
付きおよび符号なし被乗数の相違に対応することができ
る。即ち符号付き被乗数は、その符号ビットのコピーに
よって拡張され、一方符号なし被乗数は、０によって拡
張される。被乗数のこの拡張は、単一の０または符号ビ
ットのコピーによってそれをわずかに拡張することによ
り、しばしば物理的に実行され、その際この単一の余分
なビットは、全ての残りのビットの（共通）値を代表す
るものと理解される。
長いので、被乗数の倍数Ｘｉ＊Ｄは、積の全てのビット
を決定するために十分なビットにより構成されなければ
ならない。即ちそれぞれの被乗数を、その左側のビット
によって拡張することが要求される。これにより、符号
付きおよび符号なし被乗数の相違に対応することができ
る。即ち符号付き被乗数は、その符号ビットのコピーに
よって拡張され、一方符号なし被乗数は、０によって拡
張される。被乗数のこの拡張は、単一の０または符号ビ
ットのコピーによってそれをわずかに拡張することによ
り、しばしば物理的に実行され、その際この単一の余分
なビットは、全ての残りのビットの（共通）値を代表す
るものと理解される。
【００３０】別の方法で時おり用いられるものとして、
例えば、アドバンストＲＩＳＣマシン社（Ａｄｖａｎｃ
ｅｄ ＲＩＳＣ Ｍａｃｈｉｎｅ Ｌｍｉｔｅｄ）のＡ
ＲＭ６集積回路の乗算命令のように、２つのＮビット数
の積の、下位Ｎビットのみを発生するものがある。この
場合には、上記のように被乗数を拡張する必要はない。
被乗数は、前記命令の符号付きおよび符号なしバリアン
トの双方に対して同じに取扱われうる。少々明瞭でない
が、乗算器はそのようにできる。結局、前記命令の符号
付きおよび符号なしバージョンの間には全く差がなく、
１つの命令のみが与えられさえすればよい。
例えば、アドバンストＲＩＳＣマシン社（Ａｄｖａｎｃ
ｅｄ ＲＩＳＣ Ｍａｃｈｉｎｅ Ｌｍｉｔｅｄ）のＡ
ＲＭ６集積回路の乗算命令のように、２つのＮビット数
の積の、下位Ｎビットのみを発生するものがある。この
場合には、上記のように被乗数を拡張する必要はない。
被乗数は、前記命令の符号付きおよび符号なしバリアン
トの双方に対して同じに取扱われうる。少々明瞭でない
が、乗算器はそのようにできる。結局、前記命令の符号
付きおよび符号なしバージョンの間には全く差がなく、
１つの命令のみが与えられさえすればよい。
【００３１】この方式による符号なしおよび符号付き乗
数Ｒの間の差の処理は、いくぶん巧妙なものである。ま
ず、Ｘｉを加算するとＲになることに注目する。この方
式は、「本来」符号なし乗算アルゴリズムである。それ
ゆえ、必要とされるのは、符号付き乗数の処理方法であ
る。これを処理するのには、いくつかの方法があり、そ
の多くは、次のいずれかの方法による(a) Ｒが負のと
き、余分な２N ＊Ｄを減算して最終結果を調節する、ま
たは（ｂ）もしＲ〔ｋ〕＝１、すなわちもしＲが負なら
ば、Ｘｋを＋２k ではなく−２k にする。
数Ｒの間の差の処理は、いくぶん巧妙なものである。ま
ず、Ｘｉを加算するとＲになることに注目する。この方
式は、「本来」符号なし乗算アルゴリズムである。それ
ゆえ、必要とされるのは、符号付き乗数の処理方法であ
る。これを処理するのには、いくつかの方法があり、そ
の多くは、次のいずれかの方法による(a) Ｒが負のと
き、余分な２N ＊Ｄを減算して最終結果を調節する、ま
たは（ｂ）もしＲ〔ｋ〕＝１、すなわちもしＲが負なら
ば、Ｘｋを＋２k ではなく−２k にする。
【００３２】もっと洗練された技術は、改変されたブー
ス・エンコーディングである。これは、Ｎが偶数である
か奇数であるかにより、２つのやや異なる形式になる。
Ｎが偶数ならば、ｋ＝Ｎ／２−１とし（よって、Ｎ／２
個の被乗数の倍数を形成することになる）、次のように
定義する。
ス・エンコーディングである。これは、Ｎが偶数である
か奇数であるかにより、２つのやや異なる形式になる。
Ｎが偶数ならば、ｋ＝Ｎ／２−１とし（よって、Ｎ／２
個の被乗数の倍数を形成することになる）、次のように
定義する。
【数１】
ここで、ｉ＝１，２，．．．，ｋ
【００３３】これを考察するもう１つの方法は、乗数
を、２進小数点の後の単一ビットＲ〔−１〕によって拡
張し、Ｒ〔−１〕を０と置く（これは、乗数の値を不変
に保つ）ことである。その時上記第２式は、ｉ＝０の場
合にも適用でき、その場合上記第１式に簡単化される。
すなわち、Ｘ０に対する外見上の特殊な場合は、この定
義、すなわち０としてのＲ〔−１〕により回避できる。
その時、以下のようにＸｉはＲの符号付き値に等しくな
る。
を、２進小数点の後の単一ビットＲ〔−１〕によって拡
張し、Ｒ〔−１〕を０と置く（これは、乗数の値を不変
に保つ）ことである。その時上記第２式は、ｉ＝０の場
合にも適用でき、その場合上記第１式に簡単化される。
すなわち、Ｘ０に対する外見上の特殊な場合は、この定
義、すなわち０としてのＲ〔−１〕により回避できる。
その時、以下のようにＸｉはＲの符号付き値に等しくな
る。
【数２】
【００３４】さらに、それぞれのＸｉは、２の累乗に集
合｛−２，−１，０，１，２｝からの数を乗算したもの
であり、０、２の累乗、マイナス２の累乗、の値を有す
る。これにより被乗数の倍数Ｘｉ＊Ｄが容易に形成され
る。この方法は、前出の容易な方法におけるほど、容易
ではない。それは、２の正の累乗と同様に２の負の累乗
にも対処しなくてはならないが、実質的利点として第２
段階において加算すべき被乗数の倍数が、Ｎ個ではなく
Ｎ／２個であることのみだからである。負の被乗数の倍
数は、対応する正の倍数を形成するための被乗数をシフ
トさせ、次に「１の補数をとって１を加算する」方法に
より負にすることによって行われうる−この段階におい
ては１の加算は行われないが、それは第２段階へ移管さ
れる。従って、第２段階において加算されるのは、Ｎ／
２個の被乗数の倍数およびＮ／２個の単一ビット（これ
らは、対応する被乗数の倍数が正のとき０であり、負の
とき１である）で終わることになる。これはなお、Ｎ個
の全ての被乗数の倍数を扱う場合に比し実質的な改善と
なる。
合｛−２，−１，０，１，２｝からの数を乗算したもの
であり、０、２の累乗、マイナス２の累乗、の値を有す
る。これにより被乗数の倍数Ｘｉ＊Ｄが容易に形成され
る。この方法は、前出の容易な方法におけるほど、容易
ではない。それは、２の正の累乗と同様に２の負の累乗
にも対処しなくてはならないが、実質的利点として第２
段階において加算すべき被乗数の倍数が、Ｎ個ではなく
Ｎ／２個であることのみだからである。負の被乗数の倍
数は、対応する正の倍数を形成するための被乗数をシフ
トさせ、次に「１の補数をとって１を加算する」方法に
より負にすることによって行われうる−この段階におい
ては１の加算は行われないが、それは第２段階へ移管さ
れる。従って、第２段階において加算されるのは、Ｎ／
２個の被乗数の倍数およびＮ／２個の単一ビット（これ
らは、対応する被乗数の倍数が正のとき０であり、負の
とき１である）で終わることになる。これはなお、Ｎ個
の全ての被乗数の倍数を扱う場合に比し実質的な改善と
なる。
【００３５】Ｎが奇数ならば、ｋ＝（Ｎ−１）／２であ
ること以外では、極めて良く似たことを行い、Ｘｉに対
する式は次のようになる。
ること以外では、極めて良く似たことを行い、Ｘｉに対
する式は次のようになる。
【数３】
ここで、ｉ＝１，２，．．．，ｋ
【００３６】（この場合も、Ｘ０に対する式は実際には
特殊な場合ではなく、第２式が正しい値を生じるように
するためには、Ｒ〔−１〕＝Ｒ〔−２〕＝０と定義しさ
えすればよい）。
特殊な場合ではなく、第２式が正しい値を生じるように
するためには、Ｒ〔−１〕＝Ｒ〔−２〕＝０と定義しさ
えすればよい）。
【００３７】改変されたブース・エンコーディングは互
いに加算されるべき被乗数の倍数を半分にするだけでな
く、いま１つの利点を有し、乗数を符号なし数でなく、
符号付き数として自然な形で処理する。前出の技術にお
いては、符号付き乗数を特殊な場合として処理しなくて
はならなかった。それは、符号なし数の長さがどうであ
れ、それは負符号付き値を有しえないからである。逆は
容易であり、長さＮ＋１ビットまたはそれ以上の符号付
き数は、長さＮビットの符号なし値（または実に、長さ
Ｎビットの符号付き値）を有しうる。それゆえ、もし符
号付きおよび符号なしの３２ビット乗数を処理しうる乗
算器回路が欲しければ、例えば、３３ビットの、または
それより長い、ブース・エンコーダでそのジョブを行え
る。行うべき全てのことは、乗数を、その左端において
１つまたはそれ以上の追加ビットによって拡張し、該乗
数が符号なしとして取扱われる場合、これらのビットを
０にし、該乗数が符号付きとして取扱われる場合、存在
する符号のコピーとすることのみである。
いに加算されるべき被乗数の倍数を半分にするだけでな
く、いま１つの利点を有し、乗数を符号なし数でなく、
符号付き数として自然な形で処理する。前出の技術にお
いては、符号付き乗数を特殊な場合として処理しなくて
はならなかった。それは、符号なし数の長さがどうであ
れ、それは負符号付き値を有しえないからである。逆は
容易であり、長さＮ＋１ビットまたはそれ以上の符号付
き数は、長さＮビットの符号なし値（または実に、長さ
Ｎビットの符号付き値）を有しうる。それゆえ、もし符
号付きおよび符号なしの３２ビット乗数を処理しうる乗
算器回路が欲しければ、例えば、３３ビットの、または
それより長い、ブース・エンコーダでそのジョブを行え
る。行うべき全てのことは、乗数を、その左端において
１つまたはそれ以上の追加ビットによって拡張し、該乗
数が符号なしとして取扱われる場合、これらのビットを
０にし、該乗数が符号付きとして取扱われる場合、存在
する符号のコピーとすることのみである。
【００３８】符号付きおよび符号なし被乗数の間の相違
の処理は、前出と同じ技術によって行われる。被乗数の
倍数を形成するための、他の、さらに洗練された方法も
存在し、複雑性になるが、該倍数の数をさらに減少させ
ることができる。
の処理は、前出と同じ技術によって行われる。被乗数の
倍数を形成するための、他の、さらに洗練された方法も
存在し、複雑性になるが、該倍数の数をさらに減少させ
ることができる。
【００３９】段階（２）：被乗数の倍数の加算
段階（１）の後には、互いに加算されるべきかなり多
数、例えば３３ビットまたは３４ビットの改変されたブ
ース・エンコーダを、符号付きおよび符号なし３２×３
２乗算の双方を行いうる回路として用いる場合には１７
個、の被乗数の倍数が存在する。
数、例えば３３ビットまたは３４ビットの改変されたブ
ース・エンコーダを、符号付きおよび符号なし３２×３
２乗算の双方を行いうる回路として用いる場合には１７
個、の被乗数の倍数が存在する。
【００４０】最も簡単には、単に、それらの２つを互い
に加算し、該最初の２つのものの和に対して第３のもの
を加算し、その結果である和に第４のものを加算し、な
どして、最後の和を得るまで続ける。（ところで、それ
ぞれの加算はまた、改変されたブース・エンコーディン
グによって発生させられたエクストラビットの１つを、
加算器に対するキャリー入力として用いて取扱うことが
可能である）。この技術は、ＡＲＭ６集積回路によって
用いられるものと同様である。
に加算し、該最初の２つのものの和に対して第３のもの
を加算し、その結果である和に第４のものを加算し、な
どして、最後の和を得るまで続ける。（ところで、それ
ぞれの加算はまた、改変されたブース・エンコーディン
グによって発生させられたエクストラビットの１つを、
加算器に対するキャリー入力として用いて取扱うことが
可能である）。この技術は、ＡＲＭ６集積回路によって
用いられるものと同様である。
【００４１】１つの相違は、現在の場合、全ての被乗数
の倍数を一度に発生させずに、必要に応じて発生させる
ことである。他の主たる相違は、この技術においては不
規則性が処理されることである。即ち、最初の加算が行
えるためには、２つの被乗数の倍数が発生されなくては
ならないが、他の各々の加算の前には１つの倍数が発生
されればよい。これは、この不規則性がない乗算−累算
機能を、「これまでの和」を累算値に初期化し、１つの
被乗数の倍数を繰返し発生させその結果をこれまでの和
に加算することによって実現するために、利用される。
（簡単な乗算を行う場合、これまでの和が累算値にでは
なく０に初期化されること以外、同じことが行われ
る）。
の倍数を一度に発生させずに、必要に応じて発生させる
ことである。他の主たる相違は、この技術においては不
規則性が処理されることである。即ち、最初の加算が行
えるためには、２つの被乗数の倍数が発生されなくては
ならないが、他の各々の加算の前には１つの倍数が発生
されればよい。これは、この不規則性がない乗算−累算
機能を、「これまでの和」を累算値に初期化し、１つの
被乗数の倍数を繰返し発生させその結果をこれまでの和
に加算することによって実現するために、利用される。
（簡単な乗算を行う場合、これまでの和が累算値にでは
なく０に初期化されること以外、同じことが行われ
る）。
【００４２】これはまた、前の段落において示唆された
ことを完成する。即ち、実際、改変されたブース・エン
コーダからの全てのエクストラビットを処理するのには
少なすぎる１回の加算しかなかったのが、いまは適当な
数が存在する。
ことを完成する。即ち、実際、改変されたブース・エン
コーダからの全てのエクストラビットを処理するのには
少なすぎる１回の加算しかなかったのが、いまは適当な
数が存在する。
【００４３】この技術における主たる問題は、それぞれ
の加算が長いキャリー連鎖（ｃａｒｒｙ ｃｈａｉｎ）
を含むために、相当な時間の量を要することである。こ
れに対する良い解決法は、「キャリー保存」加算であ
り、これは、１つの数を得るための、２つの数とキャリ
ービットとの加算は必然的に長いキャリー連鎖を含む
が、２つの数を得るための、３つの数とキャリービット
との加算はそれを必要としないことに基づいている。詳
述すると、３つの数Ｘ〔Ｎ：０〕、Ｙ〔Ｎ：０〕、Ｚ
〔Ｎ：０〕とキャリービットＷとがある場合、それらは
２つの数Ｓ〔Ｎ：０〕およびＣ〔Ｎ＋１：０〕に減少さ
せられ、これらの２数は加算された時、各々のビット列
内において異なる３つの単一ビットの加算を単に行うこ
とによって得られる値と同じ値になる。
の加算が長いキャリー連鎖（ｃａｒｒｙ ｃｈａｉｎ）
を含むために、相当な時間の量を要することである。こ
れに対する良い解決法は、「キャリー保存」加算であ
り、これは、１つの数を得るための、２つの数とキャリ
ービットとの加算は必然的に長いキャリー連鎖を含む
が、２つの数を得るための、３つの数とキャリービット
との加算はそれを必要としないことに基づいている。詳
述すると、３つの数Ｘ〔Ｎ：０〕、Ｙ〔Ｎ：０〕、Ｚ
〔Ｎ：０〕とキャリービットＷとがある場合、それらは
２つの数Ｓ〔Ｎ：０〕およびＣ〔Ｎ＋１：０〕に減少さ
せられ、これらの２数は加算された時、各々のビット列
内において異なる３つの単一ビットの加算を単に行うこ
とによって得られる値と同じ値になる。
【数４】
【００４４】但し、
Ｃ
〔０〕＝Ｗ かつ、
ｉ＝０，１，．．．，Ｎ
（Ｃ〔ｉ＋１〕，Ｓ〔ｉ〕）は、Ｘ〔ｉ〕、Ｙ〔ｉ〕、
およびＺ〔ｉ〕の２ビット和である。
およびＺ〔ｉ〕の２ビット和である。
【００４５】計算は、それぞれの列に対してキャリー連
鎖なしに別個に行われるので、通常の加算よりもかなり
高速である。（例えば、ＡＲＭ６における乗算は通常の
加算を用い、それらの１つ１つをクロックサイクル毎に
管理した。キャリー保存加算を用いる集積回路は、４回
またはそれ以上の加算をクロックサイクル毎に管理しう
る。）
鎖なしに別個に行われるので、通常の加算よりもかなり
高速である。（例えば、ＡＲＭ６における乗算は通常の
加算を用い、それらの１つ１つをクロックサイクル毎に
管理した。キャリー保存加算を用いる集積回路は、４回
またはそれ以上の加算をクロックサイクル毎に管理しう
る。）
【００４６】加算されるべきＪ個の被乗数の倍数があれ
ば、それらを、最終結果を得るために加算しなくてはな
らないちょうど２つの数まで減少させるのに、この技術
をＪ−２回用いればよい。この最後の加算は、通常の加
算を必要とするが、Ｊ−２回のキャリー保存加算と１回
の通常加算との全体としての総計は、元のＪ−１回の通
常加算に比しかなりの改善になっている。
ば、それらを、最終結果を得るために加算しなくてはな
らないちょうど２つの数まで減少させるのに、この技術
をＪ−２回用いればよい。この最後の加算は、通常の加
算を必要とするが、Ｊ−２回のキャリー保存加算と１回
の通常加算との全体としての総計は、元のＪ−１回の通
常加算に比しかなりの改善になっている。
【００４７】ある大形の高価な乗算器は、実際に全ての
被乗数の倍数を直ちに発生する。これらによれば、加算
の遅延の多くは、多数の加算器回路が必要となるが、加
算を並列に行うことによって解消できる。例えば、１７
個の被乗数の倍数を最終積まで減少させるためには、５
段階の通常加算（第１のものはそれらを９個の数まで減
少させ、第２のものは５個まで減少させ、第３のものは
３個まで減少させ、第４のものは２個まで減少させ、第
５のものは１個まで減少させる）、または６段階のキャ
リー保存加算および１回の最後の通常加算（１７→１２
→８→６→４→３→２→１）を用いることもできる。キ
ャリー保存加算の時間的利点は、この場合は前よりも少
ないが、この場合は、キャリー保存加算のもう１つの利
点が重要であり、キャリー保存加算器はまた通常の加算
器よりもずっと小さい。
被乗数の倍数を直ちに発生する。これらによれば、加算
の遅延の多くは、多数の加算器回路が必要となるが、加
算を並列に行うことによって解消できる。例えば、１７
個の被乗数の倍数を最終積まで減少させるためには、５
段階の通常加算（第１のものはそれらを９個の数まで減
少させ、第２のものは５個まで減少させ、第３のものは
３個まで減少させ、第４のものは２個まで減少させ、第
５のものは１個まで減少させる）、または６段階のキャ
リー保存加算および１回の最後の通常加算（１７→１２
→８→６→４→３→２→１）を用いることもできる。キ
ャリー保存加算の時間的利点は、この場合は前よりも少
ないが、この場合は、キャリー保存加算のもう１つの利
点が重要であり、キャリー保存加算器はまた通常の加算
器よりもずっと小さい。
【００４８】しかし、小形の簡単な回路を実現させたい
場合、この種の並列加算は望ましくない。通常のアプロ
ーチは通常の加算器におけるものと同様であり、「キャ
リー」値および「セーブ」値が、（例えば、それらの双
方を０に初期化することにより）それらの和が０になる
ように初期化され、次に被乗数の倍数を１つずつ加算す
るためにキャリー保存加算が用いられる。最後に、「キ
ャリー」値と「セーブ」値との最終和を形成するため
に、通常の加算が用いられる。前と同様に、「キャリ
ー」値および「セーブ」値を、例えば、それらの一方を
０に、かつ他方を累算値にして、それらの和が累算値に
なるように初期化することにより、自由な乗算−累算演
算を得ることができる。実際、初期化すべき２つの値が
あるので、２つの累算値を加算しうるはずであるが、こ
れは極めて有用ではない。この第２の累算値スロットを
利用する、より良い方法は後述される。
場合、この種の並列加算は望ましくない。通常のアプロ
ーチは通常の加算器におけるものと同様であり、「キャ
リー」値および「セーブ」値が、（例えば、それらの双
方を０に初期化することにより）それらの和が０になる
ように初期化され、次に被乗数の倍数を１つずつ加算す
るためにキャリー保存加算が用いられる。最後に、「キ
ャリー」値と「セーブ」値との最終和を形成するため
に、通常の加算が用いられる。前と同様に、「キャリ
ー」値および「セーブ」値を、例えば、それらの一方を
０に、かつ他方を累算値にして、それらの和が累算値に
なるように初期化することにより、自由な乗算−累算演
算を得ることができる。実際、初期化すべき２つの値が
あるので、２つの累算値を加算しうるはずであるが、こ
れは極めて有用ではない。この第２の累算値スロットを
利用する、より良い方法は後述される。
【００４９】上述の事項は、（Ｎ＋Ｍ）ビットの加算を
行うと仮定している。例えば、３２×３２の乗算が実行
するときは、６４ビットの加算が行われるだろう。これ
は通常、他のデータバスの２倍広いデータバス部分を必
要とすることになるので、厄介である。
行うと仮定している。例えば、３２×３２の乗算が実行
するときは、６４ビットの加算が行われるだろう。これ
は通常、他のデータバスの２倍広いデータバス部分を必
要とすることになるので、厄介である。
【００５０】しかし、もし加算しようとする値に注目す
れば、それらが、Ｍビットよりもやや多くの対象領域含
むのみであることがわかる。例えば、奇数のＮを有する
改変されたブース・エンコーダに対するＸｉ＊Ｄを考え
てみる。Ｘｉ＊Ｄに対応するＸｉは、−２(2*i) 、−２
(2*i-1) 、０、２(2*i-1) 、２(2*i) の１つである。
れば、それらが、Ｍビットよりもやや多くの対象領域含
むのみであることがわかる。例えば、奇数のＮを有する
改変されたブース・エンコーダに対するＸｉ＊Ｄを考え
てみる。Ｘｉ＊Ｄに対応するＸｉは、−２(2*i) 、−２
(2*i-1) 、０、２(2*i-1) 、２(2*i) の１つである。
【表１】
【００５１】上位Ｎ−２＊ｉビットおよび下位２＊ｉ−
１ビットの双方は、それほど関心のあるものではない。
特に、各々の場合において、全て０にするようにキャリ
ービットを下位２＊ｉ−１ビットに加算し、また同じキ
ャリーを中位Ｍ＋１ビットに加算することができる。す
なわち、上記の表１を下記の表２によって置換すること
ができる。
１ビットの双方は、それほど関心のあるものではない。
特に、各々の場合において、全て０にするようにキャリ
ービットを下位２＊ｉ−１ビットに加算し、また同じキ
ャリーを中位Ｍ＋１ビットに加算することができる。す
なわち、上記の表１を下記の表２によって置換すること
ができる。
【表２】
【００５２】この場合、キャリー保存加算を下位２＊ｉ
−１ビットに対して行う必要がないことがわかる。２つ
の値と０とのキャリー保存加算を行わずに、該２つの値
を単に不変のままにしておくことができる。さらに、
「セーブ」値および「キャリー」値の上位Ｎ−２＊ｉビ
ットが、これまで全て同じである限り、全ての上位Ｎ−
２＊ｉ列の加算は同じになるので、それらを全て評価す
るためには、１つの回路が必要とされるのみである。そ
の結果、下記の条件により、ちょうどＭ＋２個の列加算
器（中位Ｍ＋１ビットに対するＭ＋１個と、上位Ｎ−２
＊ｉビットに対する１個とを足したもの）によって全て
が行われうる。 (a) 同じ上位Ｎビットを有する「セーブ」値から開始
する。 (b) 同じ上位Ｎビットを有する「キャリー」値から開
始する。 (c) それぞれの加算が要求する上位における同じビット
の数が、前のものよりも少ないように、被乗数の倍数を
Ｘ０＊Ｄ、Ｘ１＊Ｄ、Ｘ２＊Ｄ、．．．、Ｘｋ＊Ｄの順
序で加算する。 (d) それぞれの反復において「関心ある領域」を２ビッ
トだけ左へシフトさせ、下位端から脱落するビットを取
って記憶する。計算の終了時に、これらのビットは最終
「キャリー」値および「セーブ」値の低位端を形成し、
一方最後の「対象領域」内のそれらは、それらの高位端
を形成する。
−１ビットに対して行う必要がないことがわかる。２つ
の値と０とのキャリー保存加算を行わずに、該２つの値
を単に不変のままにしておくことができる。さらに、
「セーブ」値および「キャリー」値の上位Ｎ−２＊ｉビ
ットが、これまで全て同じである限り、全ての上位Ｎ−
２＊ｉ列の加算は同じになるので、それらを全て評価す
るためには、１つの回路が必要とされるのみである。そ
の結果、下記の条件により、ちょうどＭ＋２個の列加算
器（中位Ｍ＋１ビットに対するＭ＋１個と、上位Ｎ−２
＊ｉビットに対する１個とを足したもの）によって全て
が行われうる。 (a) 同じ上位Ｎビットを有する「セーブ」値から開始
する。 (b) 同じ上位Ｎビットを有する「キャリー」値から開
始する。 (c) それぞれの加算が要求する上位における同じビット
の数が、前のものよりも少ないように、被乗数の倍数を
Ｘ０＊Ｄ、Ｘ１＊Ｄ、Ｘ２＊Ｄ、．．．、Ｘｋ＊Ｄの順
序で加算する。 (d) それぞれの反復において「関心ある領域」を２ビッ
トだけ左へシフトさせ、下位端から脱落するビットを取
って記憶する。計算の終了時に、これらのビットは最終
「キャリー」値および「セーブ」値の低位端を形成し、
一方最後の「対象領域」内のそれらは、それらの高位端
を形成する。
【００５３】このことにより、乗算器の主要部分を、デ
ータバスの幅の倍増ではなく、該幅のほんのわずかな
「増大」によって、実現することが可能となる。最後の
加算は、なおダブル幅のものでなくてはならないが、シ
ングル幅加算器の２回の使用により、第１加算からのキ
ャリー出力ビットを第２加算に対するキャリー入力とし
て用いる技術を利用して実現されうる。
ータバスの幅の倍増ではなく、該幅のほんのわずかな
「増大」によって、実現することが可能となる。最後の
加算は、なおダブル幅のものでなくてはならないが、シ
ングル幅加算器の２回の使用により、第１加算からのキ
ャリー出力ビットを第２加算に対するキャリー入力とし
て用いる技術を利用して実現されうる。
【００５４】制限に関しては、最後の２つは、回路を正
当に実現できるかどうかの問題がある。しかし、最初の
２つは、任意の累算値が、もし符号付きのものならば、
約Ｎ＋Ｍビットの広さのものではなく、高々Ｍビットで
あることを意味している。累算値に関するこの制限を回
避する技術は後述され、例えば、単に３２×３２＋３２
ではなく３２×３２＋６４の乗算−累算命令の実現が可
能となる。
当に実現できるかどうかの問題がある。しかし、最初の
２つは、任意の累算値が、もし符号付きのものならば、
約Ｎ＋Ｍビットの広さのものではなく、高々Ｍビットで
あることを意味している。累算値に関するこの制限を回
避する技術は後述され、例えば、単に３２×３２＋３２
ではなく３２×３２＋６４の乗算−累算命令の実現が可
能となる。
【００５５】任意の特定の乗算器は、被乗数の倍数を発
生し且つ現在の「キャリー」および「セーブ」形式に対
してキャリー保存加算を行う、ハードウェアの多数の例
を含みうることに注意すべきである（このハードウェア
は、以下においては「乗算器行」と呼ばれる）。極端な
例では、図１に示されているようにそれぞれの反復に対
する別個の乗算器行を有する、全乗算器アレイがある。
生し且つ現在の「キャリー」および「セーブ」形式に対
してキャリー保存加算を行う、ハードウェアの多数の例
を含みうることに注意すべきである（このハードウェア
は、以下においては「乗算器行」と呼ばれる）。極端な
例では、図１に示されているようにそれぞれの反復に対
する別個の乗算器行を有する、全乗算器アレイがある。
【００５６】他方には、図２に示されているように全て
の反復を処理するただ１つの乗算器行を有する、完全に
反復的な乗算器がある。中間には、１つより多くの行を
有する反復バージョン、例えば図３に示されている２行
を有する乗算器、がある。
の反復を処理するただ１つの乗算器行を有する、完全に
反復的な乗算器がある。中間には、１つより多くの行を
有する反復バージョン、例えば図３に示されている２行
を有する乗算器、がある。
【００５７】以上のさまざまな選択肢からの選択は、本
質的に空間対時間のトレードオフである。使用する乗算
器が多いほど、回路は大きくかつ高速になる（高速にな
るわけは、乗算毎の乗算器およびラッチ遅延が少なくな
り、次のクロックエッジの起こるのを待つためにある時
間が無駄になる回数が少なくなるからである）。実際に
は、適度に小さい乗算器に対する通常のトレードオフ
は、ループを回っての全遅延を、要求されるサイクル時
間（または、回路が２倍の速度のクロックにより駆動さ
れるある場合には、要求されるサイクル時間の半分）よ
り少し小さくする、正しい数の乗算器行を有する反復乗
算器を用いることである。
質的に空間対時間のトレードオフである。使用する乗算
器が多いほど、回路は大きくかつ高速になる（高速にな
るわけは、乗算毎の乗算器およびラッチ遅延が少なくな
り、次のクロックエッジの起こるのを待つためにある時
間が無駄になる回数が少なくなるからである）。実際に
は、適度に小さい乗算器に対する通常のトレードオフ
は、ループを回っての全遅延を、要求されるサイクル時
間（または、回路が２倍の速度のクロックにより駆動さ
れるある場合には、要求されるサイクル時間の半分）よ
り少し小さくする、正しい数の乗算器行を有する反復乗
算器を用いることである。
【００５８】この全てに関する重要な点は、これらの設
計の全てにおいて、本質的に同じ乗算器行のハードウェ
アが用いられることである。乗算器行の設計の任意の改
善は、それらのいずれに対しても平等に適用される。
計の全てにおいて、本質的に同じ乗算器行のハードウェ
アが用いられることである。乗算器行の設計の任意の改
善は、それらのいずれに対しても平等に適用される。
【００５９】キャリー保存形式の初期化
上述のように、キャリー保存形式の「キャリー」および
「セーブ」部分の双方を初期化することができる。それ
らの一方に累算値が要求され、他方は単に０にセットさ
れる。これは被乗数の倍数の１つとして用いることがで
きる。これに関する主要な問題は、それが、キャリー保
存形式のイニシャライザーが被乗数の倍数発生器を含ま
なくてはならないことを意味することである。これは、
ある空間を要し、さらに重要なことは、それがさらに初
期化の遅延を生じることである。
「セーブ」部分の双方を初期化することができる。それ
らの一方に累算値が要求され、他方は単に０にセットさ
れる。これは被乗数の倍数の１つとして用いることがで
きる。これに関する主要な問題は、それが、キャリー保
存形式のイニシャライザーが被乗数の倍数発生器を含ま
なくてはならないことを意味することである。これは、
ある空間を要し、さらに重要なことは、それがさらに初
期化の遅延を生じることである。
【００６０】この付加される遅延の大きさは、関係する
被乗数倍数の発生の複雑さに依存する。上記の改変され
たブース・エンコーディングによって発生せしめられる
Ｘｉに対する式を考察すると、１つのものは特に簡単で
ある。すなわち、奇数のＮに対して、Ｘ０＝−Ｒ
被乗数倍数の発生の複雑さに依存する。上記の改変され
たブース・エンコーディングによって発生せしめられる
Ｘｉに対する式を考察すると、１つのものは特に簡単で
ある。すなわち、奇数のＮに対して、Ｘ０＝−Ｒ
〔０〕
である。もちろん、通常関心をもたれるのは、Ｎが偶数
の場合である。しかし、以上において観察されたよう
に、符号付きおよび符号なしＮビット数を乗算する要求
を処理する良い方法は、実は符号付き（Ｎ＋１）ビット
数を乗算することである。
である。もちろん、通常関心をもたれるのは、Ｎが偶数
の場合である。しかし、以上において観察されたよう
に、符号付きおよび符号なしＮビット数を乗算する要求
を処理する良い方法は、実は符号付き（Ｎ＋１）ビット
数を乗算することである。
【００６１】これらの観察から、改変されたブース・エ
ンコーディングと、キャリー保存加算と、奇数のＮとを
用いて、符号付きおよび符号なしバリアントの双方を処
理する、Ｍビットに対するＮビットの乗算−累算器のた
めの以下の初期化方法が得られる。
ンコーディングと、キャリー保存加算と、奇数のＮとを
用いて、符号付きおよび符号なしバリアントの双方を処
理する、Ｍビットに対するＮビットの乗算−累算器のた
めの以下の初期化方法が得られる。
【００６２】内部乗数オペランドＲ〔Ｎ：０〕を以下に
よって初期化する： Ｒ〔Ｎ−１：０〕＝供給された乗数オペランド： Ｒ〔Ｎ〕＝０ 符号なしバリアントが望まれる場合 ＝Ｒ〔Ｎ−１〕 符号付きバリアントが望まれる場合 「キャリー」値および「セーブ」値の一方を、供給され
た累算値（それが符号なしであるか、または符号付きで
あるかにより、０または符号ビットのコピーにより拡張
されたもの）に初期化する。「キャリー」値および「セ
ーブ」値の他方を、もしＲ
よって初期化する： Ｒ〔Ｎ−１：０〕＝供給された乗数オペランド： Ｒ〔Ｎ〕＝０ 符号なしバリアントが望まれる場合 ＝Ｒ〔Ｎ−１〕 符号付きバリアントが望まれる場合 「キャリー」値および「セーブ」値の一方を、供給され
た累算値（それが符号なしであるか、または符号付きで
あるかにより、０または符号ビットのコピーにより拡張
されたもの）に初期化する。「キャリー」値および「セ
ーブ」値の他方を、もしＲ
〔０〕＝０ならば０に、また
もしＲ
もしＲ
〔０〕＝１ならばマイナス供給された被乗数（符
号付きまたは符号なしとして適切に処理されている）
に、初期化する。
号付きまたは符号なしとして適切に処理されている）
に、初期化する。
【００６３】この最後のものは、マイナス供給された被
乗数、すなわち、その２の補数、を発生させなくてはな
らないことによりやや複雑であるように見える。代わり
に、その１の補数を形成し、かつ１を加算する技巧を用
いると有利である。問題は、この１をいつ加算すべきか
である。
乗数、すなわち、その２の補数、を発生させなくてはな
らないことによりやや複雑であるように見える。代わり
に、その１の補数を形成し、かつ１を加算する技巧を用
いると有利である。問題は、この１をいつ加算すべきか
である。
【００６４】その良い時点は、乗算の終了時である。そ
の理由は、キャリー保存形式に関する最後の加算が、そ
の時ちょうど、その「キャリー」部分と「セーブ」部分
とを互いに加算することを必要としているからである。
多くの加算器は、２つの数とキャリービットとを加算す
るので、該キャリービットは使用されない。キャリービ
ットをＲ
の理由は、キャリー保存形式に関する最後の加算が、そ
の時ちょうど、その「キャリー」部分と「セーブ」部分
とを互いに加算することを必要としているからである。
多くの加算器は、２つの数とキャリービットとを加算す
るので、該キャリービットは使用されない。キャリービ
ットをＲ
〔０〕に等しくセットすることにより、Ｒ
〔０〕＝１の時、初期化において、被乗数の２の補数を
用いることと、１の補数を用いることとの相違は補償さ
れうる。従って、以下の初期化方法が得られる。
用いることと、１の補数を用いることとの相違は補償さ
れうる。従って、以下の初期化方法が得られる。
【００６５】内部乗数オペランドＲ〔Ｎ：０〕を以下に
よって初期化する： Ｒ〔Ｎ−１：０〕＝供給された乗数オペランド： Ｒ〔Ｎ〕＝０ 符号なしバリアントが望まれる場合 ＝Ｒ〔Ｎ−１〕 符号付きバリアントが望まれる場合 「キャリー」値および「セーブ」値の一方を、供給され
た累算値（符号付きまたは符号なしとして適切に処理さ
れている）に初期化する。「キャリー」値および「セー
ブ」値の他方を、もしＲ
よって初期化する： Ｒ〔Ｎ−１：０〕＝供給された乗数オペランド： Ｒ〔Ｎ〕＝０ 符号なしバリアントが望まれる場合 ＝Ｒ〔Ｎ−１〕 符号付きバリアントが望まれる場合 「キャリー」値および「セーブ」値の一方を、供給され
た累算値（符号付きまたは符号なしとして適切に処理さ
れている）に初期化する。「キャリー」値および「セー
ブ」値の他方を、もしＲ
〔０〕＝０ならば０に、またＲ
〔０〕＝１ならば供給された被乗数（符号付きまたは符
号なしとして適切に処理されている）のビット毎の逆
（すなわち、１の補数）に、初期化する。最後の加算に
対するキャリー入力ビットをＲ
号なしとして適切に処理されている）のビット毎の逆
（すなわち、１の補数）に、初期化する。最後の加算に
対するキャリー入力ビットをＲ
〔０〕にセットする。
【００６６】この技術の利点は、初期化ディレイおよび
ハードウェアが少々多くなるのみで、主反復において、
１段階少ないキャリー保存加算しか要らなくなることで
ある。これは、実際の応用においてはＮがしばしば２の
累乗である事実により、見かけよりも重要である。Ｎ＝
２n の場合、（Ｎ＋１）ビットの改変ブース・エンコー
ディングが、総計２(n-1) ＋１個の被乗数の倍数および
キャリー保存加算を発生することを意味する。これの２
(n-1) 段階への減少は、計算を正確な数のサイクル内へ
極めて適合しやすくすることができ、従って、時間の無
駄の回避を可能ならしめる。
ハードウェアが少々多くなるのみで、主反復において、
１段階少ないキャリー保存加算しか要らなくなることで
ある。これは、実際の応用においてはＮがしばしば２の
累乗である事実により、見かけよりも重要である。Ｎ＝
２n の場合、（Ｎ＋１）ビットの改変ブース・エンコー
ディングが、総計２(n-1) ＋１個の被乗数の倍数および
キャリー保存加算を発生することを意味する。これの２
(n-1) 段階への減少は、計算を正確な数のサイクル内へ
極めて適合しやすくすることができ、従って、時間の無
駄の回避を可能ならしめる。
【００６７】３２×３２乗算を行う必要のある回路を考
えてみる。この初期化によれば、それは、１６段階のキ
ャリー保存加算を行う必要があり、これは、それぞれが
４段階を行う４サイクルに適合する。もしキャリー保存
形式が単に累算値に初期化されていたものとすれば、１
７段階が要求され、これは賢明に処理するためには遙か
に困難な数である。
えてみる。この初期化によれば、それは、１６段階のキ
ャリー保存加算を行う必要があり、これは、それぞれが
４段階を行う４サイクルに適合する。もしキャリー保存
形式が単に累算値に初期化されていたものとすれば、１
７段階が要求され、これは賢明に処理するためには遙か
に困難な数である。
【００６８】長い累算値の処理
上述のように、乗算の段階ｉにおいて、もし全ての上位
Ｎ−２＊ｉビットを単一ビットによって表すことができ
れば、累算値は、約Ｍビットの長さのものでしかありえ
ない。もし累算値がもっと長ければ、データバスは、そ
れに対処するために幅を実質的に増大せしめられる必要
がある。
Ｎ−２＊ｉビットを単一ビットによって表すことができ
れば、累算値は、約Ｍビットの長さのものでしかありえ
ない。もし累算値がもっと長ければ、データバスは、そ
れに対処するために幅を実質的に増大せしめられる必要
がある。
【００６９】上位Ｎ−２＊ｉビットにおいては、最初
「キャリー」値および「セーブ」値の一方が同じでない
ビットを含むことが可能であることが必要である。もう
片方は、被乗数の倍数の上位Ｎ−２＊ｉビットと同様に
全て同じビットを含むことができる。しかしながら、キ
ャリー保存加算の後には、「キャリー」値および「セー
ブ」値は共に、それらの上位ビット内に同じでないビッ
ト列を含みうる。もし、このようでなく、累算値の上位
ビットが加算によって不変のままになっており、他の値
の各々が同じビットの列のままになっているように配列
されうるものと仮定すれば、主な作業はやはりほぼＭビ
ットの広さのデータバスによって行われ得るはずであ
る。前の例との唯一の相違は、累算値の２ビットを、反
復毎にメイン計算に供給しなくてはならないことであ
る。
「キャリー」値および「セーブ」値の一方が同じでない
ビットを含むことが可能であることが必要である。もう
片方は、被乗数の倍数の上位Ｎ−２＊ｉビットと同様に
全て同じビットを含むことができる。しかしながら、キ
ャリー保存加算の後には、「キャリー」値および「セー
ブ」値は共に、それらの上位ビット内に同じでないビッ
ト列を含みうる。もし、このようでなく、累算値の上位
ビットが加算によって不変のままになっており、他の値
の各々が同じビットの列のままになっているように配列
されうるものと仮定すれば、主な作業はやはりほぼＭビ
ットの広さのデータバスによって行われ得るはずであ
る。前の例との唯一の相違は、累算値の２ビットを、反
復毎にメイン計算に供給しなくてはならないことであ
る。
【００７０】これを処理する方法は、簡単なキャリー保
存の「各列における３ビット加算」する技術を変更する
ことである。上述と同様に、「キャリー」値および「セ
ーブ」値は、以下の３領域に分割される。 (a) 「低位」領域。この領域においては、「キャリー」
値および「セーブ」値に対し、これ以上の変化はない。
Ｘｉ＊Ｄをそれらに加算した後、この領域はＬｉビット
を含み、（前に示された）Ｎが奇数の場合はＬｉ＝２＊
ｉ＋１であり、Ｎが偶数の場合はＬｉ＝２＊ｉ＋２であ
る。Ｎが偶数の場合は、これはまた、Ｘｉ＊Ｄが加算さ
れる前にはＬｉ＝２＊ｉであると表現されうる。Ｎが奇
数の場合は、それはまた、（例えば、Ｘ０＊Ｄの加算を
前述のように初期化内に置くことにより）ｉ＝０に対し
特殊な場合が作られるという条件で、Ｘｉ＊Ｄが加算さ
れる前にはＬｉ＝２＊ｉ−１であると表現されうる。Ｓ
Ｌ〔Ｌｉ−１：０〕およびＣＬ〔Ｌｉ−１：０〕は、そ
れぞれ低位の「セーブ」ビットおよび「キャリー」ビッ
トを表す。 (b) 「中位」または「アクティブ」領域。この領域にお
いては、主要なキャリー−セーブ加算が行われつつあ
る。この領域は、「セーブ」値および「キャリー」値の
それぞれに対する、Ｓ〔Ｍ：０〕およびＣ〔Ｍ：０〕で
表されるＭ＋１ビットを含む。 (c) 「高位」領域。この領域においては、「セーブ」値
は累算値の未使用ビットを含み、「キャリー」値は単に
Ｃ〔Ｍ〕のコピーのストリングである。Ｘｉ＊Ｄをキャ
リー保存形式で加算する前には、この領域は２＊（ｋ−
１）＋２ビットの長さ、すなわち、毎加算２ビットでな
おアクティブ領域内へ入れたい累算ビットの数（ｋは最
後のＸｉのインデックスであることを想起されたい）を
有する。
存の「各列における３ビット加算」する技術を変更する
ことである。上述と同様に、「キャリー」値および「セ
ーブ」値は、以下の３領域に分割される。 (a) 「低位」領域。この領域においては、「キャリー」
値および「セーブ」値に対し、これ以上の変化はない。
Ｘｉ＊Ｄをそれらに加算した後、この領域はＬｉビット
を含み、（前に示された）Ｎが奇数の場合はＬｉ＝２＊
ｉ＋１であり、Ｎが偶数の場合はＬｉ＝２＊ｉ＋２であ
る。Ｎが偶数の場合は、これはまた、Ｘｉ＊Ｄが加算さ
れる前にはＬｉ＝２＊ｉであると表現されうる。Ｎが奇
数の場合は、それはまた、（例えば、Ｘ０＊Ｄの加算を
前述のように初期化内に置くことにより）ｉ＝０に対し
特殊な場合が作られるという条件で、Ｘｉ＊Ｄが加算さ
れる前にはＬｉ＝２＊ｉ−１であると表現されうる。Ｓ
Ｌ〔Ｌｉ−１：０〕およびＣＬ〔Ｌｉ−１：０〕は、そ
れぞれ低位の「セーブ」ビットおよび「キャリー」ビッ
トを表す。 (b) 「中位」または「アクティブ」領域。この領域にお
いては、主要なキャリー−セーブ加算が行われつつあ
る。この領域は、「セーブ」値および「キャリー」値の
それぞれに対する、Ｓ〔Ｍ：０〕およびＣ〔Ｍ：０〕で
表されるＭ＋１ビットを含む。 (c) 「高位」領域。この領域においては、「セーブ」値
は累算値の未使用ビットを含み、「キャリー」値は単に
Ｃ〔Ｍ〕のコピーのストリングである。Ｘｉ＊Ｄをキャ
リー保存形式で加算する前には、この領域は２＊（ｋ−
１）＋２ビットの長さ、すなわち、毎加算２ビットでな
おアクティブ領域内へ入れたい累算ビットの数（ｋは最
後のＸｉのインデックスであることを想起されたい）を
有する。
【００７１】チェックとして、「キャリー」値および
「セーブ」値の全長は、次のようになる。
「セーブ」値の全長は、次のようになる。
【数５】
【００７２】従って、当然長さＭ＋Ｎ＋１ビットの累算
値Ａ〔Ｍ＋Ｎ：０〕を処理することになる。（もちろ
ん、単に適切に、それらを０拡張することにより、また
はそれらを符号拡張することにより、処理される累算値
をもっと短くすることができる。また、余分のビットは
主演算によって全く不変であり、単に対応する「キャリ
ー」値ビット（すなわちＣ〔Ｍ〕のコピー）に加算され
る必要があるだけであるが、処理される累算値をもっと
長くすることもできる）。従って、Ｘｉ＊Ｄをキャリー
保存形式に加算する前における「キャリー」値および
「セーブ」値は次表のようになる。
値Ａ〔Ｍ＋Ｎ：０〕を処理することになる。（もちろ
ん、単に適切に、それらを０拡張することにより、また
はそれらを符号拡張することにより、処理される累算値
をもっと短くすることができる。また、余分のビットは
主演算によって全く不変であり、単に対応する「キャリ
ー」値ビット（すなわちＣ〔Ｍ〕のコピー）に加算され
る必要があるだけであるが、処理される累算値をもっと
長くすることもできる）。従って、Ｘｉ＊Ｄをキャリー
保存形式に加算する前における「キャリー」値および
「セーブ」値は次表のようになる。
【表３】
【００７３】次に、被乗数の倍数がどのようなものであ
るかを考察する必要がある。（Ｍ＋１）ビットの符号付
き被乗数Ｄ〔Ｍ：０〕を形成するために、それぞれ符号
拡張または０拡張される、Ｍビットの符号付きまたは符
号なし被乗数Ｄ〔Ｍ−１：０〕から開始する。上述のよ
うに被乗数の倍数を形成する時、「ブース・ディジッ
ト」−２＊Ｒ〔２＊ｉ＋１〕＋Ｒ〔２＊ｉ〕＋Ｒ〔２＊
ｉ−１〕（Ｎが偶数の場合）または−２＊Ｒ〔２＊ｉ〕
＋Ｒ〔２＊ｉ−１〕＋Ｒ〔２＊ｉ−２〕（Ｎが奇数の場
合）の値に依存して、被乗数の倍数に対し次表の形式が
得られる。
るかを考察する必要がある。（Ｍ＋１）ビットの符号付
き被乗数Ｄ〔Ｍ：０〕を形成するために、それぞれ符号
拡張または０拡張される、Ｍビットの符号付きまたは符
号なし被乗数Ｄ〔Ｍ−１：０〕から開始する。上述のよ
うに被乗数の倍数を形成する時、「ブース・ディジッ
ト」−２＊Ｒ〔２＊ｉ＋１〕＋Ｒ〔２＊ｉ〕＋Ｒ〔２＊
ｉ−１〕（Ｎが偶数の場合）または−２＊Ｒ〔２＊ｉ〕
＋Ｒ〔２＊ｉ−１〕＋Ｒ〔２＊ｉ−２〕（Ｎが奇数の場
合）の値に依存して、被乗数の倍数に対し次表の形式が
得られる。
【表４】
【００７４】ただし、Ｉ〔Ｍ：０〕は、Ｄ〔Ｍ：０〕の
ビット毎の反転（すなわち１の補数）である。
ビット毎の反転（すなわち１の補数）である。
【００７５】Ｘ〔Ｍ＋１：０〕およびＸＣのいくつかの
値に対し、これらは全て次表の形式を有する。
値に対し、これらは全て次表の形式を有する。
【表５】
【００７６】従って、実行を望まれている加算は次表の
形式のものとなる。
形式のものとなる。
【表６】
【００７７】同じ形式であるが、ｉは１大きく、従って
Ｌｉは２大きい、「キャリー」値および「セーブ」値で
終わることが望まれる。このプロセスにおいては、Ｓ
〔Ｍ：０〕およびＣ〔Ｍ：０〕に対する新しい値が発生
せしめられようとしており、これらをそれぞれＳ’
〔Ｍ：０〕およびＣ’〔Ｍ：０〕と呼ぶことにする。Ｓ
Ｌ〔〕の新しい２ビットであるが、存在する諸ビットＳ
Ｌ〔Ｌｉ−１：０〕には妨害を与えない、ＳＬ〔Ｌｉ＋
１：Ｌｉ〕もまた発生せしめられる。同様にして、新し
い２ビットＣＬ〔Ｌｉ＋１：Ｌｉ〕が発生せしめられる
が、存在する諸ビットＣＬ〔Ｌｉ−１：０〕には妨害を
与えない。最後に、最低位の２ビットＡ〔Ｍ＋Ｎ：Ｌｉ
＋Ｍ＋１〕が使い尽くされるので、この改変されたキャ
リー保存加算は次表の形式の結果を生じることが望まれ
る。
Ｌｉは２大きい、「キャリー」値および「セーブ」値で
終わることが望まれる。このプロセスにおいては、Ｓ
〔Ｍ：０〕およびＣ〔Ｍ：０〕に対する新しい値が発生
せしめられようとしており、これらをそれぞれＳ’
〔Ｍ：０〕およびＣ’〔Ｍ：０〕と呼ぶことにする。Ｓ
Ｌ〔〕の新しい２ビットであるが、存在する諸ビットＳ
Ｌ〔Ｌｉ−１：０〕には妨害を与えない、ＳＬ〔Ｌｉ＋
１：Ｌｉ〕もまた発生せしめられる。同様にして、新し
い２ビットＣＬ〔Ｌｉ＋１：Ｌｉ〕が発生せしめられる
が、存在する諸ビットＣＬ〔Ｌｉ−１：０〕には妨害を
与えない。最後に、最低位の２ビットＡ〔Ｍ＋Ｎ：Ｌｉ
＋Ｍ＋１〕が使い尽くされるので、この改変されたキャ
リー保存加算は次表の形式の結果を生じることが望まれ
る。
【表７】
【００７８】これに対して実行されることが望まれる加
算に適合するものとして、改変されたキャリー保存加算
が、以下の形式のものであることが望まれているのがわ
かる。
算に適合するものとして、改変されたキャリー保存加算
が、以下の形式のものであることが望まれているのがわ
かる。
【表８】
【００７９】「低位」領域は直ちに消去されうる。その
わけは、この領域が最終和に対して行う寄与は不変であ
るからである。同様にして、線の上下双方の同じ位置に
現れているビットＡ〔Ｍ＋Ｎ：Ｌｉ＋Ｍ＋３〕も消去さ
れうる。最終形式に対するそれらの寄与も、やはり明ら
かに不変である。この後、この改変されたキャリー保存
加算は、次の形式のものでなくてはならないことがわか
る。
わけは、この領域が最終和に対して行う寄与は不変であ
るからである。同様にして、線の上下双方の同じ位置に
現れているビットＡ〔Ｍ＋Ｎ：Ｌｉ＋Ｍ＋３〕も消去さ
れうる。最終形式に対するそれらの寄与も、やはり明ら
かに不変である。この後、この改変されたキャリー保存
加算は、次の形式のものでなくてはならないことがわか
る。
【表９】
【００８０】次に、「アクティブ」領域およびその下の
２つの遷移ビットに関し、ある通常のキャリー保存加算
が行われる。
２つの遷移ビットに関し、ある通常のキャリー保存加算
が行われる。
【数６】ＣＬ〔Ｌｉ〕 ＝ＸＣ
（ＣＬ〔Ｌｉ＋１〕，ＳＬ〔Ｌｉ〕）＝Ｓ
〔０〕、Ｃ
〔０〕、およびＸ
〔０〕の２ビット和
（Ｃ’
〔０〕，ＳＬ〔Ｌｉ＋１〕） ＝Ｓ〔１〕、Ｃ
〔１〕、およびＸ〔１〕の２ビット和 ｉ＝２，３，．．．，Ｍに対し、 （Ｃ’〔ｉ−１〕，Ｓ’〔ｉ−２〕）＝Ｓ〔ｉ〕、Ｃ
〔ｉ〕、およびＸ〔ｉ〕の２ビット和
〔１〕、およびＸ〔１〕の２ビット和 ｉ＝２，３，．．．，Ｍに対し、 （Ｃ’〔ｉ−１〕，Ｓ’〔ｉ−２〕）＝Ｓ〔ｉ〕、Ｃ
〔ｉ〕、およびＸ〔ｉ〕の２ビット和
【００８１】この演算を行うことにより、Ｓ’〔Ｍ−
２：０〕、ＳＬ〔Ｌｉ＋１〕、ＳＬ〔Ｌｉ〕、Ｃ’〔Ｍ
−１：０〕、ＣＬ〔Ｌｉ＋１〕およびＣＬ〔Ｌｉ〕がラ
インの下方の最終和に対し、Ｓ〔Ｍ：０〕、Ｃ〔Ｍ−
１：０〕、Ｘ〔Ｍ：０〕、ＸＣおよびＣ〔Ｍ〕の「アク
ティブ領域」コピーがラインの上方で行うのと同じ寄与
を行うことが保証される。従ってここで、これらの全て
を、ＸＣを含む行上の全ての０と共に消去することがで
き、この改変されたキャリー保存加算の残りは、次の形
式のものではなくてはならない。
２：０〕、ＳＬ〔Ｌｉ＋１〕、ＳＬ〔Ｌｉ〕、Ｃ’〔Ｍ
−１：０〕、ＣＬ〔Ｌｉ＋１〕およびＣＬ〔Ｌｉ〕がラ
インの下方の最終和に対し、Ｓ〔Ｍ：０〕、Ｃ〔Ｍ−
１：０〕、Ｘ〔Ｍ：０〕、ＸＣおよびＣ〔Ｍ〕の「アク
ティブ領域」コピーがラインの上方で行うのと同じ寄与
を行うことが保証される。従ってここで、これらの全て
を、ＸＣを含む行上の全ての０と共に消去することがで
き、この改変されたキャリー保存加算の残りは、次の形
式のものではなくてはならない。
【表１０】
【００８２】この時点で、この残りの和に対し、ある数
学的変更を加える。まず、その第２行は次の２行の和に
よって置換されうる。 １，．．．，１ １ １ ０，．．．，０ ０ ＮＯＴ（Ｃ〔Ｍ〕）
学的変更を加える。まず、その第２行は次の２行の和に
よって置換されうる。 １，．．．，１ １ １ ０，．．．，０ ０ ＮＯＴ（Ｃ〔Ｍ〕）
【００８３】証明：もしＣ〔Ｍ〕が１ならば、これは、
全て１の行と、全て０の行との和であり、それは全て１
の行である。逆に、もしＣ〔Ｍ〕が０ならば、これは、
全て１の行と、右端の単一の１との和である。これは、
全て０の行と、左端のキャリー出力との和を生じる。こ
のキャリー出力は、加算が行われている領域外にあるの
で無視される。従って、いずれの場合においても、和は
Ｃ〔Ｍ〕のコピーの行である。
全て１の行と、全て０の行との和であり、それは全て１
の行である。逆に、もしＣ〔Ｍ〕が０ならば、これは、
全て１の行と、右端の単一の１との和である。これは、
全て０の行と、左端のキャリー出力との和を生じる。こ
のキャリー出力は、加算が行われている領域外にあるの
で無視される。従って、いずれの場合においても、和は
Ｃ〔Ｍ〕のコピーの行である。
【００８４】同様にして、第３行は次の２行の和によっ
て置換されうる。 １，．．．，１ １ １ ０，．．．，０ ０ ＮＯＴ（Ｘ〔Ｍ＋１〕）
て置換されうる。 １，．．．，１ １ １ ０，．．．，０ ０ ＮＯＴ（Ｘ〔Ｍ＋１〕）
【００８５】これは、要求されているキャリー保存加算
を次の形式に改変する。
を次の形式に改変する。
【表１１】
【００８６】次に、１の行２つを加算し、再びキャリー
出力を無視する。無視する理由は、それが加算の行われ
ている領域外にあるからである。これは、要求されてい
るキャリー保存加算を次の形式に改変する。
出力を無視する。無視する理由は、それが加算の行われ
ている領域外にあるからである。これは、要求されてい
るキャリー保存加算を次の形式に改変する。
【表１２】
【００８７】この時点で、演算、
（Ｓ’〔Ｍ〕，Ｓ’〔Ｍ−１〕）＝Ａ〔Ｌｉ＋Ｍ＋
１〕、ＮＯＴ（Ｃ〔Ｍ〕）、およびＮＯＴ（Ｘ〔Ｍ＋
１〕）の２ビット和 を行えば、要求されている加算から、全てのこれらのビ
ットをいくつかの０と共に消去しうることがわかり、そ
の結果、次の形式が残る。
１〕、ＮＯＴ（Ｃ〔Ｍ〕）、およびＮＯＴ（Ｘ〔Ｍ＋
１〕）の２ビット和 を行えば、要求されている加算から、全てのこれらのビ
ットをいくつかの０と共に消去しうることがわかり、そ
の結果、次の形式が残る。
【表１３】
【００８８】そして、最後に、もし演算、
Ｃ’〔Ｍ〕＝ＮＯＴ（Ａ〔Ｌｉ＋Ｍ＋２〕）
を行えば、全てＣ〔Ｍ〕の行を、全て１の行と、最も右
の位置にまさにＮＯＴ（Ｃ〔Ｍ〕）を含む行と、によっ
て置換しえたことを述べた議論の逆により、加算和のこ
の残部が解決される。
の位置にまさにＮＯＴ（Ｃ〔Ｍ〕）を含む行と、によっ
て置換しえたことを述べた議論の逆により、加算和のこ
の残部が解決される。
【００８９】全体的結論：演算の組、
ＣＬ〔Ｌｉ〕 ＝ＸＣ
（ＣＬ〔Ｌｉ＋１〕，ＳＬ〔Ｌｉ〕）＝Ｓ
〔０〕、Ｃ
〔０〕、およびＸ
〔０〕の２ビット和
（Ｃ’
〔０〕，ＳＬ〔Ｌｉ＋１〕） ＝Ｓ〔１〕、Ｃ
〔１〕、およびＸ〔１〕の２ビット和 ｉ＝２，３，．．．，Ｍに対し、 （Ｃ’〔ｉ−１〕，Ｓ’〔ｉ−２〕）＝Ｓ〔ｉ〕、Ｃ
〔ｉ〕、およびＸ〔ｉ〕の２ビット和 （Ｓ’〔Ｍ〕，Ｓ’〔Ｍ−１〕）＝Ａ〔Ｌｉ＋Ｍ＋
１〕、ＮＯＴ（Ｃ〔Ｍ〕）、およびＮＯＴ（Ｘ〔Ｍ＋
１〕）の２ビット和 Ｃ’〔Ｍ〕 ＝ＮＯＴ（Ａ〔Ｌｉ＋
Ｍ＋２〕） を行うことにより、所望の演算のための改変されたキャ
リー保存加算を実行することができる。
〔１〕、およびＸ〔１〕の２ビット和 ｉ＝２，３，．．．，Ｍに対し、 （Ｃ’〔ｉ−１〕，Ｓ’〔ｉ−２〕）＝Ｓ〔ｉ〕、Ｃ
〔ｉ〕、およびＸ〔ｉ〕の２ビット和 （Ｓ’〔Ｍ〕，Ｓ’〔Ｍ−１〕）＝Ａ〔Ｌｉ＋Ｍ＋
１〕、ＮＯＴ（Ｃ〔Ｍ〕）、およびＮＯＴ（Ｘ〔Ｍ＋
１〕）の２ビット和 Ｃ’〔Ｍ〕 ＝ＮＯＴ（Ａ〔Ｌｉ＋
Ｍ＋２〕） を行うことにより、所望の演算のための改変されたキャ
リー保存加算を実行することができる。
【表１４】
【００９０】このようにして、「キャリー」値および
「セーブ」値を正しく初期化できれば、（Ｍ＋Ｎ＋１）
ビットの累算値を有する、Ｍビットに対するＮビットの
乗算−累算演算を、初期化し、被乗数の倍数を、上述の
改変されたキャリー保存加算を用い、その後キャリー保
存値に関する最終加算を行って、加算することにより、
行いうる。キャリー保存加算を実現するリスト内にある
演算はＭ＋４個なので、これを行うためには、データバ
スのほんの少しの「増大」が要求され、通常考えられる
はずのその幅の倍増が、所望される演算のために要求さ
れることはなかったのである。
「セーブ」値を正しく初期化できれば、（Ｍ＋Ｎ＋１）
ビットの累算値を有する、Ｍビットに対するＮビットの
乗算−累算演算を、初期化し、被乗数の倍数を、上述の
改変されたキャリー保存加算を用い、その後キャリー保
存値に関する最終加算を行って、加算することにより、
行いうる。キャリー保存加算を実現するリスト内にある
演算はＭ＋４個なので、これを行うためには、データバ
スのほんの少しの「増大」が要求され、通常考えられる
はずのその幅の倍増が、所望される演算のために要求さ
れることはなかったのである。
【００９１】本発明は、上記の諸方程式を実行する任意
の乗算器行を、それが完全なアレイをなすか、または反
復乗算器をなすかにかかわらず、また、該アレイまたは
反復ループ内にいくつの乗算器行が存在するかにかかわ
らず、含む。
の乗算器行を、それが完全なアレイをなすか、または反
復乗算器をなすかにかかわらず、また、該アレイまたは
反復ループ内にいくつの乗算器行が存在するかにかかわ
らず、含む。
【００９２】さらに、もし同じ数的重みを有するビット
が役目を交換しても、本質的な変化は起こらないことに
注意すべきである。例えば、ＸＣとＣ
が役目を交換しても、本質的な変化は起こらないことに
注意すべきである。例えば、ＸＣとＣ
〔０〕との、ま
た、Ｃ’〔Ｍ−１〕とＳ’〔Ｍ−１〕との、役目を交換
することにより、以下の方程式を得ることができ、これ
らは本発明を同様に効果的に実行しうるはずである。
た、Ｃ’〔Ｍ−１〕とＳ’〔Ｍ−１〕との、役目を交換
することにより、以下の方程式を得ることができ、これ
らは本発明を同様に効果的に実行しうるはずである。
【数７】
ＣＬ〔Ｌｉ〕 ＝Ｃ
〔０〕
（ＣＬ〔Ｌｉ＋１〕，ＳＬ〔Ｌｉ〕）＝Ｓ
〔０〕、Ｘ
Ｃ、およびＸ
Ｃ、およびＸ
〔０〕の２ビット和
（Ｃ’
〔０〕，ＳＬ〔Ｌｉ＋１〕） ＝Ｓ〔１〕、Ｃ
〔１〕、およびＸ〔１〕の２ビット和 ｉ＝２，３，．．．，Ｍ−１に対し、 （Ｃ’〔ｉ−１〕，Ｓ’〔ｉ−２〕）＝Ｓ〔ｉ〕、Ｃ
〔ｉ〕、およびＸ〔ｉ〕の２ビット和 （Ｓ’〔Ｍ−１〕，Ｓ’〔Ｍ−２〕）＝Ｓ〔Ｍ〕、Ｃ
〔Ｍ〕、およびＸ〔Ｍ〕の２ビット和 （Ｓ’〔Ｍ〕，Ｃ’〔Ｍ−１〕）＝Ａ〔Ｌｉ＋Ｍ＋
１〕、ＮＯＴ（Ｃ〔Ｍ〕）、およびＮＯＴ（Ｘ〔Ｍ＋
１〕）の２ビット和 Ｃ’〔Ｍ〕 ＝ＮＯＴ（Ａ〔Ｌｉ＋
Ｍ＋２〕）
〔１〕、およびＸ〔１〕の２ビット和 ｉ＝２，３，．．．，Ｍ−１に対し、 （Ｃ’〔ｉ−１〕，Ｓ’〔ｉ−２〕）＝Ｓ〔ｉ〕、Ｃ
〔ｉ〕、およびＸ〔ｉ〕の２ビット和 （Ｓ’〔Ｍ−１〕，Ｓ’〔Ｍ−２〕）＝Ｓ〔Ｍ〕、Ｃ
〔Ｍ〕、およびＸ〔Ｍ〕の２ビット和 （Ｓ’〔Ｍ〕，Ｃ’〔Ｍ−１〕）＝Ａ〔Ｌｉ＋Ｍ＋
１〕、ＮＯＴ（Ｃ〔Ｍ〕）、およびＮＯＴ（Ｘ〔Ｍ＋
１〕）の２ビット和 Ｃ’〔Ｍ〕 ＝ＮＯＴ（Ａ〔Ｌｉ＋
Ｍ＋２〕）
【００９３】本発明はまた、以上において簡単に参照さ
れた、もっと洗練された被乗数の倍数の発生方法のある
ものに対しても適用されうる。例えば、ブース・アルゴ
リズムのもう１つの改変は、Ｘｎを、２の累乗に数−
４、−３、−２、−１、０、１、２、３、または４の１
つを乗じたものにすることにより、サイクル毎に乗数の
３ビットを処理しうる。そのようなアルゴリズムによれ
ば、それぞれのサイクルにおいて、累算値の３ビットが
「アクティブ」領域内へ吸収されなくてはならない。こ
れは、キャリー保存加算の改変された部分が多少似てい
る、上述と類似した方法で行われうる。すなわち、
れた、もっと洗練された被乗数の倍数の発生方法のある
ものに対しても適用されうる。例えば、ブース・アルゴ
リズムのもう１つの改変は、Ｘｎを、２の累乗に数−
４、−３、−２、−１、０、１、２、３、または４の１
つを乗じたものにすることにより、サイクル毎に乗数の
３ビットを処理しうる。そのようなアルゴリズムによれ
ば、それぞれのサイクルにおいて、累算値の３ビットが
「アクティブ」領域内へ吸収されなくてはならない。こ
れは、キャリー保存加算の改変された部分が多少似てい
る、上述と類似した方法で行われうる。すなわち、
【表１５】
【００９４】ただし、Ｃ’〔Ｍ〕＝ＮＯＴ（Ａ〔Ｌｉ＋
Ｍ＋２〕）、かつＳ’〔Ｍ：Ｍ−１〕は、Ａ〔Ｌｉ＋Ｍ
＋１〕、ＮＯＴ（Ｃ〔Ｍ〕）、およびＮＯＴ（Ｘ〔Ｍ＋
１〕）の２ビット和。とするよりも、むしろ、
Ｍ＋２〕）、かつＳ’〔Ｍ：Ｍ−１〕は、Ａ〔Ｌｉ＋Ｍ
＋１〕、ＮＯＴ（Ｃ〔Ｍ〕）、およびＮＯＴ（Ｘ〔Ｍ＋
１〕）の２ビット和。とするよりも、むしろ、
【表１６】
【００９５】ただし、Ｃ’〔Ｍ＋１〕＝ＮＯＴ（Ａ〔Ｌ
ｉ＋Ｍ＋３〕）、Ｓ’〔Ｍ＋１：Ｍ〕は、Ａ〔Ｌｉ＋Ｍ
＋２〕、１、および０の２ビット和（すなわち、Ｓ’
〔Ｍ＋１〕＝Ａ〔Ｌｉ＋Ｍ＋２〕、Ｓ’〔Ｍ〕＝ＮＯＴ
（Ａ〔Ｌｉ＋Ｍ＋２〕））、かつ、（Ｃ’〔Ｍ〕，Ｓ’
〔Ｍ−１〕）は、Ａ〔Ｌｉ＋Ｍ＋１〕、ＮＯＴ（Ｃ
〔Ｍ〕）、およびＮＯＴ（Ｘ〔Ｍ＋１〕）の２ビット
和。とするのである。
ｉ＋Ｍ＋３〕）、Ｓ’〔Ｍ＋１：Ｍ〕は、Ａ〔Ｌｉ＋Ｍ
＋２〕、１、および０の２ビット和（すなわち、Ｓ’
〔Ｍ＋１〕＝Ａ〔Ｌｉ＋Ｍ＋２〕、Ｓ’〔Ｍ〕＝ＮＯＴ
（Ａ〔Ｌｉ＋Ｍ＋２〕））、かつ、（Ｃ’〔Ｍ〕，Ｓ’
〔Ｍ−１〕）は、Ａ〔Ｌｉ＋Ｍ＋１〕、ＮＯＴ（Ｃ
〔Ｍ〕）、およびＮＯＴ（Ｘ〔Ｍ＋１〕）の２ビット
和。とするのである。
【００９６】以上を用いて、符号付きおよび符号なしバ
ージョンの双方における、３２×３２→６４の乗算およ
び３２×３２＋６４→６４の乗算−累算演算を行う、乗
算器の例を次に説明する。
ージョンの双方における、３２×３２→６４の乗算およ
び３２×３２＋６４→６４の乗算−累算演算を行う、乗
算器の例を次に説明する。
【００９７】この例において説明されない、さらに可能
な改善は、以下の通りであると思われる。 ＊ 全ての残りの被乗数の倍数が０になる（従って、も
う加算が実際には要求されない）時を検出し、その時正
しい最終加算を行うために、「低位」、「アクティ
ブ」、および「高位」領域における諸ビットの、比較的
繁雑な再配置を行うことを本質的に含む早期終了。 ＊ データバス上に、例えばＡＬＵの一部として存在し
うるもう１つの加算器を用いることによる、この回路内
の最終加算器の必要性の回避。 ＊ 「キャリー低位ラッチ」が末尾から２ビット／乗算
器行で満たされ、一方「累算値高位ラッチ」が末尾から
おなじ率で空にされる事実を利用して、同じ物理的レジ
スタは双方の値を保持するように使用されうるはずであ
る。開始時には、それは累算値の高位部分を含み、終了
時には、それは「セーブ」値の低位部分を含み、中間で
は、それは、まだ使い尽くされていない高位累算値ビッ
トと、それまでに発生せしめられた低位「キャリー」値
ビットとを含む。これは、回路に対する有用な改善であ
る。
な改善は、以下の通りであると思われる。 ＊ 全ての残りの被乗数の倍数が０になる（従って、も
う加算が実際には要求されない）時を検出し、その時正
しい最終加算を行うために、「低位」、「アクティ
ブ」、および「高位」領域における諸ビットの、比較的
繁雑な再配置を行うことを本質的に含む早期終了。 ＊ データバス上に、例えばＡＬＵの一部として存在し
うるもう１つの加算器を用いることによる、この回路内
の最終加算器の必要性の回避。 ＊ 「キャリー低位ラッチ」が末尾から２ビット／乗算
器行で満たされ、一方「累算値高位ラッチ」が末尾から
おなじ率で空にされる事実を利用して、同じ物理的レジ
スタは双方の値を保持するように使用されうるはずであ
る。開始時には、それは累算値の高位部分を含み、終了
時には、それは「セーブ」値の低位部分を含み、中間で
は、それは、まだ使い尽くされていない高位累算値ビッ
トと、それまでに発生せしめられた低位「キャリー」値
ビットとを含む。これは、回路に対する有用な改善であ
る。
【００９８】乗算器は以下の入力を用いる。
ＭＰＬＩＥＲ〔３１：０〕 − 乗数オペランド
ＭＣＡＮＤ〔３１：０〕 − 被乗数オペランド
ＡＣＣＶＡＬ〔６３：０〕 − 累算値
ＳＩＧＮＥＤ − 符号付き演算が行われ
る場合１、符号なし演算が行われる場合０である単一ビ
ット ＡＣＣＵＭ − 乗算−累算が行われる
場合１、単に乗算が行われる場合０である単一ビット および、事象の正しいシーケンスを生ずる制御入力。
る場合１、符号なし演算が行われる場合０である単一ビ
ット ＡＣＣＵＭ − 乗算−累算が行われる
場合１、単に乗算が行われる場合０である単一ビット および、事象の正しいシーケンスを生ずる制御入力。
【００９９】この回路は、その結果としてＲＥＳＵＬＴ
〔６３：０〕を発生する。この乗算器の基本的ブロック
図は、図４に示されている通りである（わかりやすくす
るために、制御信号は示されていない）。この乗算器
は、ＭＰＬＩＥＲ〔３１：０〕＊ＭＣＡＮＤ〔３１：
０〕＋ＡＣＣＶＡＬ〔６３：０〕を５サイクルで計算
し、さまざまなブロックは、それぞれのサイクルにおい
て以下の機能を行う。
〔６３：０〕を発生する。この乗算器の基本的ブロック
図は、図４に示されている通りである（わかりやすくす
るために、制御信号は示されていない）。この乗算器
は、ＭＰＬＩＥＲ〔３１：０〕＊ＭＣＡＮＤ〔３１：
０〕＋ＡＣＣＶＡＬ〔６３：０〕を５サイクルで計算
し、さまざまなブロックは、それぞれのサイクルにおい
て以下の機能を行う。
【０１００】乗数ラッチ
サイクル１： Ｒ〔３１：０〕＝ＭＰＬＩＥＲ〔３１：
０〕 Ｒ〔３２〕 ＝ＳＩＧＮＥＤ ＡＮＤ ＭＰＬＩＥＲ
〔３１〕 サイクル２−５： 変化なし被乗数ラッチ サイクル１： Ｄ〔３１：０〕＝ＭＣＡＮＤ Ｄ〔３２〕 ＝ＳＩＧＮＥＤ ＡＮＤ ＭＣＡＮＤ
〔３１〕 サイクル２−５： 変化なし
０〕 Ｒ〔３２〕 ＝ＳＩＧＮＥＤ ＡＮＤ ＭＰＬＩＥＲ
〔３１〕 サイクル２−５： 変化なし被乗数ラッチ サイクル１： Ｄ〔３１：０〕＝ＭＣＡＮＤ Ｄ〔３２〕 ＝ＳＩＧＮＥＤ ＡＮＤ ＭＣＡＮＤ
〔３１〕 サイクル２−５： 変化なし
【０１０１】キャリー保存初期化演算子
サイクル１： ｉ＝０，１，．．．，３２ に対して、
ＳＩ〔ｉ〕＝ ＡＣＣＵＭ ＡＮＤ ＡＣＣＶＡＬ
〔ｉ〕 ＣＩ〔ｉ〕＝ Ｒ
〔ｉ〕 ＣＩ〔ｉ〕＝ Ｒ
〔０〕 ＡＮＤ ＮＯＴ（Ｄ〔ｉ〕）
サイクル２−５： 変化なし
【０１０２】キャリー保存ラッチＡ
サイクル１−３： フェーズ２において、Ｓ０〔３２：
０〕およびＣ０〔３２：０〕がそれぞれＳ６〔３２：
０〕およびＣ６〔３２：０〕からロードされる サイクル４−５： 変化なしキャリー保存ラッチＢ サイクル１−４： フェーズ１において、Ｓ４〔３２：
０〕およびＣ４〔３２：０〕がそれぞれＳ３〔３２：
０〕およびＣ３〔３２：０〕からロードされる サイクル５： 変化なし
０〕およびＣ０〔３２：０〕がそれぞれＳ６〔３２：
０〕およびＣ６〔３２：０〕からロードされる サイクル４−５： 変化なしキャリー保存ラッチＢ サイクル１−４： フェーズ１において、Ｓ４〔３２：
０〕およびＣ４〔３２：０〕がそれぞれＳ３〔３２：
０〕およびＣ３〔３２：０〕からロードされる サイクル５： 変化なし
【０１０３】乗算器Ａ
サイクル１： Ｓ１〔３２：０〕＝ ＳＩ〔３２：０〕
Ｃ１〔３２：０〕＝ ＣＩ〔３２：０〕
サイクル２−５： Ｓ１〔３２：０〕＝ Ｓ０〔３２：０〕
Ｃ１〔３２：０〕＝ Ｃ０〔３２：０〕
【０１０４】ブース・エンコーダ
サイクル１： Ｂ１〔４：０〕＝ ＢｏｏｔｈＥｎｃ（Ｒ〔２：０〕）
Ｂ２〔４：０〕＝ ＢｏｏｔｈＥｎｃ（Ｒ〔４：２〕）
Ｂ４〔４：０〕＝ ＢｏｏｔｈＥｎｃ（Ｒ〔６：４〕）
Ｂ５〔４：０〕＝ ＢｏｏｔｈＥｎｃ（Ｒ〔８：６〕）
サイクル２： Ｂ１〔４：０〕＝ ＢｏｏｔｈＥｎｃ（Ｒ〔１０：８〕）
Ｂ２〔４：０〕＝ ＢｏｏｔｈＥｎｃ（Ｒ〔１２：１０〕）
Ｂ４〔４：０〕＝ ＢｏｏｔｈＥｎｃ（Ｒ〔１４：１２〕）
Ｂ５〔４：０〕＝ ＢｏｏｔｈＥｎｃ（Ｒ〔１６：１４〕）
サイクル３： Ｂ１〔４：０〕＝ ＢｏｏｔｈＥｎｃ（Ｒ〔１８：１６〕）
Ｂ２〔４：０〕＝ ＢｏｏｔｈＥｎｃ（Ｒ〔２０：１８〕）
Ｂ４〔４：０〕＝ ＢｏｏｔｈＥｎｃ（Ｒ〔２２：２０〕）
Ｂ５〔４：０〕＝ ＢｏｏｔｈＥｎｃ（Ｒ〔２４：２２〕）
サイクル５： 変化なし
【０１０５】ただし、ＢｏｏｔｈＥｎｃ機能は、次表に
よって指定される。
よって指定される。
【表１７】
【０１０６】乗算器行１、２、４、および５
全てのサイクルにおいて、乗算器行ｋは、入力Ｄ〔３
２：０〕、Ｂｋ〔４：０〕、ＡＨｋ〔１：０〕、Ｓｋ
〔３２：０〕、およびＣｋ〔３２：０〕を得て、以下の
方程式により出力Ｓ〔ｋ＋１〕〔３２：０〕、Ｃ〔ｋ＋
１〕〔３２：０〕、ＳＬｋ〔１：０〕、およびＣＬｋ
〔１：０〕を発生する。
２：０〕、Ｂｋ〔４：０〕、ＡＨｋ〔１：０〕、Ｓｋ
〔３２：０〕、およびＣｋ〔３２：０〕を得て、以下の
方程式により出力Ｓ〔ｋ＋１〕〔３２：０〕、Ｃ〔ｋ＋
１〕〔３２：０〕、ＳＬｋ〔１：０〕、およびＣＬｋ
〔１：０〕を発生する。
【０１０７】まず、乗算器を用い、次表によりＸ〔３
２：０〕およびＸＣを発生する。
２：０〕およびＸＣを発生する。
【表１８】
【０１０８】次に、
ＣＬｋ
〔０〕 ＝ＸＣ
（ＣＬｋ〔１〕，ＳＬｋ
〔０〕） ＝Ｓｋ
〔０〕、Ｃｋ
〔０〕、およびＸ
〔０〕の２ビット和
（Ｃ（ｋ＋１）
〔０〕，ＳＬｋ〔１〕）＝Ｓｋ〔１〕、
Ｃｋ〔１〕、およびＸ〔１〕の２ビット和 ｉ＝２，３，．．．，３２に対し、 （Ｃ（ｋ＋１）〔ｉ−１〕，Ｓ（ｋ＋１）〔ｉ−２〕）
＝Ｓｋ〔ｉ〕、Ｃｋ〔ｉ〕、およびＸ〔ｉ〕の２ビット
和 （Ｓ（ｋ＋１）〔３２〕，Ｓ（ｋ＋１）〔３１〕）＝Ａ
Ｈｋ
Ｃｋ〔１〕、およびＸ〔１〕の２ビット和 ｉ＝２，３，．．．，３２に対し、 （Ｃ（ｋ＋１）〔ｉ−１〕，Ｓ（ｋ＋１）〔ｉ−２〕）
＝Ｓｋ〔ｉ〕、Ｃｋ〔ｉ〕、およびＸ〔ｉ〕の２ビット
和 （Ｓ（ｋ＋１）〔３２〕，Ｓ（ｋ＋１）〔３１〕）＝Ａ
Ｈｋ
〔０〕、ＮＯＴｋ（Ｃ〔３２〕）、およびＮＯＴ
（Ｘ〔３３〕）の２ビット和 Ｃ（ｋ＋１）〔Ｍ〕 ＝ＮＯＴ（ＡＨｋ
〔１〕）
（Ｘ〔３３〕）の２ビット和 Ｃ（ｋ＋１）〔Ｍ〕 ＝ＮＯＴ（ＡＨｋ
〔１〕）
【０１０９】累算値高位ラッチ
これらは、内部信号ＡＣＣＨＩ〔３１：０〕を含む。サ
イクル１： ｉ＝０，１，．．．，３０に対し、 ＡＣＣＨＩ〔ｉ〕＝ＡＣＣＵＭ ＡＮＤ ＡＣＣＶＡＬ
〔ｉ＋３３〕 ＡＣＣＨＩ〔３１〕＝ＳＩＧＮＥＤ ＡＮＤ ＡＣＣＵ
Ｍ ＡＣＣＶＡＬ〔６３〕 ＡＨ１〔１：０〕＝ ＡＣＣＨＩ〔１：０〕 ＡＨ２〔１：０〕＝ ＡＣＣＨＩ〔３：２〕 ＡＨ４〔１：０〕＝ ＡＣＣＨＩ〔５：４〕 ＡＨ５〔１：０〕＝ ＡＣＣＨＩ〔７：６〕 サイクル２： ＡＨ１〔１：０〕＝ ＡＣＣＨＩ〔９：
８〕 ＡＨ２〔１：０〕＝ ＡＣＣＨＩ〔１１：１０〕 ＡＨ４〔１：０〕＝ ＡＣＣＨＩ〔１３：１２〕 ＡＨ５〔１：０〕＝ ＡＣＣＨＩ〔１５：１４〕 サイクル３： ＡＨ１〔１：０〕＝ ＡＣＣＨＩ〔１
７：１６〕 ＡＨ２〔１：０〕＝ ＡＣＣＨＩ〔１９：１８〕 ＡＨ４〔１：０〕＝ ＡＣＣＨＩ〔２１：２０〕 ＡＨ５〔１：０〕＝ ＡＣＣＨＩ〔２３：２２〕 サイクル４： ＡＨ１〔１：０〕＝ ＡＣＣＨＩ〔２
５：２４〕 ＡＨ２〔１：０〕＝ ＡＣＣＨＩ〔２７：２６〕 ＡＨ４〔１：０〕＝ ＡＣＣＨＩ〔２９：２８〕 ＡＨ５〔１：０〕＝ ＡＣＣＨＩ〔３１：３０〕 サイクル４： 変化なし
イクル１： ｉ＝０，１，．．．，３０に対し、 ＡＣＣＨＩ〔ｉ〕＝ＡＣＣＵＭ ＡＮＤ ＡＣＣＶＡＬ
〔ｉ＋３３〕 ＡＣＣＨＩ〔３１〕＝ＳＩＧＮＥＤ ＡＮＤ ＡＣＣＵ
Ｍ ＡＣＣＶＡＬ〔６３〕 ＡＨ１〔１：０〕＝ ＡＣＣＨＩ〔１：０〕 ＡＨ２〔１：０〕＝ ＡＣＣＨＩ〔３：２〕 ＡＨ４〔１：０〕＝ ＡＣＣＨＩ〔５：４〕 ＡＨ５〔１：０〕＝ ＡＣＣＨＩ〔７：６〕 サイクル２： ＡＨ１〔１：０〕＝ ＡＣＣＨＩ〔９：
８〕 ＡＨ２〔１：０〕＝ ＡＣＣＨＩ〔１１：１０〕 ＡＨ４〔１：０〕＝ ＡＣＣＨＩ〔１３：１２〕 ＡＨ５〔１：０〕＝ ＡＣＣＨＩ〔１５：１４〕 サイクル３： ＡＨ１〔１：０〕＝ ＡＣＣＨＩ〔１
７：１６〕 ＡＨ２〔１：０〕＝ ＡＣＣＨＩ〔１９：１８〕 ＡＨ４〔１：０〕＝ ＡＣＣＨＩ〔２１：２０〕 ＡＨ５〔１：０〕＝ ＡＣＣＨＩ〔２３：２２〕 サイクル４： ＡＨ１〔１：０〕＝ ＡＣＣＨＩ〔２
５：２４〕 ＡＨ２〔１：０〕＝ ＡＣＣＨＩ〔２７：２６〕 ＡＨ４〔１：０〕＝ ＡＣＣＨＩ〔２９：２８〕 ＡＨ５〔１：０〕＝ ＡＣＣＨＩ〔３１：３０〕 サイクル４： 変化なし
【０１１０】キャリーおよびセーブ低位ラッチ
サイクル１： ＳＬ〔７：０〕 ＝（ＳＬ５〔１：
０〕，ＳＬ４〔１：０〕，ＳＬ２〔１：０〕，ＳＬ１
〔１：０〕） ＣＬ〔７：０〕 ＝（ＣＬ５〔１：０〕，ＣＬ４〔１：
０〕，ＣＬ２〔１：０〕，ＣＬ１〔１：０〕） サイクル２： ＳＬ〔１５：８〕＝（ＳＬ５〔１：
０〕，ＳＬ４〔１：０〕，ＳＬ２〔１：０〕，ＳＬ１
〔１：０〕） ＣＬ〔１５：８〕＝（ＣＬ５〔１：０〕，ＣＬ４〔１：
０〕，ＣＬ２〔１：０〕，ＣＬ１〔１：０〕） サイクル３：ＳＬ〔２３：１６〕＝（ＳＬ５〔１：
０〕，ＳＬ４〔１：０〕，ＳＬ２〔１：０〕，ＳＬ１
〔１：０〕） ＣＬ〔２３：１６〕＝（ＣＬ５〔１：０〕，ＣＬ４
〔１：０〕，ＣＬ２〔１：０〕，ＣＬ１〔１：０〕） サイクル４：ＳＬ〔３１：２４〕＝（ＳＬ５〔１：
０〕，ＳＬ４〔１：０〕，ＳＬ２〔１：０〕，ＳＬ１
〔１：０〕） ＣＬ〔３１：２４〕＝（ＣＬ５〔１：０〕，ＣＬ４
〔１：０〕，ＣＬ２〔１：０〕，ＣＬ１〔１：０〕） サイクル５： 変化なし
０〕，ＳＬ４〔１：０〕，ＳＬ２〔１：０〕，ＳＬ１
〔１：０〕） ＣＬ〔７：０〕 ＝（ＣＬ５〔１：０〕，ＣＬ４〔１：
０〕，ＣＬ２〔１：０〕，ＣＬ１〔１：０〕） サイクル２： ＳＬ〔１５：８〕＝（ＳＬ５〔１：
０〕，ＳＬ４〔１：０〕，ＳＬ２〔１：０〕，ＳＬ１
〔１：０〕） ＣＬ〔１５：８〕＝（ＣＬ５〔１：０〕，ＣＬ４〔１：
０〕，ＣＬ２〔１：０〕，ＣＬ１〔１：０〕） サイクル３：ＳＬ〔２３：１６〕＝（ＳＬ５〔１：
０〕，ＳＬ４〔１：０〕，ＳＬ２〔１：０〕，ＳＬ１
〔１：０〕） ＣＬ〔２３：１６〕＝（ＣＬ５〔１：０〕，ＣＬ４
〔１：０〕，ＣＬ２〔１：０〕，ＣＬ１〔１：０〕） サイクル４：ＳＬ〔３１：２４〕＝（ＳＬ５〔１：
０〕，ＳＬ４〔１：０〕，ＳＬ２〔１：０〕，ＳＬ１
〔１：０〕） ＣＬ〔３１：２４〕＝（ＣＬ５〔１：０〕，ＣＬ４
〔１：０〕，ＣＬ２〔１：０〕，ＣＬ１〔１：０〕） サイクル５： 変化なし
【０１１１】乗算器Ｂ
サイクル１−４： ＳＦ〔３１：０〕＝ ＳＬ〔３１：
０〕 ＣＦ〔３１：０〕＝ ＣＬ〔３１：０〕 サイクル５： ＳＦ〔３１：０〕＝ Ｓ６〔３１：
０〕 ＣＦ〔３１：０〕＝ Ｃ６〔３１：０〕乗算器Ｃ サイクル１−４： ＳＦ〔３１：０〕＝ ＳＬ〔３１：
０〕 ＣＦ〔３１：０〕＝ ＣＬ〔３１：０〕 サイクル５： ＣＩＮ＝Ｒ
０〕 ＣＦ〔３１：０〕＝ ＣＬ〔３１：０〕 サイクル５： ＳＦ〔３１：０〕＝ Ｓ６〔３１：
０〕 ＣＦ〔３１：０〕＝ Ｃ６〔３１：０〕乗算器Ｃ サイクル１−４： ＳＦ〔３１：０〕＝ ＳＬ〔３１：
０〕 ＣＦ〔３１：０〕＝ ＣＬ〔３１：０〕 サイクル５： ＣＩＮ＝Ｒ
〔０〕
ＣＩＮ＝ＮＥＷＣ
【０１１２】キャリーラッチ
サイクル１−３： 変化なし
サイクル４： ＮＥＷＣ＝ＣＯＵＴ
サイクル５： 変化なし
【０１１３】最終加算器
全てのサイクルにおいて：（ＣＯＵＴ，ＳＵＭ〔３１：
０〕）＝ＳＦ〔３１：０〕、ＣＦ〔３１：０〕、および
ＣＩＮの３３ビット和結果ラッチ サイクル１−３： 変化なし サイクル４： ＲＥＳＵＬＴ〔３１：０〕 ＝ Ｓ
ＵＭ〔３１：０〕 サイクル５： ＲＥＳＵＬＴ〔６２：３２〕＝ Ｓ
ＵＭ〔３１：０〕
０〕）＝ＳＦ〔３１：０〕、ＣＦ〔３１：０〕、および
ＣＩＮの３３ビット和結果ラッチ サイクル１−３： 変化なし サイクル４： ＲＥＳＵＬＴ〔３１：０〕 ＝ Ｓ
ＵＭ〔３１：０〕 サイクル５： ＲＥＳＵＬＴ〔６２：３２〕＝ Ｓ
ＵＭ〔３１：０〕
【０１１４】図４および図５は、Ｍビットの被乗数（Ｍ
ＣＡＮＤ〔〕）と、Ｎビットの乗数（ＭＰＬＩＥ
Ｒ〔〕）とを乗算し、次に（Ｍ＋Ｎ）ビットの累算値
（ＡＣＣＶＡＬ〔〕）を加算する、乗算−累算回路を示
し、この例においてはＭ＝Ｎ＝３２である。Ｎビット乗
数は乗数ラッチ２内にラッチされ、Ｍビット被乗数は被
乗数ラッチ４内にラッチされる。（Ｍ＋Ｎ）ビット累算
値の低位部分は、キャリー保存初期化器６へ供給され、
（Ｍ＋Ｎ）ビット累算値の高位部分は、累算値高位ラッ
チ８へ供給される。キャリー保存初期化器６は、Ｍビッ
ト被乗数（Ｄ〔〕）を受け、乗数ラッチ２の最下位ビッ
トの値が１であるか、０であるかにより、それぞれ、前
記Ｍビット被乗数（Ｄ〔〕）のビット毎の反転、または
０を出力する。その結果は、マルチプレクサＡ１０へ供
給され、キャリー値またはセーブ値の一方として働く。
キャリー値またはセーブ値の他方は、累算値の最低位ビ
ットを含む。
ＣＡＮＤ〔〕）と、Ｎビットの乗数（ＭＰＬＩＥ
Ｒ〔〕）とを乗算し、次に（Ｍ＋Ｎ）ビットの累算値
（ＡＣＣＶＡＬ〔〕）を加算する、乗算−累算回路を示
し、この例においてはＭ＝Ｎ＝３２である。Ｎビット乗
数は乗数ラッチ２内にラッチされ、Ｍビット被乗数は被
乗数ラッチ４内にラッチされる。（Ｍ＋Ｎ）ビット累算
値の低位部分は、キャリー保存初期化器６へ供給され、
（Ｍ＋Ｎ）ビット累算値の高位部分は、累算値高位ラッ
チ８へ供給される。キャリー保存初期化器６は、Ｍビッ
ト被乗数（Ｄ〔〕）を受け、乗数ラッチ２の最下位ビッ
トの値が１であるか、０であるかにより、それぞれ、前
記Ｍビット被乗数（Ｄ〔〕）のビット毎の反転、または
０を出力する。その結果は、マルチプレクサＡ１０へ供
給され、キャリー値またはセーブ値の一方として働く。
キャリー値またはセーブ値の他方は、累算値の最低位ビ
ットを含む。
【０１１５】Ｎビット乗数はまた、一連のブース・エン
コーダ１２へ供給され、該エンコーダは、後の乗算器行
のそれぞれの１つへ供給される改変されたブース被加数
を発生する。
コーダ１２へ供給され、該エンコーダは、後の乗算器行
のそれぞれの１つへ供給される改変されたブース被加数
を発生する。
【０１１６】図４に示されているように、一連の乗算器
行１４、１６、１８、２０が備えられ、それぞれ前述の
乗算器アルゴリズムを実行する。この乗算器アルゴリズ
ムは、それぞれの反復において累算値の２ビットを取入
れる。それぞれのサイクルにおける、それぞれの乗算器
行１４、１６、１８、２０への入力は、ブース・ディジ
ット（Ｂ１〔〕、Ｂ２〔〕、Ｂ４〔〕、Ｂ５〔〕）と、
累算値高位ラッチ８内に記憶されている累算値からの諸
ビットと、被乗数ラッチ４からのＭビット被乗数の諸ビ
ットと、前の乗算器行からの直接的または間接的セーブ
値およびキャリー値と、である。
行１４、１６、１８、２０が備えられ、それぞれ前述の
乗算器アルゴリズムを実行する。この乗算器アルゴリズ
ムは、それぞれの反復において累算値の２ビットを取入
れる。それぞれのサイクルにおける、それぞれの乗算器
行１４、１６、１８、２０への入力は、ブース・ディジ
ット（Ｂ１〔〕、Ｂ２〔〕、Ｂ４〔〕、Ｂ５〔〕）と、
累算値高位ラッチ８内に記憶されている累算値からの諸
ビットと、被乗数ラッチ４からのＭビット被乗数の諸ビ
ットと、前の乗算器行からの直接的または間接的セーブ
値およびキャリー値と、である。
【０１１７】それぞれの乗算器行からの出力は、後の反
復においてもう変化しない最低位ビット（ＳＬ、ＣＬ）
と、現在のセーブ値およびキャリー値とである。これら
の最低位ビットは、キャリーおよびセーブ低位ラッチ２
４内に累算される。セーブ値およびキャリー値（Ｓ
６〔〕、Ｃ６〔〕）は、キャリー保存ラッチＡ２２およ
びマルチプレクサＡ１０を経て、最初の乗算器行１４へ
帰還される。最終乗算反復が完了した時、最後の乗算器
行２０およびキャリーおよびセーブ低位ラッチ２４から
のキャリー値およびセーブ値は、それぞれ最終加算器２
６へ供給され、そこでそれらは２サイクルで加算され
（キャリーおよびセーブ低位ラッチ２４からの値は、第
１サイクルにおいて最終加算器２６へ供給され、最終乗
算器行２０からの値は、第２サイクルにおいて供給され
る）、その結果は結果ラッチ２８内に記憶される。マル
チプレクサＣ３０は、最終加算器２６の第１加算サイク
ル中において１の補数の初期化から残されたキャリービ
ットＲ
復においてもう変化しない最低位ビット（ＳＬ、ＣＬ）
と、現在のセーブ値およびキャリー値とである。これら
の最低位ビットは、キャリーおよびセーブ低位ラッチ２
４内に累算される。セーブ値およびキャリー値（Ｓ
６〔〕、Ｃ６〔〕）は、キャリー保存ラッチＡ２２およ
びマルチプレクサＡ１０を経て、最初の乗算器行１４へ
帰還される。最終乗算反復が完了した時、最後の乗算器
行２０およびキャリーおよびセーブ低位ラッチ２４から
のキャリー値およびセーブ値は、それぞれ最終加算器２
６へ供給され、そこでそれらは２サイクルで加算され
（キャリーおよびセーブ低位ラッチ２４からの値は、第
１サイクルにおいて最終加算器２６へ供給され、最終乗
算器行２０からの値は、第２サイクルにおいて供給され
る）、その結果は結果ラッチ２８内に記憶される。マル
チプレクサＣ３０は、最終加算器２６の第１加算サイク
ル中において１の補数の初期化から残されたキャリービ
ットＲ
〔０〕、および最終加算器２６の第１サイクルと
第２サイクルとの間において必要な任意のキャリービッ
ト、を供給する働きをする。
第２サイクルとの間において必要な任意のキャリービッ
ト、を供給する働きをする。
【０１１８】ここでは、添付図面を参照しつつ本発明の
実施例を詳細に説明してきたが、本発明はこれらの特定
の実施例に制限されるものではなく、本技術分野に習熟
した者ならば、添付の特許請求の範囲によって定められ
る本発明の範囲および精神から逸脱することなく、それ
らに対してさまざまな変更および改変を行いうることを
理解すべきである。
実施例を詳細に説明してきたが、本発明はこれらの特定
の実施例に制限されるものではなく、本技術分野に習熟
した者ならば、添付の特許請求の範囲によって定められ
る本発明の範囲および精神から逸脱することなく、それ
らに対してさまざまな変更および改変を行いうることを
理解すべきである。
【図１】部分被加数のシーケンスを発生することによ
り、乗算結果を決定する乗算器の概略図。
り、乗算結果を決定する乗算器の概略図。
【図２】全ての部分被加数を決定するために、帰還を用
いて単一乗算器行が再使用される図１の改変バージョン
を示す。
いて単一乗算器行が再使用される図１の改変バージョン
を示す。
【図３】複数の乗算器行と共に帰還が用いられるもう１
つの改変を示す。
つの改変を示す。
【図４】乗算−累算演算を行う回路の一部分を示す。
【図５】乗算−累算演算を行う回路の、図４とは異なる
部分を示す。
部分を示す。
２ 乗数ラッチ
４ 被乗数ラッチ
６ キャリー保存初期化器
８ 累算値高位ラッチ
１０ マルチプレクサＡ
１２ ブース・エンコーダ
１４ 乗算器行１
１６ 乗算器行２
１８ 乗算器行４
２０ 乗算器行５
２２ キャリー保存ラッチＡ
２４ キャリーおよびセーブ低位ラッチ
２６ 最終加算器
２８ 結果ラッチ
３０ マルチプレクサＣ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/52 310
G06F 17/10
Claims (23)
- 【請求項１】 Ｍビット被乗数にＮビット乗数を乗算
し、かつ（Ｍ＋Ｎ）ビットの累算値を加算する電子乗算
および加算装置であって、該装置が、 （ｉ）前記Ｍビット被乗数と前記Ｎビット乗数との乗算
を表す一連の部分被加数を発生する手段と、 （ii）少なくとも１つの前記部分被加数を入力キャリー
保存部分結果にキャリー保存加算して、出力キャリー保
存部分結果を生じる、該キャリー保存加算手段であっ
て、該入力キャリー保存部分結果が、変化するアクティ
ブキャリービットと、変化するアクティブセーブビット
とを有し、該アクティブセーブビットの最上位ビットが
ビット位置Ｚを有し、該アクティブセーブビットの最下
位ビットがビット位置Ｙを有する、前記キャリー保存加
算手段と、 （iii ）前記（Ｍ＋Ｎ）ビットの累算値のＸビットを、
キャリー保存サイクルにおいて前記入力キャリー保存部
分結果に、ビット位置Ｚより高いビット位置において加
算する手段であって、ＺおよびＹが共にキャリー保存サ
イクル間においてＸだけ増加するようになっている、該
加算手段と、を含む、電子乗算および加算装置。 - 【請求項２】 Ｘ＝２である、請求項１記載の電子乗算
および加算装置。 - 【請求項３】 前記加算手段が、 キャリー保存サイクルにおいて、前記出力キャリー保存
部分結果を、ビット位置Ｚ＋１およびＺ＋２における拡
張セーブビットおよびビット位置Ｚ＋２における拡張キ
ャリービットにより拡張する手段を含み、 前記拡張セーブビットが、 前記（Ｍ＋Ｎ）ビットの累算値のＺ＋１番目ビットと、 前記活動キャリービットのＺ番目ビットの補数と、 前記部分被加数のＺ＋１番目ビットの補数と、 の和によって与えられ、 前記拡張キャリービットが前記（Ｍ＋Ｎ）ビット累算値
のＺ＋２番目ビットの補数により与えられる、請求項２
記載の電子乗算および加算装置。 - 【請求項４】 前記発生手段がブース（Ｂｏｏｔｈ）エ
ンコーダを含み、前記一連の部分被加数が一連のブース
被加数である、請求項１記載の電子乗算および加算装
置。 - 【請求項５】 Ｍ＝Ｎである、請求項１記載の電子乗算
および加算装置。 - 【請求項６】 Ｍ＝Ｎ＝３２である、請求項５記載の電
子乗算および加算装置。 - 【請求項７】 前記装置が該装置を通るデータバスを有
し、該データバスがＮ＋Ｍビットより小さい幅を有す
る、請求項１記載の電子乗算および加算装置。 - 【請求項８】 Ｍ＝Ｎであり、かつ前記データバスがＭ
＋３ビットの幅を有する、請求項７記載の電子乗算およ
び加算装置。 - 【請求項９】 前記部分被加数のＺ＋１番目ビットが符
号選択入力に依存して０または符号拡張であり、前記Ｍ
ビットの被乗数およびＮビットの乗数が、該符号選択入
力に依存してそれぞれ符号なしまたは符号付き数として
取扱われる、請求項１記載の電子乗算および加算装置。 - 【請求項１０】 ハードウェア乗算器を有する集積回路
中央処理装置を含む、請求項１記載の電子乗算および加
算装置。 - 【請求項１１】 Ｍビットの被乗数にＮビットの乗数を
乗算し、かつ（Ｍ＋Ｎ）ビットの累算値を加算する電子
乗算および加算装置内における乗算および加算方法であ
って、該方法が、 （ｉ）前記Ｍビットの被乗数と前記Ｎビットの乗数との
乗算を表す一連の部分被加数を発生するステップと、 （ii）前記部分被加数のそれぞれの１つを、入力キャリ
ー保存部分結果にキャリー保存加算して出力キャリー保
存部分結果を生じる、キャリー保存加算ステップであっ
て、該入力キャリー保存部分結果が、変化するアクティ
ブキャリービットと、変化するアクティブセーブビット
とを有し、該アクティブセーブビットの最上位ビットが
ビット位置Ｚを有し、該アクティブセーブビットの最下
位ビットがビット位置Ｙを有する、前記キャリー保存加
算ステップと、 （iii ）前記（Ｍ＋Ｎ）ビット累算値のＸビットを、キ
ャリー保存サイクルにおいて、前記入力キャリー保存部
分結果に、ビット位置Ｚより高いビット位置において加
算するステップであって、ＺおよびＹが共にキャリー保
存サイクル間においてＸだけ増加するようになってい
る、該加算ステップと、を含む、電子乗算および加算装
置内における乗算および加算方法。 - 【請求項１２】 Ｘ＝２である、請求項１１記載の乗算
および加算方法。 - 【請求項１３】 前記加算ステップが、 キャリー保存サイクルにおいて前記出力キャリー保存部
分結果をビット位置Ｚ＋１およびＺ＋２における拡張セ
ーブビットおよびビット位置Ｚ＋２における拡張キャリ
ービットにより拡張するステップを含み、 前記拡張セーブビットが、 前記（Ｍ＋Ｎ）ビットの累算値のＺ＋１番目ビットと、 前記アクティブキャリービットのＺ番目ビットの補数
と、 前記部分被加数のＺ＋１番目ビットの補数と、 の和によって与えられ、 前記拡張キャリービットが前記（Ｍ＋Ｎ）ビットの累算
値のＺ＋２番目ビット補数により与えられる、請求項１
１記載の乗算および加算方法。 - 【請求項１４】 Ｍビットの被乗数にＮビットの乗数を
乗算し、かつ（Ｍ＋Ｎ）ビットの累算値を加算する電子
乗算および加算装置であって、該装置が、 （ｉ）前記Ｍビットの被乗数と前記Ｎビットの乗数との
乗算を表す部分被加数のシーケンスを発生する手段と、 （ii）少なくとも１つの前記部分被加数を、入力キャリ
ー保存部分結果にキャリー保存加算して出力キャリー保
存部分結果を生じるキャリー保存加算手段であって、該
入力キャリー保存部分結果および該出力キャリー保存部
分結果がそれぞれキャリー値およびセーブ値を含む、前
記キャリー保存加算手段と、 （iii ）該キャリー値および該セーブ値を、 前記（Ｍ＋Ｎ）ビットの累算値の少なくとも一部と、 第１部分被加数と、のそれぞれの１つに初期化する手段
と、を含む、電子乗算および加算装置。 - 【請求項１５】 前記発生手段が改変されたブースエン
コーダを含み、前記部分被加数のシーケンスが改変され
たブース被加数のシーケンスである、請求項１４記載の
電子乗算および加算装置。 - 【請求項１６】 前記Ｎビットの乗数が符号付きである
時は、該Ｎビットの乗数を表す内部乗数のそれぞれのビ
ットＲ〔ａ〕が、 Ｒ〔（Ｎ−１）から１まで〕は前記Ｎビットの乗数の対
応ビットに等しく、 Ｒ〔Ｎ〕はＲ〔（Ｎ−１）〕に等しい、によって与えら
れる、請求項１５記載の電子乗算および加算装置。 - 【請求項１７】 前記Ｎビットの乗数が符号なしである
時は、該Ｎビットの乗数を表す内部乗数のそれぞれのビ
ットＲ〔ａ〕が、 Ｒ〔（Ｎ−１）から１まで〕は前記Ｎビットの乗数の対
応ビットに等しく、 Ｒ〔Ｎ〕は０に等しい、によって与えられる、請求項１
５記載の電子乗算および加算装置。 - 【請求項１８】 もしＲ〔０〕が０に等しければ、前記
第１部分被加数が０に初期化される、請求項１６記載の
電子乗算および加算装置。 - 【請求項１９】 もしＲ〔０〕が１に等しければ、前記
第１部分被加数が、前記Ｍビット被乗数のビット毎の逆
に対して後に１を加算したものに初期化される、請求項
１６記載の電子乗算および加算装置。 - 【請求項２０】 前記キャリー値と前記セーブ値とを加
算するための最終加算器を含み、該最終加算器に対する
キャリー入力ビットがＲ〔０〕にセットされる、請求項
１９記載の電子乗算および加算装置。 - 【請求項２１】 Ｍビットの被乗数にＮビットの乗数を
乗算し、かつ（Ｍ＋Ｎ）ビットの累算値を加算する電子
乗算および加算装置内における乗算および加算方法であ
って、該方法が、 （ｉ）前記Ｍビットの被乗数と前記Ｎビットの乗数との
乗算を表す一連の部分被加数を発生するステップと、 （ii）前記部分被加数のそれぞれの１つを入力キャリー
保存部分結果にキャリー保存加算して、出力キャリー保
存部分結果を生じるキャリー保存加算ステップであっ
て、該入力キャリー保存部分結果および該出力キャリー
保存部分結果がそれぞれキャリー値およびセーブ値を含
む、前記キャリー保存加算ステップと、 （iii ）該キャリー値および該セーブ値を、 前記（Ｍ＋Ｎ）ビットの累算値の少なくとも一部と、 第１部分被加数と、のそれぞれの１つに初期化するステ
ップと、を含む、電子乗算および加算装置内における乗
算および加算方法。 - 【請求項２２】 （ｉ）前記Ｍビットの被乗数と前記Ｎ
ビットの乗数との乗算を表す一連の部分被加数を発生す
る手段と、 （ii）少なくとも１つの前記部分被加数を入力キャリー
保存部分結果にキャリー保存加算して出力キャリー保存
部分結果を生じるキャリー保存加算手段であって、該入
力キャリー保存部分結果および該出力キャリー保存部分
結果がそれぞれキャリー値およびセーブ値を含む、前記
キャリー保存加算手段と、 （iii ）該キャリー値および該セーブ値を、 前記（Ｍ＋Ｎ）ビットの累算値の少なくとも一部と、 第１部分被加数と、のそれぞれの１つに初期化する手段
と、を含む、請求項１記載の電子乗算および加算装置。 - 【請求項２３】 （ｉ）前記Ｍビットの被乗数と前記Ｎ
ビットの乗数との乗算を表す部分被加数のシーケンスを
発生するステップと、 （ii）前記部分被加数のそれぞれの１つを入力キャリー
保存部分結果にキャリー保存加算して出力キャリー保存
部分結果を生じるキャリー保存加算ステップであって、
該入力キャリー保存部分結果および該出力キャリー保存
部分結果がそれぞれキャリー値およびセーブ値を含む、
前記キャリー保存加算ステップと、 （iii ）該キャリー値および該セーブ値を、 前記（Ｍ＋Ｎ）ビットの累算値の少なくとも一部と、 第１部分被加数と、のそれぞれの１つに初期化するステ
ップと、を含む、請求項１１記載の電子乗算および加算
装置内における乗算および加算方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB94039559 | 1994-03-02 | ||
| GB9403955A GB2287331B (en) | 1994-03-02 | 1994-03-02 | Electronic multiplying and adding apparatus and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07271556A JPH07271556A (ja) | 1995-10-20 |
| JP3516503B2 true JP3516503B2 (ja) | 2004-04-05 |
Family
ID=10751118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02703095A Expired - Lifetime JP3516503B2 (ja) | 1994-03-02 | 1995-02-15 | 電子乗算および加算装置および方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5528529A (ja) |
| JP (1) | JP3516503B2 (ja) |
| GB (2) | GB2287331B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7395298B2 (en) * | 1995-08-31 | 2008-07-01 | Intel Corporation | Method and apparatus for performing multiply-add operations on packed data |
| US6385634B1 (en) | 1995-08-31 | 2002-05-07 | Intel Corporation | Method for performing multiply-add operations on packed data |
| US5721892A (en) * | 1995-08-31 | 1998-02-24 | Intel Corporation | Method and apparatus for performing multiply-subtract operations on packed data |
| US6237016B1 (en) | 1995-09-05 | 2001-05-22 | Intel Corporation | Method and apparatus for multiplying and accumulating data samples and complex coefficients |
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