JP2859779B2 - 乗算器 - Google Patents
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- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
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Description
【０００１】
【産業上の利用分野】この発明は２進数表示された２数
の積をハードウェアで実行する乗算器に関する。
の積をハードウェアで実行する乗算器に関する。
【０００２】
【従来の技術】多量の画像データを扱う画像処理分野お
よびコンピュータまたはＣＰＵ（中央演算処理装置）を
利用する情報処理の分野において、データを掛け合わせ
る乗算は重要な処理の１つである。乗算を必要とする処
理には、たとえばＤＣＴ（離散コサイン変換）、デジタ
ルフィルタ処理および行列演算などがある。
よびコンピュータまたはＣＰＵ（中央演算処理装置）を
利用する情報処理の分野において、データを掛け合わせ
る乗算は重要な処理の１つである。乗算を必要とする処
理には、たとえばＤＣＴ（離散コサイン変換）、デジタ
ルフィルタ処理および行列演算などがある。
【０００３】このような分野においては、データは、通
常、２進数で表現される。乗算もしたがって、２進数表
示されたデータを掛け合わせることになる。
常、２進数で表現される。乗算もしたがって、２進数表
示されたデータを掛け合わせることになる。
【０００４】図２１は、４ビットの２進数の乗算の一例
を示す図である。図２１においては２進数“１０１０”
と２進数“０１０１”の乗算が実行される。１０進数の
乗算と同様のことが行なわれているだけである。２進数
表示においては、１０進数と異なり、桁は、２0 、
２1 、２2 、…と２の重みを有している。図２１におい
て、点線で囲まれた中間和のことを部分積と称す。乗算
結果は、この部分積を各桁毎に加算することにより得ら
れる。
を示す図である。図２１においては２進数“１０１０”
と２進数“０１０１”の乗算が実行される。１０進数の
乗算と同様のことが行なわれているだけである。２進数
表示においては、１０進数と異なり、桁は、２0 、
２1 、２2 、…と２の重みを有している。図２１におい
て、点線で囲まれた中間和のことを部分積と称す。乗算
結果は、この部分積を各桁毎に加算することにより得ら
れる。
【０００５】図２２は、４ビット２進数の乗算を実現す
る従来の並列乗算器の構成を示す図である。図２２にお
いて、乗算器は、被乗数Ｘを保持するレジスタ回路１ａ
と、乗数Ｙを保持するレジスタ回路１ｂとを含む。被乗
数Ｘおよび乗数Ｙは共に４ビットデータであり、ビット
ｘ４、ｘ３、ｘ２、ｘ１およびビットｙ４、ｙ３、ｙ
２、ｙ１をそれぞれ含む。ビットｘ４およびビットｙ４
は、データＸおよびＹの最上位ビットであり、ビットｘ
１およびｙ１はデータＸおよびＹのそれぞれの最下位ビ
ットである。レジスタ回路１ａの保持するデータビット
は被乗数データ線２ａ上に伝達され、レジスタ回路１ｂ
の保持するデータビットは乗数データ線２ｂ上に伝達さ
れる。被乗数データ線２ａは、データビットｘ４が伝達
されるデータ線２ａ４、データビットｘ３が伝達される
データ線２ａ３、データビットｘ２が伝達されるデータ
線２ａ２、およびデータビットｘ１が伝達されるデータ
線２ａ１を含む。
る従来の並列乗算器の構成を示す図である。図２２にお
いて、乗算器は、被乗数Ｘを保持するレジスタ回路１ａ
と、乗数Ｙを保持するレジスタ回路１ｂとを含む。被乗
数Ｘおよび乗数Ｙは共に４ビットデータであり、ビット
ｘ４、ｘ３、ｘ２、ｘ１およびビットｙ４、ｙ３、ｙ
２、ｙ１をそれぞれ含む。ビットｘ４およびビットｙ４
は、データＸおよびＹの最上位ビットであり、ビットｘ
１およびｙ１はデータＸおよびＹのそれぞれの最下位ビ
ットである。レジスタ回路１ａの保持するデータビット
は被乗数データ線２ａ上に伝達され、レジスタ回路１ｂ
の保持するデータビットは乗数データ線２ｂ上に伝達さ
れる。被乗数データ線２ａは、データビットｘ４が伝達
されるデータ線２ａ４、データビットｘ３が伝達される
データ線２ａ３、データビットｘ２が伝達されるデータ
線２ａ２、およびデータビットｘ１が伝達されるデータ
線２ａ１を含む。
【０００６】乗数データ線２ｂは、データビットｙ１が
伝達されるデータ線２ｂ１と、データビットｙ２が伝達
されるデータ線２ｂ２と、データビットｙ３が伝達され
るデータ線２ｂ３と、データビットｙ４が伝達されるデ
ータ線２ｂ４を含む。
伝達されるデータ線２ｂ１と、データビットｙ２が伝達
されるデータ線２ｂ２と、データビットｙ３が伝達され
るデータ線２ｂ３と、データビットｙ４が伝達されるデ
ータ線２ｂ４を含む。
【０００７】乗算器はさらに、被乗数データ線２ａと乗
数データ線２ｂとの交点に対応して配置されるＡＮＤ回
路ＡＮ１１〜ＡＮ４４を含む。図２２において水平方向
に配置されるＡＮＤ回路は１つの部分積を生成する。す
なわち、ＡＮＤ回路ＡＮ１１〜ＡＮ１４がデータビット
ｙ１と被乗数Ｘとの積を生成する。ＡＮＤ回路ＡＮ２１
〜ＡＮ２４がデータビットｙ２と被乗数データＸとの積
を与え、ＡＮＤ回路ＡＮ３１〜ＡＮ３４がデータビット
ｙ３と被乗数Ｘとの積を与え、ＡＮＤ回路ＡＮ４１〜Ａ
Ｎ４４がデータビットｙ４と被乗数Ｘとの積を与える。
数データ線２ｂとの交点に対応して配置されるＡＮＤ回
路ＡＮ１１〜ＡＮ４４を含む。図２２において水平方向
に配置されるＡＮＤ回路は１つの部分積を生成する。す
なわち、ＡＮＤ回路ＡＮ１１〜ＡＮ１４がデータビット
ｙ１と被乗数Ｘとの積を生成する。ＡＮＤ回路ＡＮ２１
〜ＡＮ２４がデータビットｙ２と被乗数データＸとの積
を与え、ＡＮＤ回路ＡＮ３１〜ＡＮ３４がデータビット
ｙ３と被乗数Ｘとの積を与え、ＡＮＤ回路ＡＮ４１〜Ａ
Ｎ４４がデータビットｙ４と被乗数Ｘとの積を与える。
【０００８】ＡＮＤ回路ＡＮ１１〜ＡＮ４４により生成
された部分積を加算して最終積Ｘ・Ｙを生成するため
に、加算回路ＡＤ１１〜ＡＤ４３が設けられる。ＡＮＤ
回路ＡＮ２１〜ＡＮ２３の出力をその一方入力Ａに受け
る加算回路ＡＤ１１、ＡＤ１２およびＡＤ１３は半加算
器であり、その入力ＡおよびＢに与えられたデータビッ
トを加算して出力Ｓから和データビットを出力するとと
もにキャリアウト出力ＣＯから２段目の加算回路へキャ
リ信号を出力する。ＡＮＤ回路ＡＮ３１〜ＡＮ４４の出
力をその入力Ａに受ける加算回路は全加算器である。全
加算器は、入力ＡおよびＢに与えられたデータビットと
キャリ入力ＣＩに与えられた入力を加算し、出力Ｓから
和データビットを出力するとともにキャリアウト信号を
そのキャリ出力ＣＯから出力する。
された部分積を加算して最終積Ｘ・Ｙを生成するため
に、加算回路ＡＤ１１〜ＡＤ４３が設けられる。ＡＮＤ
回路ＡＮ２１〜ＡＮ２３の出力をその一方入力Ａに受け
る加算回路ＡＤ１１、ＡＤ１２およびＡＤ１３は半加算
器であり、その入力ＡおよびＢに与えられたデータビッ
トを加算して出力Ｓから和データビットを出力するとと
もにキャリアウト出力ＣＯから２段目の加算回路へキャ
リ信号を出力する。ＡＮＤ回路ＡＮ３１〜ＡＮ４４の出
力をその入力Ａに受ける加算回路は全加算器である。全
加算器は、入力ＡおよびＢに与えられたデータビットと
キャリ入力ＣＩに与えられた入力を加算し、出力Ｓから
和データビットを出力するとともにキャリアウト信号を
そのキャリ出力ＣＯから出力する。
【０００９】初段の加算回路ＡＤ１１〜ＡＤ１３はその
一方入力Ａに対応のＡＮＤ回路ＡＮ２１〜ＡＮ２３の出
力を受け、その他方入力Ｂに前段の部分積を生成するＡ
ＮＤ回路ＡＮ１２〜ＡＮ１４の出力を受ける。加算回路
ＡＤ１１〜ＡＤ１３のキャリ出力は次段の１ビット上位
の加算回路ＡＤ２１〜ＡＤ２３のそれぞれのキャリ入力
ＣＩへ与えられる。加算回路ＡＤ２１，ＡＤ２２は対応
のＡＮＤ回路ＡＮ３１およびＡＮ３２の出力をその一方
入力Ａに受け、その他方入力Ｂに、対応の加算回路ＡＤ
１２およびＡＤ１３の出力を受ける。加算回路ＡＤ２３
はその一方入力ＡにＡＮＤ回路ＡＮ３３の出力を受け、
その他方入力ＢにＡＮＤ回路ＡＮ２４の出力を受ける。
加算回路ＡＤ２１〜ＡＤ２３のキャリ出力は次段の１ビ
ット上位の加算回路ＡＤ３１〜ＡＤ３３のキャリ入力Ｃ
Ｉへ与えられる。
一方入力Ａに対応のＡＮＤ回路ＡＮ２１〜ＡＮ２３の出
力を受け、その他方入力Ｂに前段の部分積を生成するＡ
ＮＤ回路ＡＮ１２〜ＡＮ１４の出力を受ける。加算回路
ＡＤ１１〜ＡＤ１３のキャリ出力は次段の１ビット上位
の加算回路ＡＤ２１〜ＡＤ２３のそれぞれのキャリ入力
ＣＩへ与えられる。加算回路ＡＤ２１，ＡＤ２２は対応
のＡＮＤ回路ＡＮ３１およびＡＮ３２の出力をその一方
入力Ａに受け、その他方入力Ｂに、対応の加算回路ＡＤ
１２およびＡＤ１３の出力を受ける。加算回路ＡＤ２３
はその一方入力ＡにＡＮＤ回路ＡＮ３３の出力を受け、
その他方入力ＢにＡＮＤ回路ＡＮ２４の出力を受ける。
加算回路ＡＤ２１〜ＡＤ２３のキャリ出力は次段の１ビ
ット上位の加算回路ＡＤ３１〜ＡＤ３３のキャリ入力Ｃ
Ｉへ与えられる。
【００１０】加算回路ＡＤ３１〜ＡＤ３３はＡＮＤ回路
ＡＮ４１〜ＡＮ４３の出力をその一方入力Ａに受ける。
加算回路ＡＤ３１およびＡＤ３２はその他方入力Ｂに対
応の加算回路ＡＤ２２およびＡＤ２３の加算出力（Ｓ）
を受ける。加算回路ＡＤ３３はその他方入力ＢにＡＮＤ
回路ＡＮ３４の出力を受ける。
ＡＮ４１〜ＡＮ４３の出力をその一方入力Ａに受ける。
加算回路ＡＤ３１およびＡＤ３２はその他方入力Ｂに対
応の加算回路ＡＤ２２およびＡＤ２３の加算出力（Ｓ）
を受ける。加算回路ＡＤ３３はその他方入力ＢにＡＮＤ
回路ＡＮ３４の出力を受ける。
【００１１】最終出力を生成する加算回路ＡＤ４１は半
加算器であり、加算回路ＡＤ３１のキャリ出力をその他
方入力Ｂに受け、加算回路ＡＤ３２の加算出力Ｓをその
一方入力Ａに受ける。加算回路ＡＤ４１のキャリ出力は
隣接する加算回路ＡＤ４２のキャリ入力ＣＩへ与えられ
る。加算回路ＡＤ４２はその一方入力Ａに加算回路ＡＤ
３３の加算出力Ｓを受け、その他方入力Ｂに加算回路Ａ
Ｄ３２のキャリ出力を受ける。加算回路ＡＤ４２のキャ
リ出力は隣接する加算回路ＡＤ４３のキャリ入力ＣＩへ
与えられる。加算回路ＡＤ４３はＡＮＤ回路ＡＮ４４の
出力と加算回路ＡＤ３３のキャリ出力とを受ける。
加算器であり、加算回路ＡＤ３１のキャリ出力をその他
方入力Ｂに受け、加算回路ＡＤ３２の加算出力Ｓをその
一方入力Ａに受ける。加算回路ＡＤ４１のキャリ出力は
隣接する加算回路ＡＤ４２のキャリ入力ＣＩへ与えられ
る。加算回路ＡＤ４２はその一方入力Ａに加算回路ＡＤ
３３の加算出力Ｓを受け、その他方入力Ｂに加算回路Ａ
Ｄ３２のキャリ出力を受ける。加算回路ＡＤ４２のキャ
リ出力は隣接する加算回路ＡＤ４３のキャリ入力ＣＩへ
与えられる。加算回路ＡＤ４３はＡＮＤ回路ＡＮ４４の
出力と加算回路ＡＤ３３のキャリ出力とを受ける。
【００１２】この図２２に示す構成において、ＡＮＤ回
路ＡＮ１１〜ＡＮ４４と加算回路ＡＤ１２、ＡＤ１３、
ＡＤ２２、ＡＤ２３、ＡＤ３２、およびＡＤ３３からな
るブロックすなわち点線で囲んだブロック５を加算器ア
レイと称す。最終の積結果を出力する加算器ＡＤ１１、
ＡＤ２１、ＡＤ３１、ＡＤ４１、ＡＤ４２、およびＡＤ
４３からなるブロック、すなわち点線で囲んだブロック
１０は、最終加算器列と称す。
路ＡＮ１１〜ＡＮ４４と加算回路ＡＤ１２、ＡＤ１３、
ＡＤ２２、ＡＤ２３、ＡＤ３２、およびＡＤ３３からな
るブロックすなわち点線で囲んだブロック５を加算器ア
レイと称す。最終の積結果を出力する加算器ＡＤ１１、
ＡＤ２１、ＡＤ３１、ＡＤ４１、ＡＤ４２、およびＡＤ
４３からなるブロック、すなわち点線で囲んだブロック
１０は、最終加算器列と称す。
【００１３】この図２２に示す乗算器の構成は、ＡＮＤ
回路が部分積を生成し、各部分積の加算が加算回路にお
いて行なわれており、図２１に一例を示す演算がこの乗
算器において実行される。
回路が部分積を生成し、各部分積の加算が加算回路にお
いて行なわれており、図２１に一例を示す演算がこの乗
算器において実行される。
【００１４】すなわち、この乗算器は、部分積をＡＮＤ
回路により生成した後、加算回路により部分積を加算す
ることにより積演算を実現している。すなわち４ビット
の乗数Ｙと４ビットの被乗数Ｘとから８ビットの積Ｚを
生成している。
回路により生成した後、加算回路により部分積を加算す
ることにより積演算を実現している。すなわち４ビット
の乗数Ｙと４ビットの被乗数Ｘとから８ビットの積Ｚを
生成している。
【００１５】図２３は、図２２に示す半加算器の構成の
一例を示す図である。図２３において、半加算器は、そ
の入力ＡおよびＢに与えられたデータビットを信号線４
３および４４を介して受けるＡＮＤ回路４８と、信号線
４３および４４上のデータビットの排他的論理和をとる
ＥｘＯＲ回路４９を含む。ＡＮＤ回路４８からキャリ出
力ＣＯが出力され、ＥｘＯＲ回路４９から加算出力Ｓが
生成される。この半加算器は、図２３（Ｂ）に示すよう
に、入力ＡおよびＢに与えられるデータビットが共に
“１”のときに信号線４６上に“１”のキャリ出力ＣＯ
を生成する。ＥｘＯＲ回路４９は不一致検出回路であ
り、入力ＡおよびＢに与えられるデータビットの論理が
不一致のときに信号線４７上の出力Ｓを“１”とする。
一例を示す図である。図２３において、半加算器は、そ
の入力ＡおよびＢに与えられたデータビットを信号線４
３および４４を介して受けるＡＮＤ回路４８と、信号線
４３および４４上のデータビットの排他的論理和をとる
ＥｘＯＲ回路４９を含む。ＡＮＤ回路４８からキャリ出
力ＣＯが出力され、ＥｘＯＲ回路４９から加算出力Ｓが
生成される。この半加算器は、図２３（Ｂ）に示すよう
に、入力ＡおよびＢに与えられるデータビットが共に
“１”のときに信号線４６上に“１”のキャリ出力ＣＯ
を生成する。ＥｘＯＲ回路４９は不一致検出回路であ
り、入力ＡおよびＢに与えられるデータビットの論理が
不一致のときに信号線４７上の出力Ｓを“１”とする。
【００１６】図２４（Ａ）は図２２に示す全加算器の構
成の一例を示す図である。図２４（Ａ）において、全加
算器は、信号線５４を介して与えられる入力データビッ
トＢを反転するインバータ回路ＩＶ１と、信号線５３上
の入力データビットＡを反転するインバータ回路ＩＶ２
と、インバータ回路ＩＶ２の出力に応答してインバータ
回路ＩＶ１の出力を通過させるトランスミッション回路
Ｔｒ２と、信号線５３上の入力データビットＡに応答し
て信号線５４上の入力データビットＢを通過させるトラ
ンスミッション回路Ｔｒ１とを含む。トランスミッショ
ン回路Ｔｒ１およびＴｒ２は並列に設けられ、ゲートに
与えられた信号が“Ｈ”のときにノードＮＤへ信号を伝
達する。
成の一例を示す図である。図２４（Ａ）において、全加
算器は、信号線５４を介して与えられる入力データビッ
トＢを反転するインバータ回路ＩＶ１と、信号線５３上
の入力データビットＡを反転するインバータ回路ＩＶ２
と、インバータ回路ＩＶ２の出力に応答してインバータ
回路ＩＶ１の出力を通過させるトランスミッション回路
Ｔｒ２と、信号線５３上の入力データビットＡに応答し
て信号線５４上の入力データビットＢを通過させるトラ
ンスミッション回路Ｔｒ１とを含む。トランスミッショ
ン回路Ｔｒ１およびＴｒ２は並列に設けられ、ゲートに
与えられた信号が“Ｈ”のときにノードＮＤへ信号を伝
達する。
【００１７】全加算器はさらに、ノードＮＤ上の電位に
応答して信号線５３上の入力データビットＡを伝達する
トランスミッション回路Ｔｒ３と、ノードＮＤの信号電
位を反転するインバータ回路ＩＶ３と、インバータ回路
ＩＶ３の出力に応答して信号線５５上に与えられたキャ
リ入力ＣＩを伝達するトランスミッション回路Ｔｒ４と
を含む。トランスミッション回路Ｔｒ３およびＴｒ４は
相補的に導通状態となり、信号線５７上に加算出力Ｓを
生成する。
応答して信号線５３上の入力データビットＡを伝達する
トランスミッション回路Ｔｒ３と、ノードＮＤの信号電
位を反転するインバータ回路ＩＶ３と、インバータ回路
ＩＶ３の出力に応答して信号線５５上に与えられたキャ
リ入力ＣＩを伝達するトランスミッション回路Ｔｒ４と
を含む。トランスミッション回路Ｔｒ３およびＴｒ４は
相補的に導通状態となり、信号線５７上に加算出力Ｓを
生成する。
【００１８】全加算器はさらに、インバータ回路ＩＶ３
の出力に応答して信号線５５上の信号（キャリ入力）Ｃ
Ｉを通過させるトランスミッション回路Ｔｒ５と、信号
線５５上のキャリ入力ＣＩを反転するインバータ回路Ｉ
Ｖ４と、ノードＮＤ上の信号電位に応答してインバータ
回路ＩＶ４の出力を通過させるトランスミッション回路
Ｔｒ６と、トランスミッション回路Ｔｒ５またはトラン
スミッション回路Ｔｒ６の出力の一方を反転してキャリ
出力ＣＯを信号線５６上に生成するインバータ回路ＩＶ
５を含む。トランスミッション回路Ｔｒ５およびＴｒ６
は互いに相補的に導通状態となる。トランスミッション
回路Ｔｒ１〜Ｔｒ６はそのゲートへ“Ｈ”の信号（論理
“１”）の信号が与えられたときに導通状態となる。
の出力に応答して信号線５５上の信号（キャリ入力）Ｃ
Ｉを通過させるトランスミッション回路Ｔｒ５と、信号
線５５上のキャリ入力ＣＩを反転するインバータ回路Ｉ
Ｖ４と、ノードＮＤ上の信号電位に応答してインバータ
回路ＩＶ４の出力を通過させるトランスミッション回路
Ｔｒ６と、トランスミッション回路Ｔｒ５またはトラン
スミッション回路Ｔｒ６の出力の一方を反転してキャリ
出力ＣＯを信号線５６上に生成するインバータ回路ＩＶ
５を含む。トランスミッション回路Ｔｒ５およびＴｒ６
は互いに相補的に導通状態となる。トランスミッション
回路Ｔｒ１〜Ｔｒ６はそのゲートへ“Ｈ”の信号（論理
“１”）の信号が与えられたときに導通状態となる。
【００１９】図２４（Ｂ）は、この図２４（Ａ）に示す
全加算器の入出力の関係を一覧にして示す図である。図
２４（Ａ）に示す全加算器は３ビットの入力Ａ、Ｂ、お
よびＣＩを加算して２ビットの出力ＳおよびＣＯを生成
する。キャリ出力ＣＯが上位ビットとなる。今３ビット
Ａ、ＢおよびＣＩがすべて“１”の状態を考える。この
ときトランスミッション回路Ｔｒ１を介してノードＮＤ
へビットＢが伝達される。このノードＮＤに伝達された
“１”のビットＢに従ってトランスミッション回路Ｔｒ
６が導通する。インバータ回路ＩＶ４は信号線５５上の
“１”のビットＣＩを反転する。したがってインバータ
回路ＩＶ５から信号線５６上には“１”の信号が出力さ
れる。
全加算器の入出力の関係を一覧にして示す図である。図
２４（Ａ）に示す全加算器は３ビットの入力Ａ、Ｂ、お
よびＣＩを加算して２ビットの出力ＳおよびＣＯを生成
する。キャリ出力ＣＯが上位ビットとなる。今３ビット
Ａ、ＢおよびＣＩがすべて“１”の状態を考える。この
ときトランスミッション回路Ｔｒ１を介してノードＮＤ
へビットＢが伝達される。このノードＮＤに伝達された
“１”のビットＢに従ってトランスミッション回路Ｔｒ
６が導通する。インバータ回路ＩＶ４は信号線５５上の
“１”のビットＣＩを反転する。したがってインバータ
回路ＩＶ５から信号線５６上には“１”の信号が出力さ
れる。
【００２０】一方、ノードＮＤ上の“１”の信号に従っ
てトランスミッション回路Ｔｒ３が導通し、信号線５３
上のビットＡを信号線５７上へ伝達する。これによりビ
ットＣＯおよびＳが共に“１”となる。
てトランスミッション回路Ｔｒ３が導通し、信号線５３
上のビットＡを信号線５７上へ伝達する。これによりビ
ットＣＯおよびＳが共に“１”となる。
【００２１】ビットＡ、Ｂ、およびＣＩがすべて“０”
の場合には、トランスミッション回路Ｔｒ２が導通し、
ノードＮＤへ“１”の信号を出力する（インバータ回路
ＩＶ１の効果）。ノードＮＤ上の“１”の信号によりト
ランスミッション回路Ｔｒ３が導通し、信号線５３上の
“０”のビットＡを信号線５７上へ伝達する。これによ
りビットＳは“０”となる。
の場合には、トランスミッション回路Ｔｒ２が導通し、
ノードＮＤへ“１”の信号を出力する（インバータ回路
ＩＶ１の効果）。ノードＮＤ上の“１”の信号によりト
ランスミッション回路Ｔｒ３が導通し、信号線５３上の
“０”のビットＡを信号線５７上へ伝達する。これによ
りビットＳは“０”となる。
【００２２】一方、トランスミッション回路Ｔｒ６が導
通し、インバータ回路ＩＶ４の出力を通過させる。イン
バータ回路ＩＶ４は信号線５５上の“０”の信号を受け
ている。したがってトランスミッション回路Ｔｒ６の出
力は“１”の信号となり、信号線５６上のビットＣＯ
は、インバータ回路ＩＶ５により“０”となる。
通し、インバータ回路ＩＶ４の出力を通過させる。イン
バータ回路ＩＶ４は信号線５５上の“０”の信号を受け
ている。したがってトランスミッション回路Ｔｒ６の出
力は“１”の信号となり、信号線５６上のビットＣＯ
は、インバータ回路ＩＶ５により“０”となる。
【００２３】ノードＮＤ上の信号が“１”であれば、ト
ランスミッション回路Ｔｒ６およびＴｒ３が導通し、そ
うでない場合には、トランスミッション回路Ｔｒ４およ
びＴｒ５が導通する。この図２４（Ａ）に示す構成によ
り、図２４（Ｂ）に一覧にして示す論理演算（加算処
理）が実現される。
ランスミッション回路Ｔｒ６およびＴｒ３が導通し、そ
うでない場合には、トランスミッション回路Ｔｒ４およ
びＴｒ５が導通する。この図２４（Ａ）に示す構成によ
り、図２４（Ｂ）に一覧にして示す論理演算（加算処
理）が実現される。
【００２４】図２２に示すように、２進数データの乗算
は加算を繰返し実行することにより実現される。部分積
の数は、乗数Ｙのビット数と等しくなる。図２２に示す
乗算器は４ビットの乗算器である。一般に現在のコンピ
ュータの世界では、５４ビット以上のデータが用いられ
ている。したがって、５４ビット以上の乗算が必要とさ
れる。この場合、図２２に示す加算器アレイ５が非常に
大規模となる。加算器アレイが大規模となると、各信号
は各加算回路を順次伝搬されているため、この加算器ア
レイにおける信号遅延が極めて大きくなる。この信号遅
延は加算回路の段数に伴って大きくなる。この加算回路
の段数は、乗算における部分積の数に比例する。
は加算を繰返し実行することにより実現される。部分積
の数は、乗数Ｙのビット数と等しくなる。図２２に示す
乗算器は４ビットの乗算器である。一般に現在のコンピ
ュータの世界では、５４ビット以上のデータが用いられ
ている。したがって、５４ビット以上の乗算が必要とさ
れる。この場合、図２２に示す加算器アレイ５が非常に
大規模となる。加算器アレイが大規模となると、各信号
は各加算回路を順次伝搬されているため、この加算器ア
レイにおける信号遅延が極めて大きくなる。この信号遅
延は加算回路の段数に伴って大きくなる。この加算回路
の段数は、乗算における部分積の数に比例する。
【００２５】このため、部分積の数を低減して乗算を効
率的に行なうためにブース（Ｂｏｏｔｈ）のアルゴリズ
ムがよく利用される。このブースのアルゴリズムは、補
数表示された負の数を補正なしに乗算する方法である。
率的に行なうためにブース（Ｂｏｏｔｈ）のアルゴリズ
ムがよく利用される。このブースのアルゴリズムは、補
数表示された負の数を補正なしに乗算する方法である。
【００２６】ブースのアルゴリズムにおいては、乗数Ｙ
のデータビットがグループに分割される。図２５に乗数
Ｙのグループ分割の一例を示す。図２５においては２次
のブースアルゴリズムのグループ分割が示される。各グ
ループは３ビットを含む。隣接グループ間で１ビットが
共用される（図２５においては斜線で示す）。１つのグ
ループにより１つの部分積が生成される。部分積の数は
２次のブースアルゴリズムの場合約１／２となる。一般
に、１つのグループがｍビットを含むとき（ｍ−１）次
のブースのアルゴリズムと呼ばれ、生成される部分積の
数は約１／（ｍ−１）となる。ブースのアルゴリズムに
ついて以下に式を用いて説明する。
のデータビットがグループに分割される。図２５に乗数
Ｙのグループ分割の一例を示す。図２５においては２次
のブースアルゴリズムのグループ分割が示される。各グ
ループは３ビットを含む。隣接グループ間で１ビットが
共用される（図２５においては斜線で示す）。１つのグ
ループにより１つの部分積が生成される。部分積の数は
２次のブースアルゴリズムの場合約１／２となる。一般
に、１つのグループがｍビットを含むとき（ｍ−１）次
のブースのアルゴリズムと呼ばれ、生成される部分積の
数は約１／（ｍ−１）となる。ブースのアルゴリズムに
ついて以下に式を用いて説明する。
【００２７】乗数Ｙは２の補数表示形式では次式（１）
で表わされる。
で表わされる。
【００２８】
【数１】
【００２９】式（１）において、ｙｎは符号ビットであ
り、この乗数Ｙが正であるか負であるかを示す。データ
ビットｙｉは２進数値（１または０）である。各ビット
に付されている２j は各データビットの２進重み付けで
ある。
り、この乗数Ｙが正であるか負であるかを示す。データ
ビットｙｉは２進数値（１または０）である。各ビット
に付されている２j は各データビットの２進重み付けで
ある。
【００３０】式（１）において、ｎが偶数でありかつｙ
０＝０とすると、乗数Ｙは次の式（２）に示されるよう
に展開される。
０＝０とすると、乗数Ｙは次の式（２）に示されるよう
に展開される。
【００３１】
【数２】
【００３２】乗数Ｙと被乗数Ｘとの積Ｘ・Ｙは部分積の
和で与えられる。したがって３ビットｙ２ｉ、ｙ２ｉ＋
１、ｙ２ｉ＋２の値がわかれば、その部分積生成に必要
とされる演算が決定される。この３ビットｙ２ｉ、ｙ２
ｉ＋１、ｙ２ｉ＋２とそのときに実行される演算との関
係を表１に示す。
和で与えられる。したがって３ビットｙ２ｉ、ｙ２ｉ＋
１、ｙ２ｉ＋２の値がわかれば、その部分積生成に必要
とされる演算が決定される。この３ビットｙ２ｉ、ｙ２
ｉ＋１、ｙ２ｉ＋２とそのときに実行される演算との関
係を表１に示す。
【００３３】
【表１】
【００３４】２次のブースのアルゴリズムにおいて行な
われる演算は０、±Ｘ、±２Ｘである。
われる演算は０、±Ｘ、±２Ｘである。
【００３５】被乗数Ｘの２倍すなわち２Ｘは被乗数Ｘを
１ビット上位ビット方向にシフトさせるシフト回路によ
り容易に生成される。“−”演算はビット反転により実
現される。したがって、この３ビットの値によりそのと
きに実行される演算を決定すれば積演算を高速で行なう
ことができる。このブースのアルゴリズムは２次に限定
されず、３次、４次、…等高次のブースアルゴリズムも
存在する。式（３）および表２に、３次のブースアルゴ
リズムにおける乗数Ｙの分解と、そのときに実行される
演算とを示す。
１ビット上位ビット方向にシフトさせるシフト回路によ
り容易に生成される。“−”演算はビット反転により実
現される。したがって、この３ビットの値によりそのと
きに実行される演算を決定すれば積演算を高速で行なう
ことができる。このブースのアルゴリズムは２次に限定
されず、３次、４次、…等高次のブースアルゴリズムも
存在する。式（３）および表２に、３次のブースアルゴ
リズムにおける乗数Ｙの分解と、そのときに実行される
演算とを示す。
【００３６】
【数３】
【００３７】
【表２】
【００３８】図２６は、ブースのアルゴリズムを用いる
乗算器の構成を示す。図２６において、乗算器は、被乗
数データＸを保持するレジスタ回路１ａと、乗数データ
Ｙを保持するレジスタ回路１ｂと、レジスタ回路１ｂか
ら乗数データ線２ｂを介して与えられる乗数データＹを
ブースのアルゴリズムに従ってデコードし、そのデコー
ド結果を示す信号を出力するデコード回路３と、レジス
タ回路１ａから被乗数データ線２ａ上に与えられた被乗
数データＸと、デコード回路３からデコード結果出力線
８上に与えられた制御信号とに従ってブースのアルゴリ
ズムに従って部分積を生成するとともに部分積を加算し
て中間和を生成する加算器アレイ５と、加算器アレイ５
からの出力データを出力線９を介して受けて最終加算を
行なう最終加算器列１０を含む。最終加算器列１０から
被乗数データＸと乗数データＹとを乗算した乗算結果Ｘ
・Ｙを示すデータが信号線１１上に伝達される。
乗算器の構成を示す。図２６において、乗算器は、被乗
数データＸを保持するレジスタ回路１ａと、乗数データ
Ｙを保持するレジスタ回路１ｂと、レジスタ回路１ｂか
ら乗数データ線２ｂを介して与えられる乗数データＹを
ブースのアルゴリズムに従ってデコードし、そのデコー
ド結果を示す信号を出力するデコード回路３と、レジス
タ回路１ａから被乗数データ線２ａ上に与えられた被乗
数データＸと、デコード回路３からデコード結果出力線
８上に与えられた制御信号とに従ってブースのアルゴリ
ズムに従って部分積を生成するとともに部分積を加算し
て中間和を生成する加算器アレイ５と、加算器アレイ５
からの出力データを出力線９を介して受けて最終加算を
行なう最終加算器列１０を含む。最終加算器列１０から
被乗数データＸと乗数データＹとを乗算した乗算結果Ｘ
・Ｙを示すデータが信号線１１上に伝達される。
【００３９】加算器アレイ５は、デコード回路３からデ
コード結果出力線８上に与えられる制御信号に応答して
選択動作を行なって部分積を生成するセレクタ回路を含
む。
コード結果出力線８上に与えられる制御信号に応答して
選択動作を行なって部分積を生成するセレクタ回路を含
む。
【００４０】デコード回路３は、２次のブースアルゴリ
ズムに従ってデコード動作を行なう場合、先の表（１）
に示す演算が実行されるように制御信号を生成する。セ
レクタ回路からはこの制御信号に従って０、Ｘ、２Ｘが
生成される。−Ｘ、−２Ｘは、符号反転（ビット反転）
のみで生成される。２の補数表示での演算であれば、各
ビットの反転が実行される。加算器アレイ５の内部構成
は、図２２に示す乗算器の構成においてＡＮＤ回路に代
えてデコード回路３からのデコード結果出力に従って選
択動作を行なうセレクタが設けられる構成を備える。加
算器の配列は各段２ビット上位方向へずれる（２次のブ
ースアルゴリズムの場合）。
ズムに従ってデコード動作を行なう場合、先の表（１）
に示す演算が実行されるように制御信号を生成する。セ
レクタ回路からはこの制御信号に従って０、Ｘ、２Ｘが
生成される。−Ｘ、−２Ｘは、符号反転（ビット反転）
のみで生成される。２の補数表示での演算であれば、各
ビットの反転が実行される。加算器アレイ５の内部構成
は、図２２に示す乗算器の構成においてＡＮＤ回路に代
えてデコード回路３からのデコード結果出力に従って選
択動作を行なうセレクタが設けられる構成を備える。加
算器の配列は各段２ビット上位方向へずれる（２次のブ
ースアルゴリズムの場合）。
【００４１】デコード回路３からのデコード結果出力線
８の数は、乗数データＹのビット数と実行されるブース
のアルゴリズムの次数により決定される。
８の数は、乗数データＹのビット数と実行されるブース
のアルゴリズムの次数により決定される。
【００４２】図２７は、４ビット乗数データＹと４ビッ
ト被乗数データＸとの乗算を行なう回路の構成を示す図
である。乗数データＹは、ビットｙ１〜ｙ４に加えてさ
らにビットｙ０（＝０）を含む。被乗数データＸはビッ
トｘ１〜ｘ４を含む。デコード回路３は、ビットｙ０、
ｙ１およびｙ２をデコードし、該デコード結果を示す信
号を出力線８ａへ伝達するデコーダ３ａ１と、ビットｙ
２、ｙ３およびｙ４をデコードし、そのデコード結果を
信号線８ｂ上へ伝達するデコーダ３ａ２を含む。
ト被乗数データＸとの乗算を行なう回路の構成を示す図
である。乗数データＹは、ビットｙ１〜ｙ４に加えてさ
らにビットｙ０（＝０）を含む。被乗数データＸはビッ
トｘ１〜ｘ４を含む。デコード回路３は、ビットｙ０、
ｙ１およびｙ２をデコードし、該デコード結果を示す信
号を出力線８ａへ伝達するデコーダ３ａ１と、ビットｙ
２、ｙ３およびｙ４をデコードし、そのデコード結果を
信号線８ｂ上へ伝達するデコーダ３ａ２を含む。
【００４３】加算器アレイ５は、レジスタ回路１ａに保
持された被乗数データＸ（ビットｘ１〜ｘ４）を１ビッ
ト上位方向へシフトし、２Ｘを生成するシフト回路１０
２と、レジスタ回路１ａの出力とシフト回路１０２の出
力とを受け、出力線８ａ上のデコード結果信号に応答し
て対応の演算を選択し第１の部分積を生成するセレクタ
回路１０４と、レジスタ回路１ａからの被乗数データＸ
とシフト回路１０２からのシフトデータとを受け、出力
線８ｂ上のデコード結果に従って対応の演算を選択し、
第２の部分積を生成するセレクタ回路１０６と、このセ
レクタ回路１０４および１０６により生成された部分和
を加算して中間和を生成する加算回路ＡＤ１０２および
ＡＤ１０４を含む。
持された被乗数データＸ（ビットｘ１〜ｘ４）を１ビッ
ト上位方向へシフトし、２Ｘを生成するシフト回路１０
２と、レジスタ回路１ａの出力とシフト回路１０２の出
力とを受け、出力線８ａ上のデコード結果信号に応答し
て対応の演算を選択し第１の部分積を生成するセレクタ
回路１０４と、レジスタ回路１ａからの被乗数データＸ
とシフト回路１０２からのシフトデータとを受け、出力
線８ｂ上のデコード結果に従って対応の演算を選択し、
第２の部分積を生成するセレクタ回路１０６と、このセ
レクタ回路１０４および１０６により生成された部分和
を加算して中間和を生成する加算回路ＡＤ１０２および
ＡＤ１０４を含む。
【００４４】加算器アレイ５の出力に従って最終の乗算
結果を出力する最終加算器列１０は、加算回路ＡＤ１０
０のキャリ出力と加算回路１０２の和出力を受ける加算
回路ＡＤ１０６と、加算回路ＡＤ１０２のキャリ出力と
加算回路ＡＤ１０４の和出力を受けるとともに加算回路
１０６のキャリ出力を受ける加算回路１０８と、セレク
タ回路１０６の出力と加算回路ＡＤ１０４のキャリ出力
と加算回路１０８のキャリ出力とを受ける加算回路ＡＤ
１１０と、セレクタ回路１０６の最上位ビット出力と加
算回路ＡＤ１１０のキャリ出力とを受ける加算回路ＡＤ
１１２を含む。加算回路ＡＤ１００、ＡＤ１０２、ＡＤ
１０４、ＡＤ１０６、およびＡＤ１１２は半加算器であ
り、加算回路ＡＤ１０８、およびＡＤ１１０は全加算器
である。
結果を出力する最終加算器列１０は、加算回路ＡＤ１０
０のキャリ出力と加算回路１０２の和出力を受ける加算
回路ＡＤ１０６と、加算回路ＡＤ１０２のキャリ出力と
加算回路ＡＤ１０４の和出力を受けるとともに加算回路
１０６のキャリ出力を受ける加算回路１０８と、セレク
タ回路１０６の出力と加算回路ＡＤ１０４のキャリ出力
と加算回路１０８のキャリ出力とを受ける加算回路ＡＤ
１１０と、セレクタ回路１０６の最上位ビット出力と加
算回路ＡＤ１１０のキャリ出力とを受ける加算回路ＡＤ
１１２を含む。加算回路ＡＤ１００、ＡＤ１０２、ＡＤ
１０４、ＡＤ１０６、およびＡＤ１１２は半加算器であ
り、加算回路ＡＤ１０８、およびＡＤ１１０は全加算器
である。
【００４５】この図２７に示す乗算器は、２次のブース
アルゴリズムに従って乗算を実行する。４ビットの乗数
データＹおよび４ビットの被乗数データＸとから８ビッ
トの乗算結果を生成する。セレクタ回路１０４および１
０６はそれぞれ５ビットの容量を備えている。これは２
Ｘの演算が実行され、１ビット上位方向にシフトした状
態を表現するためである。シフト回路１０２の最下位ビ
ットは０に設定される。シフト回路１０２は、レジスタ
回路１ａから与えられた被乗数データＸを１ビット上位
方向へシフトする。
アルゴリズムに従って乗算を実行する。４ビットの乗数
データＹおよび４ビットの被乗数データＸとから８ビッ
トの乗算結果を生成する。セレクタ回路１０４および１
０６はそれぞれ５ビットの容量を備えている。これは２
Ｘの演算が実行され、１ビット上位方向にシフトした状
態を表現するためである。シフト回路１０２の最下位ビ
ットは０に設定される。シフト回路１０２は、レジスタ
回路１ａから与えられた被乗数データＸを１ビット上位
方向へシフトする。
【００４６】この図２７に示すように、２次のブースア
ルゴリズムに従った場合、生成される部分積の数は２で
あり、加算回路も実質的に２段であり、図２２に示す乗
算器の構成に比べて大幅に加算回路の段数が低減され
る。ここで、最終加算器列１０に含まれる加算回路ＡＤ
１１２は全加算器で構成され、加算回路ＡＤ１１０のキ
ャリ出力をそのキャリ入力に受け、その一方入力が接地
されていてもよい。
ルゴリズムに従った場合、生成される部分積の数は２で
あり、加算回路も実質的に２段であり、図２２に示す乗
算器の構成に比べて大幅に加算回路の段数が低減され
る。ここで、最終加算器列１０に含まれる加算回路ＡＤ
１１２は全加算器で構成され、加算回路ＡＤ１１０のキ
ャリ出力をそのキャリ入力に受け、その一方入力が接地
されていてもよい。
【００４７】図２７に示すように、２次のブースアルゴ
リズムに従って乗算を行なえば、生成される部分積の数
は２となり、図２２に示す通常の乗算器が生成する部分
積の数の半分となる。これにより、高速で乗算を実行す
ることができる。
リズムに従って乗算を行なえば、生成される部分積の数
は２となり、図２２に示す通常の乗算器が生成する部分
積の数の半分となる。これにより、高速で乗算を実行す
ることができる。
【００４８】図２８は、３次のブースアルゴリズムに従
って乗算を行なう際の概念的構成を示す図である。図２
８において、３次のブースのアルゴリズムに従ってデコ
ード動作を行なう３次のブースアルゴリズムデコード回
路３は、乗数Ｙのビットｙ０〜ｙｒからそれぞれ所定の
組の４ビットのデータを受けるデコーダ３０ａ、３０
ｂ、…、３０ｐを含む。このデコーダ３０ａ〜３０ｐの
各々は、与えられた４ビットデータの値に従って、表２
に示すデコード動作を行なって対応の演算を選択する信
号を生成する。
って乗算を行なう際の概念的構成を示す図である。図２
８において、３次のブースのアルゴリズムに従ってデコ
ード動作を行なう３次のブースアルゴリズムデコード回
路３は、乗数Ｙのビットｙ０〜ｙｒからそれぞれ所定の
組の４ビットのデータを受けるデコーダ３０ａ、３０
ｂ、…、３０ｐを含む。このデコーダ３０ａ〜３０ｐの
各々は、与えられた４ビットデータの値に従って、表２
に示すデコード動作を行なって対応の演算を選択する信
号を生成する。
【００４９】この乗算器はさらに、被乗数データＸ（ビ
ットｘ１〜ｘｎ）からこの被乗数データＸの所定の定数
倍、すなわち±Ｘ、±２Ｘ、±３Ｘ、および±４Ｘを生
成する定数倍回路２００と、デコード回路３の各デコー
ダ３０ａ〜３０ｐのそれぞれに対応して設けられ、出力
線８ａ〜８ｐからの制御信号に従ってこの定数倍発生回
路２００からの出力のうちの１つを演算結果として選択
して出力するセレクタ回路２０２ａ、２０２ｂ、…、２
０２ｐを含む。セレクタ回路２０２ａ、２０２ｂ、…、
２０２ｐからそれぞれ第１部分積、第２部分積、…、第
ｐ部分積が生成される。
ットｘ１〜ｘｎ）からこの被乗数データＸの所定の定数
倍、すなわち±Ｘ、±２Ｘ、±３Ｘ、および±４Ｘを生
成する定数倍回路２００と、デコード回路３の各デコー
ダ３０ａ〜３０ｐのそれぞれに対応して設けられ、出力
線８ａ〜８ｐからの制御信号に従ってこの定数倍発生回
路２００からの出力のうちの１つを演算結果として選択
して出力するセレクタ回路２０２ａ、２０２ｂ、…、２
０２ｐを含む。セレクタ回路２０２ａ、２０２ｂ、…、
２０２ｐからそれぞれ第１部分積、第２部分積、…、第
ｐ部分積が生成される。
【００５０】乗算器はさらに、このセレクタ回路２０２
ａ〜２０２ｐからの部分積を加算する加算器２０４を含
む。この加算器２０４は、先の図２６および図２７に示
す加算器アレイと最終加算器列両者を含む。
ａ〜２０２ｐからの部分積を加算する加算器２０４を含
む。この加算器２０４は、先の図２６および図２７に示
す加算器アレイと最終加算器列両者を含む。
【００５１】この図２８に示す３次のブースアルゴリズ
ムに従って乗算を実行する場合、生成される部分積の数
はｐ個であり、乗数データＹのビット数の１／３となっ
ている。
ムに従って乗算を実行する場合、生成される部分積の数
はｐ個であり、乗数データＹのビット数の１／３となっ
ている。
【００５２】定数倍生成回路２００において±３Ｘを生
成する回路は被乗数データＸを入力して２Ｘ＋Ｘの加算
を実行する。±２Ｘおよび±４Ｘは被乗数データＸのシ
フト動作により生成される。複号±は符号を反転するか
否かにより決定される。±３Ｘを生成するための回路の
みは、このようなシフト動作および符号反転のみで３倍
値３Ｘ生成することができず、このため被乗数データＸ
を用いてシフト動作および加算動作すなわち２Ｘを求め
る動作および２Ｘ＋Ｘの加算を行なって３倍値３Ｘを求
める。
成する回路は被乗数データＸを入力して２Ｘ＋Ｘの加算
を実行する。±２Ｘおよび±４Ｘは被乗数データＸのシ
フト動作により生成される。複号±は符号を反転するか
否かにより決定される。±３Ｘを生成するための回路の
みは、このようなシフト動作および符号反転のみで３倍
値３Ｘ生成することができず、このため被乗数データＸ
を用いてシフト動作および加算動作すなわち２Ｘを求め
る動作および２Ｘ＋Ｘの加算を行なって３倍値３Ｘを求
める。
【００５３】
【発明が解決しようとする課題】上述のごとく、２進数
の乗算においてはブースのアルゴリズムを利用すれば生
成される部分積の数が低減され、高速で乗算を行なうこ
とができる。たとえば５４ビットの乗算を考える。ブー
スのアルゴリズムを利用しない通常の乗算においては部
分積が５４個存在する。２次のブースのアルゴリズムを
用いた場合には生成される部分積の数が２７個となる。
３次のブースのアルゴリズムを用いた場合は、生成され
る部分積の数は１８個となる。すなわち、ｎ次のブース
のアルゴリズムを用いると、通常の乗算を行なう場合と
比べて、生成される部分積の数は１／ｎに低減すること
ができ、乗算に必要とされる演算時間を短縮することが
できる。
の乗算においてはブースのアルゴリズムを利用すれば生
成される部分積の数が低減され、高速で乗算を行なうこ
とができる。たとえば５４ビットの乗算を考える。ブー
スのアルゴリズムを利用しない通常の乗算においては部
分積が５４個存在する。２次のブースのアルゴリズムを
用いた場合には生成される部分積の数が２７個となる。
３次のブースのアルゴリズムを用いた場合は、生成され
る部分積の数は１８個となる。すなわち、ｎ次のブース
のアルゴリズムを用いると、通常の乗算を行なう場合と
比べて、生成される部分積の数は１／ｎに低減すること
ができ、乗算に必要とされる演算時間を短縮することが
できる。
【００５４】しかしながらブースのアルゴリズムにも欠
点が存在する。乗数Ｙを２次のブースのアルゴリズムに
従ってデコードした場合には、この部分積を生成するた
めに、被乗数Ｘの２倍の値２Ｘが必要となる。また乗数
Ｙを３次のブースのアルゴリズムに従ってデコードした
場合には、部分積の生成のためには、被乗数Ｘの２倍、
３倍および４倍の値が必要となる。さらに、乗数Ｙを４
次のブースのアルゴリズムに従ってデコードした場合、
必要とされる部分積には、被乗数Ｘの２倍、３倍、４
倍、５倍、６倍、７倍、および８倍の値が必要となる。
点が存在する。乗数Ｙを２次のブースのアルゴリズムに
従ってデコードした場合には、この部分積を生成するた
めに、被乗数Ｘの２倍の値２Ｘが必要となる。また乗数
Ｙを３次のブースのアルゴリズムに従ってデコードした
場合には、部分積の生成のためには、被乗数Ｘの２倍、
３倍および４倍の値が必要となる。さらに、乗数Ｙを４
次のブースのアルゴリズムに従ってデコードした場合、
必要とされる部分積には、被乗数Ｘの２倍、３倍、４
倍、５倍、６倍、７倍、および８倍の値が必要となる。
【００５５】２進数の場合、２倍、４倍、および８倍の
ように、２の累乗倍の値はデータをシフトするだけで簡
単に生成することができる。しかしながら、この３倍お
よび５倍のような値はこのようなシフト動作だけでは生
成することができない。３Ｘを生成する場合には、（２
Ｘ＋Ｘ）という演算を実行する必要がある。この加算動
作には多くの時間が必要となる。すなわち内部演算の桁
数が増加すればその桁上げ（キャリ）に時間が長くな
り、３Ｘ、および５Ｘのような被乗数の３倍、５倍の値
を求める演算を高速で行なうことができない。このた
め、乗算を高速で行なうことができなくなるという問題
が生じる。
ように、２の累乗倍の値はデータをシフトするだけで簡
単に生成することができる。しかしながら、この３倍お
よび５倍のような値はこのようなシフト動作だけでは生
成することができない。３Ｘを生成する場合には、（２
Ｘ＋Ｘ）という演算を実行する必要がある。この加算動
作には多くの時間が必要となる。すなわち内部演算の桁
数が増加すればその桁上げ（キャリ）に時間が長くな
り、３Ｘ、および５Ｘのような被乗数の３倍、５倍の値
を求める演算を高速で行なうことができない。このた
め、乗算を高速で行なうことができなくなるという問題
が生じる。
【００５６】すなわち、３次のブースのアルゴリズムを
適用した場合、生成される部分積の数は低減されるもの
の、この生成された部分積の加算を実行する前に被乗数
Ｘの３倍の値を生成するために長時間を必要とし、結局
演算時間が長くなるという問題が生じる。この場合被乗
数Ｘのビット数が増加すれば、当然この３Ｘを生成する
回路における遅延が大きくなる。
適用した場合、生成される部分積の数は低減されるもの
の、この生成された部分積の加算を実行する前に被乗数
Ｘの３倍の値を生成するために長時間を必要とし、結局
演算時間が長くなるという問題が生じる。この場合被乗
数Ｘのビット数が増加すれば、当然この３Ｘを生成する
回路における遅延が大きくなる。
【００５７】２次のブースのアルゴリズムを適用する場
合には、被乗数Ｘの２倍の値２Ｘのみが必要である。被
乗数Ｘの２倍の値２Ｘはシフト操作で簡単に生成するこ
とができる。被乗数Ｘの３倍の値３Ｘを生成する場合の
ように長時間を要しない。このため、２次のブースのア
ルゴリズムは、生成される部分積の数が低減される効果
が非常に大きくなり、乗算を行なう上で有利である。
合には、被乗数Ｘの２倍の値２Ｘのみが必要である。被
乗数Ｘの２倍の値２Ｘはシフト操作で簡単に生成するこ
とができる。被乗数Ｘの３倍の値３Ｘを生成する場合の
ように長時間を要しない。このため、２次のブースのア
ルゴリズムは、生成される部分積の数が低減される効果
が非常に大きくなり、乗算を行なう上で有利である。
【００５８】上述の観点から、乗算器の設計において
は、３次以上のブースのアルゴリズムは使用されなかっ
た。３次以上のブースのアルゴリズムでは、シフト操作
で被乗数Ｘの定数倍を作成できない奇数倍を利用する必
要があり、このための回路における遅延時間が、生成さ
れる部分積の数の低減効果を相殺し、かつさらには、乗
数および被乗数のビットの増大に伴って、この部分積低
減効果よりも奇数倍を生成するための回路における遅延
が部分積低減効果を上回るためである。
は、３次以上のブースのアルゴリズムは使用されなかっ
た。３次以上のブースのアルゴリズムでは、シフト操作
で被乗数Ｘの定数倍を作成できない奇数倍を利用する必
要があり、このための回路における遅延時間が、生成さ
れる部分積の数の低減効果を相殺し、かつさらには、乗
数および被乗数のビットの増大に伴って、この部分積低
減効果よりも奇数倍を生成するための回路における遅延
が部分積低減効果を上回るためである。
【００５９】しかしながら、２次のブースのアルゴリズ
ムに従って乗算を行なう場合、生成される部分積の数は
高々１／２になるだけである。近年の情報処理分野など
におけるデータビット数の増大が生じた場合このような
データを高速で乗算するためには、生成される部分積の
数をできるだけ低減するために、高次のブースのアルゴ
リズムを使用する必要がある。
ムに従って乗算を行なう場合、生成される部分積の数は
高々１／２になるだけである。近年の情報処理分野など
におけるデータビット数の増大が生じた場合このような
データを高速で乗算するためには、生成される部分積の
数をできるだけ低減するために、高次のブースのアルゴ
リズムを使用する必要がある。
【００６０】それゆえ、この発明の１つの目的は、３次
以上の高次のブースのアルゴリズムを利用して高速で乗
算を実行することのできる乗算器を提供することであ
る。
以上の高次のブースのアルゴリズムを利用して高速で乗
算を実行することのできる乗算器を提供することであ
る。
【００６１】また乗算するデータのビット数が大きくな
ると、被乗数データ線２ａおよびブースデコード回路３
のデータ線８には大きな負荷がつく。乗数データ線２ａ
には図２７に示すように、数多くのセレクタ回路が付随
し、またデコード結果出力線は、関連のセレクタ回路を
すべて駆動する必要があるためである。
ると、被乗数データ線２ａおよびブースデコード回路３
のデータ線８には大きな負荷がつく。乗数データ線２ａ
には図２７に示すように、数多くのセレクタ回路が付随
し、またデコード結果出力線は、関連のセレクタ回路を
すべて駆動する必要があるためである。
【００６２】たとえば、図２７においてはセレクタ回路
１０４および１０６は各ビット毎に選択動作を実行する
セレクタ回路を備えている。この信号線２ａおよび８に
付随する負荷は、乗算されるデータのビット数が大きく
なるにつれて増大する。したがって、たとえばブースの
デコード回路の出力線８においては、デコード結果がそ
の出力線８の最遠方に到達するまでに長時間を要する。
信号線における伝搬遅延が生じるためである。
１０４および１０６は各ビット毎に選択動作を実行する
セレクタ回路を備えている。この信号線２ａおよび８に
付随する負荷は、乗算されるデータのビット数が大きく
なるにつれて増大する。したがって、たとえばブースの
デコード回路の出力線８においては、デコード結果がそ
の出力線８の最遠方に到達するまでに長時間を要する。
信号線における伝搬遅延が生じるためである。
【００６３】このように乗算するデータビット数が増大
すると、ブースのアルゴリズムの利用の有無にかかわら
ず、信号伝搬遅延が増大し、高速で乗算を行なうことが
できなくなるという問題が生じる。この状態は、たとえ
ば図２２に示す乗算器の構成においても同様である。
すると、ブースのアルゴリズムの利用の有無にかかわら
ず、信号伝搬遅延が増大し、高速で乗算を行なうことが
できなくなるという問題が生じる。この状態は、たとえ
ば図２２に示す乗算器の構成においても同様である。
【００６４】さらに、ブースのアルゴリズムを利用する
場合、加算器アレイに含まれる加算回路および最終加算
器列に含まれる加算回路はブースのデコード回路がデー
タをデコードし、そのデコード動作により選択すべき演
算が決定した後でなければ加算動作を行なうことができ
ない。セレクタ回路の出力が確定しないためである。ブ
ースのデコード回路のデコード動作が完了しても、デコ
ード結果が出力線８上をその最遠方まで到達するのに時
間を要する。正確な乗算のためにはこの遅延時間を取込
む必要がある。このため、高速で乗算を行なうことがで
きないという問題が生じる。
場合、加算器アレイに含まれる加算回路および最終加算
器列に含まれる加算回路はブースのデコード回路がデー
タをデコードし、そのデコード動作により選択すべき演
算が決定した後でなければ加算動作を行なうことができ
ない。セレクタ回路の出力が確定しないためである。ブ
ースのデコード回路のデコード動作が完了しても、デコ
ード結果が出力線８上をその最遠方まで到達するのに時
間を要する。正確な乗算のためにはこの遅延時間を取込
む必要がある。このため、高速で乗算を行なうことがで
きないという問題が生じる。
【００６５】以上のように従来の乗算器、特にブースの
アルゴリズムを用いる乗算器においては以下のような問
題点があった。
アルゴリズムを用いる乗算器においては以下のような問
題点があった。
【００６６】（１） ３次以上のブースのアルゴリズム
では被乗数Ｘの３倍の値３Ｘなどの奇数倍のデータを生
成するのに長時間が必要とされ、高速動作性が損なわれ
る。
では被乗数Ｘの３倍の値３Ｘなどの奇数倍のデータを生
成するのに長時間が必要とされ、高速動作性が損なわれ
る。
【００６７】（２） ブースのデコード回路の出力線に
大きな負荷が接続されるため、この出力線における信号
伝搬遅延が存在し、高速乗算を行なうことができない。
大きな負荷が接続されるため、この出力線における信号
伝搬遅延が存在し、高速乗算を行なうことができない。
【００６８】（３） ブースのアルゴリズムを利用する
場合、ブースのデコード回路の出力が決定してからでな
いと加算回路は加算動作を実行することができない。こ
のため、高速で乗算を行なうことができない。
場合、ブースのデコード回路の出力が決定してからでな
いと加算回路は加算動作を実行することができない。こ
のため、高速で乗算を行なうことができない。
【００６９】それゆえ、この発明の目的は、高速で乗算
を実行することのできる乗算器を提供することである。
を実行することのできる乗算器を提供することである。
【００７０】この発明の他の目的は、高速で乗算を実行
することのできる、ブースのアルゴリズムを利用する乗
算器を提供することである。
することのできる、ブースのアルゴリズムを利用する乗
算器を提供することである。
【００７１】この発明のさらに他の目的は、３次以上の
ブースのアルゴリズムを利用しても高速で乗算を行なう
ことのできる乗算器を提供することである。
ブースのアルゴリズムを利用しても高速で乗算を行なう
ことのできる乗算器を提供することである。
【００７２】
【課題を解決するための手段】この発明に係る乗算器
は、以下の３つの独立の観点を備える。すなわち、 （１） ２次のブースのアルゴリズムと３次のブースの
アルゴリズムとを混在させる。
は、以下の３つの独立の観点を備える。すなわち、 （１） ２次のブースのアルゴリズムと３次のブースの
アルゴリズムとを混在させる。
【００７３】（２） ブースのデコード回路を被乗数の
下位ビット側に設ける。
下位ビット側に設ける。
【００７４】（３） ブースのデコード回路によるデコ
ード期間中に加算回路を動作させ、デコード結果に従っ
てその加算結果を選択する。
ード期間中に加算回路を動作させ、デコード結果に従っ
てその加算結果を選択する。
【００７５】すなわち、請求項１に係る乗算器は、乗数
の所定数の下位ビットを２次のブースのアルゴリズムに
従ってデコードする第１のデコード手段と、乗数の残り
の上位ビットを３次以上の高次のブースのアルゴリズム
に従ってデコードする第２のデコード手段と、この第１
および第２のデコード手段の出力に従って部分積を生成
かつ加算し、乗算結果を出力する手段を備える。
の所定数の下位ビットを２次のブースのアルゴリズムに
従ってデコードする第１のデコード手段と、乗数の残り
の上位ビットを３次以上の高次のブースのアルゴリズム
に従ってデコードする第２のデコード手段と、この第１
および第２のデコード手段の出力に従って部分積を生成
かつ加算し、乗算結果を出力する手段を備える。
【００７６】請求項２に係る乗算器は、乗数の所定数の
下位ビットを２次のブースのアルゴリズムに従ってデコ
ードする第１のデコード手段と、乗数の残りの上位ビッ
トを３次のブースのアルゴリズムに従ってデコードする
第２のデコード手段と、これら第１および第２のデコー
ド手段の出力に従って第１および第２の部分積を生成す
る手段を含む。この第２の部分積生成手段は、被乗数Ｘ
と被乗数Ｘの２倍値Ｘとの加算を行なう３倍数生成手段
を含む。２次のブースのアルゴリズムに従ってデコード
される乗数の下位ビットの数は、この３次のブースのア
ルゴリズムに従う演算内容選択操作完了までに要する遅
延時間が２次のブースのアルゴリズムによる第１の部分
積生成手段による部分積生成完了までに要する遅延時間
と実質的に等しくなるように、この３倍数生成手段が被
乗数Ｘと被乗数Ｘの２倍の値との和を生成するのに必要
とされる時間に基づいて決定される。 請求項３に係る乗
算器は、乗数の所定数の下位ビットを２次のブースのア
ルゴリズムに従ってデコードする第１のデコード手段
と、乗数の残りの上位ビットを３次のブースのアルゴリ
ズムに従ってデコードする第２のデコード手段と、これ
ら第１および第２のデコード手段の出力に従って第１お
よび第２の部分積を生成する手段を含む。この第２の部
分積生成手段は、被乗数Ｘと被乗数Ｘの２倍値２Ｘとの
加算を行なう３倍数生成手段を含む。この２次のブース
のアルゴリズムに従ってデコードされる乗数の下位ビッ
トの数は、３倍数生成手段が３倍値３Ｘを生成するのに
用いる全加算器の段数の２倍である。
下位ビットを２次のブースのアルゴリズムに従ってデコ
ードする第１のデコード手段と、乗数の残りの上位ビッ
トを３次のブースのアルゴリズムに従ってデコードする
第２のデコード手段と、これら第１および第２のデコー
ド手段の出力に従って第１および第２の部分積を生成す
る手段を含む。この第２の部分積生成手段は、被乗数Ｘ
と被乗数Ｘの２倍値Ｘとの加算を行なう３倍数生成手段
を含む。２次のブースのアルゴリズムに従ってデコード
される乗数の下位ビットの数は、この３次のブースのア
ルゴリズムに従う演算内容選択操作完了までに要する遅
延時間が２次のブースのアルゴリズムによる第１の部分
積生成手段による部分積生成完了までに要する遅延時間
と実質的に等しくなるように、この３倍数生成手段が被
乗数Ｘと被乗数Ｘの２倍の値との和を生成するのに必要
とされる時間に基づいて決定される。 請求項３に係る乗
算器は、乗数の所定数の下位ビットを２次のブースのア
ルゴリズムに従ってデコードする第１のデコード手段
と、乗数の残りの上位ビットを３次のブースのアルゴリ
ズムに従ってデコードする第２のデコード手段と、これ
ら第１および第２のデコード手段の出力に従って第１お
よび第２の部分積を生成する手段を含む。この第２の部
分積生成手段は、被乗数Ｘと被乗数Ｘの２倍値２Ｘとの
加算を行なう３倍数生成手段を含む。この２次のブース
のアルゴリズムに従ってデコードされる乗数の下位ビッ
トの数は、３倍数生成手段が３倍値３Ｘを生成するのに
用いる全加算器の段数の２倍である。
【００７７】
【００７８】
【００７９】
【００８０】
【００８１】請求項４に係る乗算器は、被乗数を伝達す
る被乗数伝達線と、この被乗数伝達線の下位ビット位置
側に設けられ、乗数Ｙの所定ビットをブースのアルゴリ
ズムに従ってデコードする第１のデコード手段と、被乗
数伝達線の上位ビット位置側に設けられ、乗数Ｙをブー
スのアルゴリズムに従ってデコードする第２のデコード
手段と、これら第１および第２のデコード手段の出力と
被乗数Ｘとからブースアルゴリズムに従った部分積を生
成する部分積生成手段と、この部分積生成手段の部分積
を加算して乗数Ｙと被乗数Ｘとの積Ｘ・Ｙを生成する積
手段を備える。
る被乗数伝達線と、この被乗数伝達線の下位ビット位置
側に設けられ、乗数Ｙの所定ビットをブースのアルゴリ
ズムに従ってデコードする第１のデコード手段と、被乗
数伝達線の上位ビット位置側に設けられ、乗数Ｙをブー
スのアルゴリズムに従ってデコードする第２のデコード
手段と、これら第１および第２のデコード手段の出力と
被乗数Ｘとからブースアルゴリズムに従った部分積を生
成する部分積生成手段と、この部分積生成手段の部分積
を加算して乗数Ｙと被乗数Ｘとの積Ｘ・Ｙを生成する積
手段を備える。
【００８２】請求項５に係る乗算器は、この請求項４に
おける第１のデコード手段が乗数の下位ビットに対する
ブースのアルゴリズムに従ってデコード動作を行ない、
第２のデコード手段が、乗数の上位ビットに対しブース
のアルゴリズムに従ってデコード動作を実行する。
おける第１のデコード手段が乗数の下位ビットに対する
ブースのアルゴリズムに従ってデコード動作を行ない、
第２のデコード手段が、乗数の上位ビットに対しブース
のアルゴリズムに従ってデコード動作を実行する。
【００８３】請求項６に係る乗算器は、請求項４の乗算
器において、第１のデコード手段が乗数の下位ビットの
みに対しブースのアルゴリズムに従ってデコード動作を
実行し、第２のデコード手段が、乗数のすべてのビット
に対しブースのアルゴリズムに従ってデコード動作を実
行する。
器において、第１のデコード手段が乗数の下位ビットの
みに対しブースのアルゴリズムに従ってデコード動作を
実行し、第２のデコード手段が、乗数のすべてのビット
に対しブースのアルゴリズムに従ってデコード動作を実
行する。
【００８４】請求項７に係る乗算器は、被乗数Ｘを受
け、乗数Ｙの所定のビットに対応しかつブースアルゴリ
ズムに従って生成可能な部分積のすべてを生成しかつ生
成された部分積のすべての組合せについて加算を行なっ
て中間加算値を生成する前処理手段と、この前処理手段
の生成操作と並行して乗数Ｙをブースアルゴリズムに従
ってデコードしてデコード信号を生成するブースデコー
ド手段と、前処理手段の操作と並行してブースデコード
手段の乗数Ｙの所定のビットに対応して発生されたデコ
ード信号を受け、該受けたデコード信号に従って前処理
手段の生成した中間加算値から１つの中間加算値を選択
するための選択信号を生成する後処理手段と、この後処
理手段からの選択信号に従って前処理手段が生成した中
間加算値から選択信号が指定する中間加算値を選択する
手段と、被乗数Ｘとブースデコード手段からの乗数の所
定ビットに対応するデコード信号を除くデコード信号と
に従って部分積を生成しかつ選択回路からの中間加算値
と部分積とを加算して乗数と被乗数との積を生成する加
算手段とを備える。
け、乗数Ｙの所定のビットに対応しかつブースアルゴリ
ズムに従って生成可能な部分積のすべてを生成しかつ生
成された部分積のすべての組合せについて加算を行なっ
て中間加算値を生成する前処理手段と、この前処理手段
の生成操作と並行して乗数Ｙをブースアルゴリズムに従
ってデコードしてデコード信号を生成するブースデコー
ド手段と、前処理手段の操作と並行してブースデコード
手段の乗数Ｙの所定のビットに対応して発生されたデコ
ード信号を受け、該受けたデコード信号に従って前処理
手段の生成した中間加算値から１つの中間加算値を選択
するための選択信号を生成する後処理手段と、この後処
理手段からの選択信号に従って前処理手段が生成した中
間加算値から選択信号が指定する中間加算値を選択する
手段と、被乗数Ｘとブースデコード手段からの乗数の所
定ビットに対応するデコード信号を除くデコード信号と
に従って部分積を生成しかつ選択回路からの中間加算値
と部分積とを加算して乗数と被乗数との積を生成する加
算手段とを備える。
【００８５】
【作用】請求項１に係る乗算器においては、被乗数の奇
数倍を生成する回路が必要とする遅延時間は、２次のブ
ースのアルゴリズムに従って部分積を生成するとともに
加算する期間内に隠蔽される。このため、乗算動作にお
いて奇数倍生成に要する時間を考慮する必要がなく、高
速で高次のブースのアルゴリズムを利用して乗算を実行
することができる。
数倍を生成する回路が必要とする遅延時間は、２次のブ
ースのアルゴリズムに従って部分積を生成するとともに
加算する期間内に隠蔽される。このため、乗算動作にお
いて奇数倍生成に要する時間を考慮する必要がなく、高
速で高次のブースのアルゴリズムを利用して乗算を実行
することができる。
【００８６】請求項２および３の乗算器においては、特
に３次のブースのアルゴリズムが利用され、３倍数生成
回路が必要とする遅延時間が２次のブースのアルゴリズ
ムが消費する遅延時間内に隠蔽される。これにより、乗
数および被乗数のデータビット数が増大しても３次のブ
ースのアルゴリズムを利用して高速で乗算を実行するこ
とができる。
に３次のブースのアルゴリズムが利用され、３倍数生成
回路が必要とする遅延時間が２次のブースのアルゴリズ
ムが消費する遅延時間内に隠蔽される。これにより、乗
数および被乗数のデータビット数が増大しても３次のブ
ースのアルゴリズムを利用して高速で乗算を実行するこ
とができる。
【００８７】
【００８８】
【００８９】
【００９０】請求項４から６に係る乗算器においては、
加算器アレイの両側にブースのデコード手段が設けられ
ており、加算器アレイにおいて高速で乗算を行なうこと
が可能となるとともに、加算器アレイからの積結果を示
す出力信号を容易に取り出すことが可能となる。
加算器アレイの両側にブースのデコード手段が設けられ
ており、加算器アレイにおいて高速で乗算を行なうこと
が可能となるとともに、加算器アレイからの積結果を示
す出力信号を容易に取り出すことが可能となる。
【００９１】請求項７に係る乗算器においては、ブース
のデコード結果が確定する前に加算が行なわれており、
高速で乗算を行なうことができる。
のデコード結果が確定する前に加算が行なわれており、
高速で乗算を行なうことができる。
【００９２】
【実施例】以下の説明において、乗算される二数のうち
ブースのアルゴリズムに従ってデコードされる数を「乗
数」と呼び、デコードされない数を「被乗数」と呼ぶ。
ブースのアルゴリズムに従ってデコードされる数を「乗
数」と呼び、デコードされない数を「被乗数」と呼ぶ。
【００９３】（実施例１）図１はこの発明の第１の実施
例である乗算器の全体の構成を概略的に示すブロック図
である。図１において、乗算器は、被乗数Ｘを保持する
被乗数レジスタ回路１ａと、乗数Ｙを保持する乗数レジ
スタ回路１ｂと、乗数レジスタ回路１ｂからの乗数をブ
ースのアルゴリズムに従ってデコードするブースデコー
ド回路３を含む。ブースデコード回路３は、乗数レジス
タ回路１ｂからの乗数Ｙの所定数の下位ビットを受け、
２次のブースアルゴリズムに従ってデコード動作を行な
う２次のブースデコーダ回路３ａと、乗数レジスタ回路
１ｂからの乗数Ｙの残りの上位ビットを３次のブースの
アルゴリズムに従ってデコード動作を行なう３次のブー
スデコーダ回路３ｂを含む。２次のブースデコーダ回路
３ａからのデコード結果は出力線８ａを介して加算器ア
レイ５ａへ与えられる。３次のブースデコーダ回路３ｂ
のデコード結果は出力線８ｂを介して加算器アレイ５ｂ
へ与えられる。
例である乗算器の全体の構成を概略的に示すブロック図
である。図１において、乗算器は、被乗数Ｘを保持する
被乗数レジスタ回路１ａと、乗数Ｙを保持する乗数レジ
スタ回路１ｂと、乗数レジスタ回路１ｂからの乗数をブ
ースのアルゴリズムに従ってデコードするブースデコー
ド回路３を含む。ブースデコード回路３は、乗数レジス
タ回路１ｂからの乗数Ｙの所定数の下位ビットを受け、
２次のブースアルゴリズムに従ってデコード動作を行な
う２次のブースデコーダ回路３ａと、乗数レジスタ回路
１ｂからの乗数Ｙの残りの上位ビットを３次のブースの
アルゴリズムに従ってデコード動作を行なう３次のブー
スデコーダ回路３ｂを含む。２次のブースデコーダ回路
３ａからのデコード結果は出力線８ａを介して加算器ア
レイ５ａへ与えられる。３次のブースデコーダ回路３ｂ
のデコード結果は出力線８ｂを介して加算器アレイ５ｂ
へ与えられる。
【００９４】加算器アレイ５ａは、被乗数レジスタ回路
１ａからの被乗数Ｘと２次のブースデコーダ回路３ａか
らのデコード結果信号とに従って、２次のブースアルゴ
リズムに従った部分積の生成および中間和の生成を行な
う。加算器アレイ５ａは、２次のブースのアルゴリズム
に従うセレクタ回路（表１の演算選択）と、このセレク
タ回路により生成された部分積を加算して中間和を生成
する加算器のアレイを含む。
１ａからの被乗数Ｘと２次のブースデコーダ回路３ａか
らのデコード結果信号とに従って、２次のブースアルゴ
リズムに従った部分積の生成および中間和の生成を行な
う。加算器アレイ５ａは、２次のブースのアルゴリズム
に従うセレクタ回路（表１の演算選択）と、このセレク
タ回路により生成された部分積を加算して中間和を生成
する加算器のアレイを含む。
【００９５】加算器アレイ５ｂは、３次のブースデコー
ダ回路３ｂからのデコード結果信号と、被乗数レジスタ
回路１ａからの被乗数Ｘと、加算器アレイ５ａからの中
間和と、３倍数生成回路６からの３倍数データ（３Ｘ）
とを受け、３次のブースのアルゴリズムに従った部分積
を生成するとともに中間和を生成する。加算器アレイ５
ｂの出力は出力線９ｂを介して最終加算器列１０へ与え
られる。
ダ回路３ｂからのデコード結果信号と、被乗数レジスタ
回路１ａからの被乗数Ｘと、加算器アレイ５ａからの中
間和と、３倍数生成回路６からの３倍数データ（３Ｘ）
とを受け、３次のブースのアルゴリズムに従った部分積
を生成するとともに中間和を生成する。加算器アレイ５
ｂの出力は出力線９ｂを介して最終加算器列１０へ与え
られる。
【００９６】３倍数生成回路６は、その構成は後に詳細
に説明するが、被乗数レジスタ回路１ａからの被乗数Ｘ
を受けて（２Ｘ＋Ｘ）の演算を行なって被乗数Ｘの３倍
数データを生成する。３倍数生成回路６は、図１におい
ては、加算器アレイ５ａと加算器アレイ５ｂとの間に配
置されるように示される。最終加算器列１０から、被乗
数Ｘと乗数Ｙとの乗算結果Ｘ・Ｙを示す２進数データが
信号線１１上に出力される。次に各回路の具体的構成に
ついて説明する。
に説明するが、被乗数レジスタ回路１ａからの被乗数Ｘ
を受けて（２Ｘ＋Ｘ）の演算を行なって被乗数Ｘの３倍
数データを生成する。３倍数生成回路６は、図１におい
ては、加算器アレイ５ａと加算器アレイ５ｂとの間に配
置されるように示される。最終加算器列１０から、被乗
数Ｘと乗数Ｙとの乗算結果Ｘ・Ｙを示す２進数データが
信号線１１上に出力される。次に各回路の具体的構成に
ついて説明する。
【００９７】図２は加算器アレイ５ａおよび５ｂの具体
的構成を示す図である。図２においては、加算器アレイ
５ａおよび５ｂが同様の構成を有するため、加算器アレ
イ５として構成を示す。図２において、加算器アレイ５
は、アレイ状に配置された全加算器２１を含む。全加算
器２１は、その一方入力に被乗数データＸまたは前段の
全加算器の和出力Ｓを受け、そのＡ入力にセレクタ回路
２２の出力を受ける。キャリ入力ＣＩには前段の１ビッ
ト下位の加算器のキャリ出力が与えられ、そのキャリ出
力ＣＯは次段の隣接ビットの加算器のキャリ入力ＣＩへ
与えられる。
的構成を示す図である。図２においては、加算器アレイ
５ａおよび５ｂが同様の構成を有するため、加算器アレ
イ５として構成を示す。図２において、加算器アレイ５
は、アレイ状に配置された全加算器２１を含む。全加算
器２１は、その一方入力に被乗数データＸまたは前段の
全加算器の和出力Ｓを受け、そのＡ入力にセレクタ回路
２２の出力を受ける。キャリ入力ＣＩには前段の１ビッ
ト下位の加算器のキャリ出力が与えられ、そのキャリ出
力ＣＯは次段の隣接ビットの加算器のキャリ入力ＣＩへ
与えられる。
【００９８】この図２に示すアレイの構成は、先に図２
２において示した乗算器の構成においてＡＮＤ回路に代
えてセレクタ回路を配置し、かつ用いられるブースのア
ルゴリズムに従ってその加算器の位置を上位ビット方向
へ所定ビット数シフトさせることにより得られる。この
全加算器２１は図２におけるＶ方向およびＨ方向に所定
数配置される。セレクタ回路２２は、用いられるブース
のアルゴリズムを実現するために必要とされる被乗数デ
ータ（たとえば０、Ｘ、２Ｘ：２次のブースアルゴリズ
ムの場合）を受け、出力線８を介して与えられるデコー
ド結果に従ってそのうちの１つを選択し、対応の全加算
器のＡ入力へ与える。このセレクタ回路２２は用いられ
るブースアルゴリズムが２次のブースのアルゴリズムの
場合と３次のブースのアルゴリズムの場合とでその構成
が異なる。この構成について次に説明する。
２において示した乗算器の構成においてＡＮＤ回路に代
えてセレクタ回路を配置し、かつ用いられるブースのア
ルゴリズムに従ってその加算器の位置を上位ビット方向
へ所定ビット数シフトさせることにより得られる。この
全加算器２１は図２におけるＶ方向およびＨ方向に所定
数配置される。セレクタ回路２２は、用いられるブース
のアルゴリズムを実現するために必要とされる被乗数デ
ータ（たとえば０、Ｘ、２Ｘ：２次のブースアルゴリズ
ムの場合）を受け、出力線８を介して与えられるデコー
ド結果に従ってそのうちの１つを選択し、対応の全加算
器のＡ入力へ与える。このセレクタ回路２２は用いられ
るブースアルゴリズムが２次のブースのアルゴリズムの
場合と３次のブースのアルゴリズムの場合とでその構成
が異なる。この構成について次に説明する。
【００９９】図３（Ａ）は２次のブースアルゴリズムを
実現するためのセレクタ回路の構成を示す図である。セ
レクタ回路３１は、データビット０が伝達される入力信
号線３３ａと、データビットｘが伝達される入力信号線
３３ｂと、データビット２ｘが伝達される入力信号線３
３ｃと、デコード結果が伝達される制御信号入力線８０
ａと、制御信号入力線８０ａ上の信号に従って所望のデ
ータビットを出力する出力信号線３５を含む。
実現するためのセレクタ回路の構成を示す図である。セ
レクタ回路３１は、データビット０が伝達される入力信
号線３３ａと、データビットｘが伝達される入力信号線
３３ｂと、データビット２ｘが伝達される入力信号線３
３ｃと、デコード結果が伝達される制御信号入力線８０
ａと、制御信号入力線８０ａ上の信号に従って所望のデ
ータビットを出力する出力信号線３５を含む。
【０１００】制御信号入力線８０ａは、データビット０
を選択するための制御信号入力線３４ａと、１倍の被乗
数データｘを選択するための制御信号入力線３４ｂと、
２倍の被乗数データビット２ｘを選択するための制御信
号入力線３４ｃと、選択された被乗数データビットを反
転する制御信号入力線３４ｆを含む。この制御信号入力
線３４ｆによる反転動作により“−”の演算が実行され
る。この２次のブースのアルゴリズム用セレクタ回路３
１は、表１に示すデコード結果に従って演算を選択する
ものであり、制御信号入力線３４ａ、３４ｂ、３４ｃの
うちのいずれかが活性状態となり、またそのときの符号
に従って制御信号入力線３４ｆが活性化される。
を選択するための制御信号入力線３４ａと、１倍の被乗
数データｘを選択するための制御信号入力線３４ｂと、
２倍の被乗数データビット２ｘを選択するための制御信
号入力線３４ｃと、選択された被乗数データビットを反
転する制御信号入力線３４ｆを含む。この制御信号入力
線３４ｆによる反転動作により“−”の演算が実行され
る。この２次のブースのアルゴリズム用セレクタ回路３
１は、表１に示すデコード結果に従って演算を選択する
ものであり、制御信号入力線３４ａ、３４ｂ、３４ｃの
うちのいずれかが活性状態となり、またそのときの符号
に従って制御信号入力線３４ｆが活性化される。
【０１０１】２倍データビット２ｘを伝達する入力線３
３ｃへ与えられる２倍データビットは、シフト動作によ
り生成されてもよく、被乗数レジスタ回路の出力線２ａ
を配線により１ビットシフトさせるハードワイヤ構成が
利用されてもよい。
３ｃへ与えられる２倍データビットは、シフト動作によ
り生成されてもよく、被乗数レジスタ回路の出力線２ａ
を配線により１ビットシフトさせるハードワイヤ構成が
利用されてもよい。
【０１０２】図３（Ｂ）は図１に示す加算器アレイ５ｂ
に含まれる３次のブースアルゴリズムを実現するための
セレクタ回路の構成を示す図である。３次のブースアル
ゴリズム用セレクタ回路３２は、データビット０を受け
る入力信号線３３ａと、１倍データビットｘを受ける入
力信号線３３ｂと、２倍データビット２ｘを受ける入力
信号線３３ｃと、３倍数生成回路６からの３倍データビ
ット３ｘを受ける入力信号線３３ｄと、４倍データビッ
ト４ｘを受ける入力信号線３３ｅと、３次のブースデコ
ーダ回路３ｂからのデコード結果信号が伝達される制御
信号入力線８０ｂを含む。
に含まれる３次のブースアルゴリズムを実現するための
セレクタ回路の構成を示す図である。３次のブースアル
ゴリズム用セレクタ回路３２は、データビット０を受け
る入力信号線３３ａと、１倍データビットｘを受ける入
力信号線３３ｂと、２倍データビット２ｘを受ける入力
信号線３３ｃと、３倍数生成回路６からの３倍データビ
ット３ｘを受ける入力信号線３３ｄと、４倍データビッ
ト４ｘを受ける入力信号線３３ｅと、３次のブースデコ
ーダ回路３ｂからのデコード結果信号が伝達される制御
信号入力線８０ｂを含む。
【０１０３】制御信号入力線８０ｂは、データビット０
を選択するための制御信号入力線３４ａと、データビッ
トｘを選択するための制御信号入力線３４ｂと、２倍デ
ータビット２ｘを選択するための制御信号入力線３４ｃ
と、３倍データビット３ｘを選択するための制御信号入
力線３４ｄと、４倍データビット４ｘを選択するための
制御信号入力線３４ｅと、選択したデータビットを反転
するための制御信号入力線３４ｆを含む。セレクタ回路
３２の出力は出力信号線３５上へ伝達される。
を選択するための制御信号入力線３４ａと、データビッ
トｘを選択するための制御信号入力線３４ｂと、２倍デ
ータビット２ｘを選択するための制御信号入力線３４ｃ
と、３倍データビット３ｘを選択するための制御信号入
力線３４ｄと、４倍データビット４ｘを選択するための
制御信号入力線３４ｅと、選択したデータビットを反転
するための制御信号入力線３４ｆを含む。セレクタ回路
３２の出力は出力信号線３５上へ伝達される。
【０１０４】この図３（Ｂ）に示すセレクタ回路３２
は、表２に示すデコード動作に従って所定の演算に対応
するデータビットを選択する。この図３（Ａ）および図
３（Ｂ）に示すセレクタ回路３１および３２の構成は、
制御信号入力線に与えられた信号に従って対応の入力信
号線上の信号を選択する構成であればよく、３対１マル
チプレクス回路および５対１マルチプレクス回路の機能
を備えておればよい。任意の構成を利用することができ
る。
は、表２に示すデコード動作に従って所定の演算に対応
するデータビットを選択する。この図３（Ａ）および図
３（Ｂ）に示すセレクタ回路３１および３２の構成は、
制御信号入力線に与えられた信号に従って対応の入力信
号線上の信号を選択する構成であればよく、３対１マル
チプレクス回路および５対１マルチプレクス回路の機能
を備えておればよい。任意の構成を利用することができ
る。
【０１０５】加算器アレイ５に含まれる全加算器２１の
構成は先に図７（Ａ）において示したものと同様の構成
が利用される。別の全加算器の構成が利用されてもよ
い。この全加算器は、キャリ入力ＣＩ、キャリ出力ＣＯ
を有する２入力加算を実行する構成であればよい。
構成は先に図７（Ａ）において示したものと同様の構成
が利用される。別の全加算器の構成が利用されてもよ
い。この全加算器は、キャリ入力ＣＩ、キャリ出力ＣＯ
を有する２入力加算を実行する構成であればよい。
【０１０６】図４は３倍数生成回路６の具体的構成の一
例を示す図である。この３倍数生成回路６は、全加算器
２１からなる基本回路６０が所定数一列に接続される。
全加算器２１は、その入力Ａに信号線５２を介して２倍
データビット２ｘを受け、そのＢ入力に信号線５１を介
して１倍被乗数データｘを受け、その出力Ｓから和出力
を信号線５３上へ伝達し、前段の全加算器からのキャリ
出力をそのキャリ入力ＣＩに受け、隣接する全加算器２
１のキャリ入力へキャリアウト信号ＣＯを信号線５４を
介して伝達する。信号線５２上へ与えられる２倍被乗数
データはこの信号線５１上に与えられる１倍被乗数デー
タを上位ビット側へ１ビットシフトさせるだけで生成で
きる。特別な２倍被乗数データを生成するための回路は
必要とされない。配線により実現される（図４において
破線で示す）。
例を示す図である。この３倍数生成回路６は、全加算器
２１からなる基本回路６０が所定数一列に接続される。
全加算器２１は、その入力Ａに信号線５２を介して２倍
データビット２ｘを受け、そのＢ入力に信号線５１を介
して１倍被乗数データｘを受け、その出力Ｓから和出力
を信号線５３上へ伝達し、前段の全加算器からのキャリ
出力をそのキャリ入力ＣＩに受け、隣接する全加算器２
１のキャリ入力へキャリアウト信号ＣＯを信号線５４を
介して伝達する。信号線５２上へ与えられる２倍被乗数
データはこの信号線５１上に与えられる１倍被乗数デー
タを上位ビット側へ１ビットシフトさせるだけで生成で
きる。特別な２倍被乗数データを生成するための回路は
必要とされない。配線により実現される（図４において
破線で示す）。
【０１０７】図１に示す２次および３次のブースデコー
ダ回路３ａおよび３ｂはそれぞれ表１および表２に示す
デコード動作を実現する回路構成であればよい。任意の
回路構成が適用可能である。
ダ回路３ａおよび３ｂはそれぞれ表１および表２に示す
デコード動作を実現する回路構成であればよい。任意の
回路構成が適用可能である。
【０１０８】図１に示す最終加算器列１０は、この図４
に示す３倍数生成回路と同様の構成を備える。対応の入
力ＡおよびＢに中間和を生成した対応の加算器の出力が
与えられ、キャリ入力ＣＩに加算器アレイに含まれる最
終中間和生成回路のキャリ出力が与えられる。この構成
は図２２に示す乗算器の構成と同様である。次に具体的
動作について説明する。
に示す３倍数生成回路と同様の構成を備える。対応の入
力ＡおよびＢに中間和を生成した対応の加算器の出力が
与えられ、キャリ入力ＣＩに加算器アレイに含まれる最
終中間和生成回路のキャリ出力が与えられる。この構成
は図２２に示す乗算器の構成と同様である。次に具体的
動作について説明する。
【０１０９】今、一例として、乗数Ｙが５４ビットのデ
ータであり、被乗数Ｘも５４ビットデータの場合につい
て説明する。この場合の概略的構成を図５に示す。
ータであり、被乗数Ｘも５４ビットデータの場合につい
て説明する。この場合の概略的構成を図５に示す。
【０１１０】図５は、乗数Ｙおよび被乗数Ｘが共に５４
ビットデータの場合の加算器アレイの構成を示す図であ
る。図５において、２次のブースアルゴリズム用のデコ
ーダ回路３ａは、１８ビットのデータｙ１〜ｙ１８を受
けるとともに、最下位ビットｙ０として接地電位
（“０”）を受ける。２次のブースアルゴリズム用のデ
コーダ回路３ａの出力線８ａは９段のセレクタＳＥａ１
〜ＳＥａ９へ接続される。セレクタ回路ＳＥａ１〜ＳＥ
ａ９の各々は、被乗数Ｘが５４ビットであるため、５５
ビットの単位回路を備える（２Ｘを生成するためであ
る）。
ビットデータの場合の加算器アレイの構成を示す図であ
る。図５において、２次のブースアルゴリズム用のデコ
ーダ回路３ａは、１８ビットのデータｙ１〜ｙ１８を受
けるとともに、最下位ビットｙ０として接地電位
（“０”）を受ける。２次のブースアルゴリズム用のデ
コーダ回路３ａの出力線８ａは９段のセレクタＳＥａ１
〜ＳＥａ９へ接続される。セレクタ回路ＳＥａ１〜ＳＥ
ａ９の各々は、被乗数Ｘが５４ビットであるため、５５
ビットの単位回路を備える（２Ｘを生成するためであ
る）。
【０１１１】セレクタ回路ＳＥａ１〜ＳＥａ９からそれ
ぞれ２次のブースのアルゴリズムに従って部分積が生成
される。セレクタ回路ＳＥａ１〜ＳＥａ９がそれぞれ生
成する部分積の最小桁は図５の右に示しているように２
0 、２2 、…、２16となる。したがってセレクタ回路Ｓ
Ｅａ２〜ＳＥａ９は上段のセレクタ回路に対して２ビッ
ト上位方向にシフトされて配置される。この部分積から
中間和を生成するために、加算器段ＡＤａ１〜ＡＤａ８
が設けられる。加算器段ＡＤａ１はセレクタ回路ＳＥａ
１およびＳＥａ２の出力を加算する。加算器段ＡＤａ２
〜ＡＤａ８はそれぞれ対応のセレクタ回路の出力と前段
の加算器段の出力とを加算する。したがって、この２次
のブースアルゴリズムに従う加算器アレイ５ａにおいて
は、加算器の段数は８段となる。
ぞれ２次のブースのアルゴリズムに従って部分積が生成
される。セレクタ回路ＳＥａ１〜ＳＥａ９がそれぞれ生
成する部分積の最小桁は図５の右に示しているように２
0 、２2 、…、２16となる。したがってセレクタ回路Ｓ
Ｅａ２〜ＳＥａ９は上段のセレクタ回路に対して２ビッ
ト上位方向にシフトされて配置される。この部分積から
中間和を生成するために、加算器段ＡＤａ１〜ＡＤａ８
が設けられる。加算器段ＡＤａ１はセレクタ回路ＳＥａ
１およびＳＥａ２の出力を加算する。加算器段ＡＤａ２
〜ＡＤａ８はそれぞれ対応のセレクタ回路の出力と前段
の加算器段の出力とを加算する。したがって、この２次
のブースアルゴリズムに従う加算器アレイ５ａにおいて
は、加算器の段数は８段となる。
【０１１２】３次のブースアルゴリズム用のデコーダ回
路３ｂは、残りの上位３６ビットｙ１９〜ｙ５４を受け
る。その最下位ビットは接地電位に接続される。４ビッ
トずつ（最初の接地電位を含めて）１つの組としてデコ
ード動作が行なわれる。この３次のブースのアルゴリズ
ムを実現する加算器アレイ５ｂは、１２段のセレクタ回
路ＳＥｂ１〜ＳＥｂ１２を含む。加算器アレイ５ｂは、
２次のブースアルゴリズムを実現する加算器アレイ５ａ
の出力をも加算するため、１２段の加算器段ＡＤｂ１〜
ＡＤｂ１２が設けられる。加算器段ＡＤｂ１はセレクタ
回路ＳＥｂ１の出力と加算器アレイ５ａからの出力（加
算器段ＡＤａ８の出力）とを加算する。セレクタ回路Ｓ
Ｅｂ１〜ＳＥｂ１２各々から３次のブースのアルゴリズ
ムに従った部分積が生成される。この各部分積の最小桁
は図５の右側に示すが、２18、２ 21、…、２51となる。
路３ｂは、残りの上位３６ビットｙ１９〜ｙ５４を受け
る。その最下位ビットは接地電位に接続される。４ビッ
トずつ（最初の接地電位を含めて）１つの組としてデコ
ード動作が行なわれる。この３次のブースのアルゴリズ
ムを実現する加算器アレイ５ｂは、１２段のセレクタ回
路ＳＥｂ１〜ＳＥｂ１２を含む。加算器アレイ５ｂは、
２次のブースアルゴリズムを実現する加算器アレイ５ａ
の出力をも加算するため、１２段の加算器段ＡＤｂ１〜
ＡＤｂ１２が設けられる。加算器段ＡＤｂ１はセレクタ
回路ＳＥｂ１の出力と加算器アレイ５ａからの出力（加
算器段ＡＤａ８の出力）とを加算する。セレクタ回路Ｓ
Ｅｂ１〜ＳＥｂ１２各々から３次のブースのアルゴリズ
ムに従った部分積が生成される。この各部分積の最小桁
は図５の右側に示すが、２18、２ 21、…、２51となる。
【０１１３】今、以下の条件を仮定する。２次のブース
アルゴリズムを行なうためのデコーダ回路３ａと３次の
ブースアルゴリズムに従ったデコード動作を行なうデコ
ーダ回路３ｂは同一の遅延量を備え、この遅延量は全加
算器１段分とする。
アルゴリズムを行なうためのデコーダ回路３ａと３次の
ブースアルゴリズムに従ったデコード動作を行なうデコ
ーダ回路３ｂは同一の遅延量を備え、この遅延量は全加
算器１段分とする。
【０１１４】図３（Ａ）および図３（Ｂ）に示す２次の
ブースアルゴリズム用セレクタ回路３１と３次のブース
アルゴリズム用セレクタ回路３２の遅延量も同一であ
り、その遅延量も全加算器１段分とする。
ブースアルゴリズム用セレクタ回路３１と３次のブース
アルゴリズム用セレクタ回路３２の遅延量も同一であ
り、その遅延量も全加算器１段分とする。
【０１１５】また被乗数の３倍数３Ｘを生成する３倍数
生成回路６において、この被乗数の３倍数３Ｘを生成す
るのに要する時間は全加算器９段分に相当すると仮定す
る。この場合、最終加算器列１０は、３倍数生成回路６
と同様の回路で構成することが可能であるため（図４参
照）、その遅延量も全加算器９段の遅延量に相当する。
３倍数（３Ｘ）生成回路６において（２Ｘ＋Ｘ）を演算
する場合、２倍数２Ｘは、配線により生成される。シフ
ト回路は利用されない。３倍数生成回路６の遅延量と最
終加算器列１０の遅延量を等しくすることができる。こ
こで、３倍数生成回路６および最終加算器列１０は、５
４段の全加算器を含む（キャリ伝搬）。したがって、実
際には５４段の全加算器の遅延量が存在する。これは、
ＣＬＡ（桁上げ先見法）などの高速化手法によりその遅
延量が全加算器の９段分に相当するように設定される。
この遅延量は一意的なものではない。
生成回路６において、この被乗数の３倍数３Ｘを生成す
るのに要する時間は全加算器９段分に相当すると仮定す
る。この場合、最終加算器列１０は、３倍数生成回路６
と同様の回路で構成することが可能であるため（図４参
照）、その遅延量も全加算器９段の遅延量に相当する。
３倍数（３Ｘ）生成回路６において（２Ｘ＋Ｘ）を演算
する場合、２倍数２Ｘは、配線により生成される。シフ
ト回路は利用されない。３倍数生成回路６の遅延量と最
終加算器列１０の遅延量を等しくすることができる。こ
こで、３倍数生成回路６および最終加算器列１０は、５
４段の全加算器を含む（キャリ伝搬）。したがって、実
際には５４段の全加算器の遅延量が存在する。これは、
ＣＬＡ（桁上げ先見法）などの高速化手法によりその遅
延量が全加算器の９段分に相当するように設定される。
この遅延量は一意的なものではない。
【０１１６】図５に示すように、乗数Ｙの５４ビットｙ
１〜ｙ５４のうち、下位の１８ビットｙ１〜ｙ１８を２
次のブースアルゴリズムのためのデコーダ回路３ａに、
上位３６ビットｙ１９〜ｙ５４を３次のブースのアルゴ
リズム用のデコーダ回路３ｂへ接続する。この場合、図
５に示すように、２次のブースアルゴリズムのための加
算器アレイ５ａ内における遅延量は全加算器８段分の遅
延量となる（図２に示すように、全加算器のキャリ出力
ＣＯが次段の全加算器のキャリ入力へ与えられてい
る）。同様に３次のブースアルゴリズムのための加算器
アレイ５ｂ内における遅延量は、全加算器１２段分の遅
延量に等しくなる。
１〜ｙ５４のうち、下位の１８ビットｙ１〜ｙ１８を２
次のブースアルゴリズムのためのデコーダ回路３ａに、
上位３６ビットｙ１９〜ｙ５４を３次のブースのアルゴ
リズム用のデコーダ回路３ｂへ接続する。この場合、図
５に示すように、２次のブースアルゴリズムのための加
算器アレイ５ａ内における遅延量は全加算器８段分の遅
延量となる（図２に示すように、全加算器のキャリ出力
ＣＯが次段の全加算器のキャリ入力へ与えられてい
る）。同様に３次のブースアルゴリズムのための加算器
アレイ５ｂ内における遅延量は、全加算器１２段分の遅
延量に等しくなる。
【０１１７】通常、３次のブースのアルゴリズムを利用
して乗算を行なう場合、その乗算における操作において
生じる遅延量は、加算器アレイに含まれる加算器により
生じる遅延量と、３倍の被乗数を生成するために必要と
する遅延量とを含む。
して乗算を行なう場合、その乗算における操作において
生じる遅延量は、加算器アレイに含まれる加算器により
生じる遅延量と、３倍の被乗数を生成するために必要と
する遅延量とを含む。
【０１１８】本実施例においては、被乗数Ｘの３倍数を
生成するために必要とされる遅延量（全加算器９段分と
仮定されている）は、２次のブースアルゴリズムを利用
して加算している期間（加算器アレイ５ａにおける全加
算器８段分の遅延量と、２次のブースのアルゴリズムに
従ったデコーダ回路３ａにおける遅延量とを加えた遅延
量、すなわち全加算器９段分の期間）に隠蔽される。し
たがって、特別に被乗数の３倍数を生成するために必要
とされる遅延量を乗算操作に加算する必要がない。
生成するために必要とされる遅延量（全加算器９段分と
仮定されている）は、２次のブースアルゴリズムを利用
して加算している期間（加算器アレイ５ａにおける全加
算器８段分の遅延量と、２次のブースのアルゴリズムに
従ったデコーダ回路３ａにおける遅延量とを加えた遅延
量、すなわち全加算器９段分の期間）に隠蔽される。し
たがって、特別に被乗数の３倍数を生成するために必要
とされる遅延量を乗算操作に加算する必要がない。
【０１１９】すなわち、レジスタ回路１ａにより、被乗
数データＸが被乗数データ線２ａ上に与えられると、２
次のブースアルゴリズムのためのデコーダ回路３ａと加
算器アレイ５ａとにおける演算操作と並行して、３倍数
生成回路６において、被乗数Ｘの３倍数が生成される。
加算器アレイ５ｂは、２次のブースアルゴリズムを利用
する加算器アレイ５ａの出力を加算する。したがって、
被乗数Ｘの３倍数を生成するために必要とされる遅延量
は隠蔽される。これにより、３次のブースのアルゴリズ
ムを利用することにより、生成される部分積の数を低減
し高速で乗算操作を行なうことができる。
数データＸが被乗数データ線２ａ上に与えられると、２
次のブースアルゴリズムのためのデコーダ回路３ａと加
算器アレイ５ａとにおける演算操作と並行して、３倍数
生成回路６において、被乗数Ｘの３倍数が生成される。
加算器アレイ５ｂは、２次のブースアルゴリズムを利用
する加算器アレイ５ａの出力を加算する。したがって、
被乗数Ｘの３倍数を生成するために必要とされる遅延量
は隠蔽される。これにより、３次のブースのアルゴリズ
ムを利用することにより、生成される部分積の数を低減
し高速で乗算操作を行なうことができる。
【０１２０】図６は、従来の乗算器における遅延量と本
実施例による乗算器における遅延量との比較を示す図で
ある。
実施例による乗算器における遅延量との比較を示す図で
ある。
【０１２１】図６（ａ）に示すように、たとえば図２２
に示すような乗算器の構成を用いた場合、５４の部分積
が生成される。したがって、中間和を生成するために５
３段の全加算器の遅延量が必要とされる。最終加算器列
における遅延量は全加算器９段の遅延量に相当すると仮
定している。したがって、従来の乗算器の場合、全加算
器６２段の遅延量が必要とされる。
に示すような乗算器の構成を用いた場合、５４の部分積
が生成される。したがって、中間和を生成するために５
３段の全加算器の遅延量が必要とされる。最終加算器列
における遅延量は全加算器９段の遅延量に相当すると仮
定している。したがって、従来の乗算器の場合、全加算
器６２段の遅延量が必要とされる。
【０１２２】図６（ｂ）に２次のブースアルゴリズムの
みを利用した乗算器における遅延量を示す。ブースデコ
ーダ回路における遅延量は全加算器１段の遅延量に相当
する。加算器アレイに含まれるブースのアルゴリズムに
従う選択動作に全加算器１段の遅延量が必要とされる。
２次のブースアルゴリズムを利用した場合、２７個の部
分積が生成されるため、加算器アレイにおいては、２６
段の加算器の遅延量が生じる。最終加算器列における遅
延量は全加算器９段分であると仮定している。したがっ
て、２次のブースのアルゴリズムのみを利用した場合に
は、５４ビットのデータの乗算には、全加算器３７段の
遅延量が必要とされる。
みを利用した乗算器における遅延量を示す。ブースデコ
ーダ回路における遅延量は全加算器１段の遅延量に相当
する。加算器アレイに含まれるブースのアルゴリズムに
従う選択動作に全加算器１段の遅延量が必要とされる。
２次のブースアルゴリズムを利用した場合、２７個の部
分積が生成されるため、加算器アレイにおいては、２６
段の加算器の遅延量が生じる。最終加算器列における遅
延量は全加算器９段分であると仮定している。したがっ
て、２次のブースのアルゴリズムのみを利用した場合に
は、５４ビットのデータの乗算には、全加算器３７段の
遅延量が必要とされる。
【０１２３】図６（ｃ）に３次のブースのアルゴリズム
のみを利用した乗算器における遅延量を示す。ブースの
アルゴリズムによるデコード動作には全加算器１段の遅
延量が必要とされる。このデコード動作は被乗数Ｘの３
倍数を生成する３Ｘ生成動作と並行して実行される。３
Ｘ生成には全加算器９段の遅延量が必要とされる。次い
で、ブースのアルゴリズムに従った選択動作が実行され
る。これは全加算器１段の遅延量を必要とする。中間和
を生成するためには、３次のブースのアルゴリズムの場
合、１８個の部分積が生成されるため、全加算器１７段
の遅延量が必要とされる。最終加算においては全加算器
９段の遅延量が生じる。したがって、３次のブースアル
ゴリズムのみを利用した場合、全加算器３６段の遅延量
が必要とされる。
のみを利用した乗算器における遅延量を示す。ブースの
アルゴリズムによるデコード動作には全加算器１段の遅
延量が必要とされる。このデコード動作は被乗数Ｘの３
倍数を生成する３Ｘ生成動作と並行して実行される。３
Ｘ生成には全加算器９段の遅延量が必要とされる。次い
で、ブースのアルゴリズムに従った選択動作が実行され
る。これは全加算器１段の遅延量を必要とする。中間和
を生成するためには、３次のブースのアルゴリズムの場
合、１８個の部分積が生成されるため、全加算器１７段
の遅延量が必要とされる。最終加算においては全加算器
９段の遅延量が生じる。したがって、３次のブースアル
ゴリズムのみを利用した場合、全加算器３６段の遅延量
が必要とされる。
【０１２４】図６（ｄ）に本実施例による２次のブース
アルゴリズムと３次のブースアルゴリズムとの両者を利
用する場合の遅延量が示される。この場合、２次のブー
スアルゴリズムを利用する部分においては、デコード動
作に必要とされる全加算器１段の遅延量、選択動作に必
要とされる全加算器１段の遅延量、および中間和を生成
するための８段の加算器の遅延量が生じる。この２次の
ブースのアルゴリズムを利用する乗算動作と並行して、
３Ｘの生成が実行される。３Ｘ生成には全加算器９段の
遅延量が必要とされる。３次のブースアルゴリズムに従
うデコード動作には全加算器１段の遅延量が生じる。こ
の３Ｘ生成と３次のブースアルゴリズムに従うデコード
動作とは並行して実行される。３次のブースアルゴリズ
ムに従う選択動作には全加算器１段の遅延量が生じる。
したがって、３次のブースアルゴリズムに従う選択動作
完了までに全加算器１０段の遅延量が生じる。この３次
のブースアルゴリズムに従う選択動作完了までに必要と
される加算器１０段の遅延量は、２次のブースアルゴリ
ズムを利用する加算動作完了（中間和生成）までに必要
とされる遅延量と等しい。２次のブースアルゴリズムを
利用する乗算操作と、３Ｘ生成操作とは並行して実行さ
れる。３次のブースアルゴリズムを利用する乗算操作に
は１２段の加算器の遅延量が生じ、最終加算操作におい
て全加算器９段の遅延が生じる。したがって、合計全加
算器３１段の遅延量が必要とされる。
アルゴリズムと３次のブースアルゴリズムとの両者を利
用する場合の遅延量が示される。この場合、２次のブー
スアルゴリズムを利用する部分においては、デコード動
作に必要とされる全加算器１段の遅延量、選択動作に必
要とされる全加算器１段の遅延量、および中間和を生成
するための８段の加算器の遅延量が生じる。この２次の
ブースのアルゴリズムを利用する乗算動作と並行して、
３Ｘの生成が実行される。３Ｘ生成には全加算器９段の
遅延量が必要とされる。３次のブースアルゴリズムに従
うデコード動作には全加算器１段の遅延量が生じる。こ
の３Ｘ生成と３次のブースアルゴリズムに従うデコード
動作とは並行して実行される。３次のブースアルゴリズ
ムに従う選択動作には全加算器１段の遅延量が生じる。
したがって、３次のブースアルゴリズムに従う選択動作
完了までに全加算器１０段の遅延量が生じる。この３次
のブースアルゴリズムに従う選択動作完了までに必要と
される加算器１０段の遅延量は、２次のブースアルゴリ
ズムを利用する加算動作完了（中間和生成）までに必要
とされる遅延量と等しい。２次のブースアルゴリズムを
利用する乗算操作と、３Ｘ生成操作とは並行して実行さ
れる。３次のブースアルゴリズムを利用する乗算操作に
は１２段の加算器の遅延量が生じ、最終加算操作におい
て全加算器９段の遅延が生じる。したがって、合計全加
算器３１段の遅延量が必要とされる。
【０１２５】この図６においては、乗数Ｙおよび被乗数
Ｘがレジスタ回路へラッチされる時間は０と設定されて
おり、また配線における信号伝搬遅延などはすべての乗
算器において同一であるため考慮していない。この図６
に明らかに見られるように、本発明による乗算器の構成
においては、乗算操作に要する時間が大幅に短縮されて
いる。
Ｘがレジスタ回路へラッチされる時間は０と設定されて
おり、また配線における信号伝搬遅延などはすべての乗
算器において同一であるため考慮していない。この図６
に明らかに見られるように、本発明による乗算器の構成
においては、乗算操作に要する時間が大幅に短縮されて
いる。
【０１２６】上述の説明においては、３倍数３Ｘを生成
するのに要する時間は、全加算器９段の遅延量に等しい
と仮定している。３Ｘ生成回路６の構成に従ってその遅
延量は異なる。３Ｘ生成に必要とされる時間を基準とし
て、２次のブースのアルゴリズムに従って乗算操作を行
なうために利用される乗数Ｙの下位のビット数を調節す
る。２次のブースのアルゴリズムで乗算操作を行なう場
合、用いられる乗数データビットの数が２ｐであれば、
全加算器（ｐ−１）段の遅延量が必要とされる。３Ｘ生
成に必要とされる時間Ｔは、 Ｔ＝ｋ・ｔ＝（（ｐ−１）＋１）ｔ＝ｐ・ｔ となる。ここで、ｔは全加算器１段の遅延量を示す。し
たがって、ｋ＝ｐ、すなわち、３Ｘ生成に必要とされる
遅延量に含まれる全加算器の段数と２次のブースアルゴ
リズムに従って乗算される乗数Ｙの下位ビットの数の１
／２とを等しくする。これにより、３Ｘ生成と、２次の
ブースアルゴリズムに従った乗算操作とを並行して実行
することができ、高速で乗算を行なうことのできる乗算
回路を得ることができる。
するのに要する時間は、全加算器９段の遅延量に等しい
と仮定している。３Ｘ生成回路６の構成に従ってその遅
延量は異なる。３Ｘ生成に必要とされる時間を基準とし
て、２次のブースのアルゴリズムに従って乗算操作を行
なうために利用される乗数Ｙの下位のビット数を調節す
る。２次のブースのアルゴリズムで乗算操作を行なう場
合、用いられる乗数データビットの数が２ｐであれば、
全加算器（ｐ−１）段の遅延量が必要とされる。３Ｘ生
成に必要とされる時間Ｔは、 Ｔ＝ｋ・ｔ＝（（ｐ−１）＋１）ｔ＝ｐ・ｔ となる。ここで、ｔは全加算器１段の遅延量を示す。し
たがって、ｋ＝ｐ、すなわち、３Ｘ生成に必要とされる
遅延量に含まれる全加算器の段数と２次のブースアルゴ
リズムに従って乗算される乗数Ｙの下位ビットの数の１
／２とを等しくする。これにより、３Ｘ生成と、２次の
ブースアルゴリズムに従った乗算操作とを並行して実行
することができ、高速で乗算を行なうことのできる乗算
回路を得ることができる。
【０１２７】（実施例２）前述のごとく、３次のブース
アルゴリズムを利用する場合、被乗数Ｘの３倍数を生成
するために長時間を要し、このため部分積の数低減とい
うブースアルゴリズムの効果が損なわれる。以下に、こ
の３Ｘ生成による遅延を排除し、高速で３次のブースア
ルゴリズムに従って乗算を行なう構成について説明す
る。
アルゴリズムを利用する場合、被乗数Ｘの３倍数を生成
するために長時間を要し、このため部分積の数低減とい
うブースアルゴリズムの効果が損なわれる。以下に、こ
の３Ｘ生成による遅延を排除し、高速で３次のブースア
ルゴリズムに従って乗算を行なう構成について説明す
る。
【０１２８】図７はこの発明の第２の実施例である乗算
器の全体の構成を示す図である。図７において、乗算器
は、乗数データＹを信号線７２ｂを介して受けて保持す
る乗数レジスタ回路１ｂと、乗数レジスタ回路１ｂに保
持された乗数データをデータ線２ｂを介して受けて３次
のブースのアルゴリズムに従ってデコード動作を行なう
３次のブースデコーダ回路４と、被乗数Ｘを信号線７２
ａを介して受けてこの被乗数Ｘの３倍数３Ｘを生成する
３Ｘ生成回路６と、３Ｘ生成回路６で生成した３倍数３
Ｘおよび被乗数Ｘを信号線７３を受けて保持するＸ／３
Ｘ保持レジスタ回路７１と、このレジスタ回路７１の出
力を受け、３次のブースデコーダ回路４からのデコード
結果信号に従って、３次のブースアルゴリズムを利用し
た乗算を行なう加算器アレイ５ｂと、この加算器アレイ
５ｂからの中間和を加算し最終乗算結果を信号線１１上
に出力する最終加算器列１０を含む。加算器アレイ５ｂ
は、３次のブースのアルゴリズムに従って選択動作を実
行する選択器を含む。
器の全体の構成を示す図である。図７において、乗算器
は、乗数データＹを信号線７２ｂを介して受けて保持す
る乗数レジスタ回路１ｂと、乗数レジスタ回路１ｂに保
持された乗数データをデータ線２ｂを介して受けて３次
のブースのアルゴリズムに従ってデコード動作を行なう
３次のブースデコーダ回路４と、被乗数Ｘを信号線７２
ａを介して受けてこの被乗数Ｘの３倍数３Ｘを生成する
３Ｘ生成回路６と、３Ｘ生成回路６で生成した３倍数３
Ｘおよび被乗数Ｘを信号線７３を受けて保持するＸ／３
Ｘ保持レジスタ回路７１と、このレジスタ回路７１の出
力を受け、３次のブースデコーダ回路４からのデコード
結果信号に従って、３次のブースアルゴリズムを利用し
た乗算を行なう加算器アレイ５ｂと、この加算器アレイ
５ｂからの中間和を加算し最終乗算結果を信号線１１上
に出力する最終加算器列１０を含む。加算器アレイ５ｂ
は、３次のブースのアルゴリズムに従って選択動作を実
行する選択器を含む。
【０１２９】この図７に示す乗算器の構成においては、
被乗数Ｘがレジスタ回路７１にラッチされる前に３Ｘ生
成回路６において被乗数の３倍数３Ｘが生成される。し
たがって、加算器アレイ５ｂへは、被乗数Ｘと３倍数３
Ｘとが並列に与えられる。加算器アレイにおける乗算操
作において３倍数データを生成するために必要とされる
遅延は生じない。このため高速で３次のブースのアルゴ
リズムに従って乗算を行なうことができる。
被乗数Ｘがレジスタ回路７１にラッチされる前に３Ｘ生
成回路６において被乗数の３倍数３Ｘが生成される。し
たがって、加算器アレイ５ｂへは、被乗数Ｘと３倍数３
Ｘとが並列に与えられる。加算器アレイにおける乗算操
作において３倍数データを生成するために必要とされる
遅延は生じない。このため高速で３次のブースのアルゴ
リズムに従って乗算を行なうことができる。
【０１３０】この図７に示す乗算器における乗算に必要
とされる時間を図８に示す。図８に示す遅延時間におい
ては、先の実施例１において用いられた仮定が利用され
る。乗数データＹは５４ビットであり、ブースのデコー
ド操作およびブースの選択操作それぞれに全加算器１段
の遅延量が必要とされ、最終加算および３Ｘ生成に９段
の全加算器の遅延量が生じると仮定される。３次のブー
スのアルゴリズムの場合、加算器アレイにおいては、
（５４／３）−１＝１７より、１７段の加算器の遅延量
が生じる。被乗数Ｘをレジスタ回路に保持した後に３倍
数３Ｘを生成する場合、必要とされる遅延時間量は全加
算器３６段の遅延量に相当する。
とされる時間を図８に示す。図８に示す遅延時間におい
ては、先の実施例１において用いられた仮定が利用され
る。乗数データＹは５４ビットであり、ブースのデコー
ド操作およびブースの選択操作それぞれに全加算器１段
の遅延量が必要とされ、最終加算および３Ｘ生成に９段
の全加算器の遅延量が生じると仮定される。３次のブー
スのアルゴリズムの場合、加算器アレイにおいては、
（５４／３）−１＝１７より、１７段の加算器の遅延量
が生じる。被乗数Ｘをレジスタ回路に保持した後に３倍
数３Ｘを生成する場合、必要とされる遅延時間量は全加
算器３６段の遅延量に相当する。
【０１３１】一方、被乗数Ｘをレジスタ回路にラッチす
る前に３倍数３Ｘを生成する場合には、被乗数Ｘがレジ
スタ回路にラッチされてから乗算が終了するまでに必要
とされる時間は全加算器２８段の遅延量に等しくなる。
明らかに、３倍数３Ｘ生成に必要とされる時間が排除さ
れており、高速で３次のブースのアルゴリズムに従って
乗算を実行することができる。
る前に３倍数３Ｘを生成する場合には、被乗数Ｘがレジ
スタ回路にラッチされてから乗算が終了するまでに必要
とされる時間は全加算器２８段の遅延量に等しくなる。
明らかに、３倍数３Ｘ生成に必要とされる時間が排除さ
れており、高速で３次のブースのアルゴリズムに従って
乗算を実行することができる。
【０１３２】なお、Ｘ／３Ｘ保持レジスタ回路７１にお
いて被乗数Ｘと３倍数３Ｘを保持する場合、この被乗数
Ｘの各ビットと３倍数３Ｘの各ビットとが交互に配置さ
れる構成が利用されてもよい。
いて被乗数Ｘと３倍数３Ｘを保持する場合、この被乗数
Ｘの各ビットと３倍数３Ｘの各ビットとが交互に配置さ
れる構成が利用されてもよい。
【０１３３】上述のように、被乗数レジスタ回路へ被乗
数を入力する前に、３Ｘ生成回路で３倍数３Ｘを生成
し、３倍数３Ｘと被乗数Ｘとをレジスタ回路で保持して
おくことにより、高速で乗算を行なうことができる。
数を入力する前に、３Ｘ生成回路で３倍数３Ｘを生成
し、３倍数３Ｘと被乗数Ｘとをレジスタ回路で保持して
おくことにより、高速で乗算を行なうことができる。
【０１３４】（実施例３）図９は乗算器を含むシステム
の構成例を示す。図９において、集積回路装置５００
は、外部から与えられるデータを処理し、乗算すべきデ
ータ、すなわち乗数データＹと被乗数データＸとを生成
する処理装置５０２と、被乗数データＸと乗数データＹ
とを受けて乗算する乗算器５０４とを含む。処理装置５
０２は、任意の処理装置であってよい。乗算されるべき
データを処理するものであればよい。処理装置５０２か
らはデータバス５０６を介してデータＸおよびＹが乗算
器５０４へ与えられる。データバス５０６において、上
位ビットに乗数データＹが配置され、下位ビットに被乗
数データＸが配置される。したがって、通常、乗算器５
０４においては、その一方側（図９において上部）から
被乗数データＸが入力され、他方側（図９において乗算
器５０４の左側辺）から乗数データＹが与えられる。乗
算器５０４からの出力は図９における右側辺および底辺
から出力される。集積回路装置５００の乗算結果は出力
ピン端子がこのアレイに沿って配置されているからであ
る。したがって、通常、乗算器５０４においては、乗数
レジスタ回路は加算器アレイの左側辺に沿って配置さ
れ、被乗数レジスタ回路は加算器アレイの上辺に沿って
配置される。
の構成例を示す。図９において、集積回路装置５００
は、外部から与えられるデータを処理し、乗算すべきデ
ータ、すなわち乗数データＹと被乗数データＸとを生成
する処理装置５０２と、被乗数データＸと乗数データＹ
とを受けて乗算する乗算器５０４とを含む。処理装置５
０２は、任意の処理装置であってよい。乗算されるべき
データを処理するものであればよい。処理装置５０２か
らはデータバス５０６を介してデータＸおよびＹが乗算
器５０４へ与えられる。データバス５０６において、上
位ビットに乗数データＹが配置され、下位ビットに被乗
数データＸが配置される。したがって、通常、乗算器５
０４においては、その一方側（図９において上部）から
被乗数データＸが入力され、他方側（図９において乗算
器５０４の左側辺）から乗数データＹが与えられる。乗
算器５０４からの出力は図９における右側辺および底辺
から出力される。集積回路装置５００の乗算結果は出力
ピン端子がこのアレイに沿って配置されているからであ
る。したがって、通常、乗算器５０４においては、乗数
レジスタ回路は加算器アレイの左側辺に沿って配置さ
れ、被乗数レジスタ回路は加算器アレイの上辺に沿って
配置される。
【０１３５】図１０は、乗算器に含まれる加算器アレイ
１５０における信号の伝搬経路を示す。この加算器アレ
イ１５０は中間和を生成するための加算器アレイと最終
積を生成するための最終加算器列を含んでもよい。この
加算器アレイ１５０において、被乗数Ｘの最上位ビット
をｘｎ、最下位ビットをｘ１、乗数Ｙの最上位ビットを
ｙｎ、最下位ビットをｙ１でそれぞれ表わす。この場
合、点Ａから点Ｂへ向かって信号が伝搬する（たとえば
図２２における乗算器アレイの配置参照）。加算器アレ
イにおいては、加算器のキャリ出力が次段の隣接上位ビ
ットに設けられた加算器のキャリ入力または一方入力へ
与えられるためである。この信号伝搬経路が加算器アレ
イにおける遅延時間を決定する。したがって、加算器ア
レイ１５０内においては、その右上方の信号は左下方の
信号よりも早く確定しているのが好ましい。
１５０における信号の伝搬経路を示す。この加算器アレ
イ１５０は中間和を生成するための加算器アレイと最終
積を生成するための最終加算器列を含んでもよい。この
加算器アレイ１５０において、被乗数Ｘの最上位ビット
をｘｎ、最下位ビットをｘ１、乗数Ｙの最上位ビットを
ｙｎ、最下位ビットをｙ１でそれぞれ表わす。この場
合、点Ａから点Ｂへ向かって信号が伝搬する（たとえば
図２２における乗算器アレイの配置参照）。加算器アレ
イにおいては、加算器のキャリ出力が次段の隣接上位ビ
ットに設けられた加算器のキャリ入力または一方入力へ
与えられるためである。この信号伝搬経路が加算器アレ
イにおける遅延時間を決定する。したがって、加算器ア
レイ１５０内においては、その右上方の信号は左下方の
信号よりも早く確定しているのが好ましい。
【０１３６】乗数データを伝達する信号線には、セレク
タ回路またはＡＮＤ回路および配線容量などの負荷が付
随する。通常、乗算データが１６ビット以上になると、
この負荷は無視することができない大きな値となり、無
視することのできない信号伝搬遅延を生じさせる。乗数
データまたはブースのデコード結果信号は図１０のＡ点
よりもＢ点へ早く到達する。加算器アレイ１５０におけ
る加算（乗算操作）はＡ点に確定したデータが到達した
時点から開始される。したがって、乗数データまたはブ
ースデコード結果の信号伝搬遅延により乗算の高速性が
損なわれる。この欠点を克服する構成について以下に説
明する。
タ回路またはＡＮＤ回路および配線容量などの負荷が付
随する。通常、乗算データが１６ビット以上になると、
この負荷は無視することができない大きな値となり、無
視することのできない信号伝搬遅延を生じさせる。乗数
データまたはブースのデコード結果信号は図１０のＡ点
よりもＢ点へ早く到達する。加算器アレイ１５０におけ
る加算（乗算操作）はＡ点に確定したデータが到達した
時点から開始される。したがって、乗数データまたはブ
ースデコード結果の信号伝搬遅延により乗算の高速性が
損なわれる。この欠点を克服する構成について以下に説
明する。
【０１３７】図１１はこの発明の第３の実施例である乗
算器の構成を示す図である。図１１においては、一例と
して２次のブースのアルゴリズムを利用する乗算器の構
成が示される。図１１において、乗数データＹを保持す
るレジスタ回路１ｂおよび、このレジスタ回路１ｂから
データ線２ｂを介して伝達される乗数データＹ（データ
ビットｙ１〜ｙｎ）を受けて２次のブースのアルゴリズ
ムに従ってデコード動作を実行するデコード回路３が、
加算器アレイ５ａの図１１における右側辺に沿って配置
される。すなわち、乗数データおよびブースのデコード
結果を生成する回路部分が被乗数データＸの下位ビット
ｘ１側に配置され、かつ乗数データＹの下位ビットｙ１
が被乗数データＸを保持するレジスタ回路に近接して出
力されるように配置される。
算器の構成を示す図である。図１１においては、一例と
して２次のブースのアルゴリズムを利用する乗算器の構
成が示される。図１１において、乗数データＹを保持す
るレジスタ回路１ｂおよび、このレジスタ回路１ｂから
データ線２ｂを介して伝達される乗数データＹ（データ
ビットｙ１〜ｙｎ）を受けて２次のブースのアルゴリズ
ムに従ってデコード動作を実行するデコード回路３が、
加算器アレイ５ａの図１１における右側辺に沿って配置
される。すなわち、乗数データおよびブースのデコード
結果を生成する回路部分が被乗数データＸの下位ビット
ｘ１側に配置され、かつ乗数データＹの下位ビットｙ１
が被乗数データＸを保持するレジスタ回路に近接して出
力されるように配置される。
【０１３８】加算器アレイ５ａは２次のブースアルゴリ
ズムを利用する選択回路を含み、２次のブースアルゴリ
ズムに従った部分積の生成、および中間和の生成を実行
する。加算器アレイ５ａの出力はデータ線９ａを介して
最終加算器列１０へ与えられる。最終加算器列１０から
積結果がデータ線１１上に伝達される。
ズムを利用する選択回路を含み、２次のブースアルゴリ
ズムに従った部分積の生成、および中間和の生成を実行
する。加算器アレイ５ａの出力はデータ線９ａを介して
最終加算器列１０へ与えられる。最終加算器列１０から
積結果がデータ線１１上に伝達される。
【０１３９】この図１１に示す配置の場合、ブースのデ
コード結果は加算器アレイ５ａの被乗数データＸの下位
ビット側から入力される。すなわち、図１０に示すＡ点
に到達する信号はＢ点に到達する信号よりも早く確定状
態となる。加算器アレイ５ａにおいては、被乗数データ
Ｘの下位ビットからこの加算器アレイ５ａの対角線方向
に沿って信号が伝搬する。上位ビットの信号線について
は、信号伝搬遅延が生じても、下位ビットの乗算結果が
確定するまでに確定データが到達していればよい。した
がって、図１１に示すように、デコード回路３がその下
位ビットのデコード結果出力が被乗数データの下位ビッ
ト位置側から加算器アレイ５ａへ入力する構成とするこ
とにより、加算器アレイ５ａにおけるデコード結果の信
号伝搬遅延の影響を受けることなく高速で乗算操作を実
行することができる。
コード結果は加算器アレイ５ａの被乗数データＸの下位
ビット側から入力される。すなわち、図１０に示すＡ点
に到達する信号はＢ点に到達する信号よりも早く確定状
態となる。加算器アレイ５ａにおいては、被乗数データ
Ｘの下位ビットからこの加算器アレイ５ａの対角線方向
に沿って信号が伝搬する。上位ビットの信号線について
は、信号伝搬遅延が生じても、下位ビットの乗算結果が
確定するまでに確定データが到達していればよい。した
がって、図１１に示すように、デコード回路３がその下
位ビットのデコード結果出力が被乗数データの下位ビッ
ト位置側から加算器アレイ５ａへ入力する構成とするこ
とにより、加算器アレイ５ａにおけるデコード結果の信
号伝搬遅延の影響を受けることなく高速で乗算操作を実
行することができる。
【０１４０】図１２はこの発明の第３の実施例の効果を
示す図である。図１２（ａ）に、乗数データＹが被乗数
データＸの上位ビット側から入力する場合の演算時間を
示し、図１２（ｂ）に図１１に示すように乗数データＹ
を被乗数データＸの下位ビット側から入力する場合の演
算時間を示す。Ａ点までに乗数データ（ブースのデコー
ド結果）が伝達される時間が被乗数データの下位ビット
側から入力した方が短くなり、その時間分演算操作に要
する時間が短くなる。アレイ部加算時間は同一である。
示す図である。図１２（ａ）に、乗数データＹが被乗数
データＸの上位ビット側から入力する場合の演算時間を
示し、図１２（ｂ）に図１１に示すように乗数データＹ
を被乗数データＸの下位ビット側から入力する場合の演
算時間を示す。Ａ点までに乗数データ（ブースのデコー
ド結果）が伝達される時間が被乗数データの下位ビット
側から入力した方が短くなり、その時間分演算操作に要
する時間が短くなる。アレイ部加算時間は同一である。
【０１４１】図１１に示す構成において２次のブースア
ルゴリズムを利用した乗算器を示している。ブースのア
ルゴリズムを利用しない乗算器であっても、同様の効果
が得られる。また、利用されるブースのアルゴリズムは
３次以上の高次のブースのアルゴリズムであってもよ
い。すなわち、いずれの場合においても、乗算データま
たはブースのデコード結果を被乗数データＸの下位ビッ
ト側から加算器アレイに入力することにより乗算の総演
算時間が短くなる。
ルゴリズムを利用した乗算器を示している。ブースのア
ルゴリズムを利用しない乗算器であっても、同様の効果
が得られる。また、利用されるブースのアルゴリズムは
３次以上の高次のブースのアルゴリズムであってもよ
い。すなわち、いずれの場合においても、乗算データま
たはブースのデコード結果を被乗数データＸの下位ビッ
ト側から加算器アレイに入力することにより乗算の総演
算時間が短くなる。
【０１４２】ここで、図１１に示す構成の場合、ブース
のデコード回路３および乗数データを保持するレジスタ
回路１ｂが被乗数データの下位ビット側に配置されてい
る。加算器アレイ５ａからはこのデコード回路３および
レジスタ回路１ｂの方向へ乗算結果が出力される（図１
０参照）。この場合、加算器アレイからの積結果はデー
タ線８ａおよび２ｂと異なる配線層で取出す多層配線構
造が利用される。
のデコード回路３および乗数データを保持するレジスタ
回路１ｂが被乗数データの下位ビット側に配置されてい
る。加算器アレイ５ａからはこのデコード回路３および
レジスタ回路１ｂの方向へ乗算結果が出力される（図１
０参照）。この場合、加算器アレイからの積結果はデー
タ線８ａおよび２ｂと異なる配線層で取出す多層配線構
造が利用される。
【０１４３】図１３は、図１１の配置を実現する乗数デ
ータおよび被乗数データを伝達する信号線の配線構造を
示す図である。図１３において、被乗数データＸは第１
層配線層６０２によりレジスタ回路１ａへ伝達される。
データビットの配列順序はそのまま維持される。乗数デ
ータＹはまず第１層配線層６０４により伝達される。こ
の第１層配線層６０４は次に第２層配線層６０６に接続
される。第２層配線層６０６は被乗数データＸを伝達す
る第１層配線層６０２と交差する。次いでこの第２層配
線層６０６は再び第１層配線層６０８に接続される。こ
の第２層配線層６０６と第１層配線層６０８との間の接
続において、乗数データビットｙ１〜ｙｎの配列順序が
逆転される。第１層配線層６０８は乗数格納用のレジス
タ回路１ｂへ与えられる。これにより、乗数データＹの
最下位ビットｙ１が被乗数データＸの最下位ビットｘ１
に近接して配置する構成が実現される。加算器アレイ５
からの出力は第２層配線層６１０からなるデータ線によ
り形成される。これにより乗数レジスタ回路１ｂ（およ
びブースのデコーダ回路）が加算器アレイ５の右側（図
１３において）に配置されている場合においても容易に
積結果を出力することができる。ここで、「第１層配線
層」および「第２層配線層」という名称は、単に便宜的
なものであり、実際の乗算器の構成において、半導体基
板上に最初に配設される配線層および２番目に配設され
る配線層を意味してはいない。データを伝達する配線層
が異なる層の配線層であることを示すために用いられて
いるだけである。
ータおよび被乗数データを伝達する信号線の配線構造を
示す図である。図１３において、被乗数データＸは第１
層配線層６０２によりレジスタ回路１ａへ伝達される。
データビットの配列順序はそのまま維持される。乗数デ
ータＹはまず第１層配線層６０４により伝達される。こ
の第１層配線層６０４は次に第２層配線層６０６に接続
される。第２層配線層６０６は被乗数データＸを伝達す
る第１層配線層６０２と交差する。次いでこの第２層配
線層６０６は再び第１層配線層６０８に接続される。こ
の第２層配線層６０６と第１層配線層６０８との間の接
続において、乗数データビットｙ１〜ｙｎの配列順序が
逆転される。第１層配線層６０８は乗数格納用のレジス
タ回路１ｂへ与えられる。これにより、乗数データＹの
最下位ビットｙ１が被乗数データＸの最下位ビットｘ１
に近接して配置する構成が実現される。加算器アレイ５
からの出力は第２層配線層６１０からなるデータ線によ
り形成される。これにより乗数レジスタ回路１ｂ（およ
びブースのデコーダ回路）が加算器アレイ５の右側（図
１３において）に配置されている場合においても容易に
積結果を出力することができる。ここで、「第１層配線
層」および「第２層配線層」という名称は、単に便宜的
なものであり、実際の乗算器の構成において、半導体基
板上に最初に配設される配線層および２番目に配設され
る配線層を意味してはいない。データを伝達する配線層
が異なる層の配線層であることを示すために用いられて
いるだけである。
【０１４４】（実施例４）図１１に示すように乗数用レ
ジスタ回路１ｂおよびブースのデコード回路３を被乗数
データＸの下位ビット側に配置した場合、多層配線構造
を利用することにより加算器アレイからの出力を取出す
ことができる。しかし配線の自由度が低減される。そこ
で、配線の自由度を大幅に改善するための構成を次に説
明する。
ジスタ回路１ｂおよびブースのデコード回路３を被乗数
データＸの下位ビット側に配置した場合、多層配線構造
を利用することにより加算器アレイからの出力を取出す
ことができる。しかし配線の自由度が低減される。そこ
で、配線の自由度を大幅に改善するための構成を次に説
明する。
【０１４５】図１４はこの発明の第４の実施例である乗
算器の構成を示す図である。図１４において、この乗算
器は、乗数の所定数の下位ビットを保持するための第１
のレジスタ回路１ｂ１と、このレジスタ回路１ｂ１に保
持されたデータビットをデータ線２ａに受け、２次のブ
ースのアルゴリズムに従ってデコード動作を行なうブー
スのデコーダ回路３−１と、乗数データＹの上位ビット
を保持するレジスタ回路１ｂ２と、レジスタ回路１ｂ２
の保持するデータビットをデータ線２ａ２を介して受
け、２次のブースのアルゴリズムに従ってデコード動作
を行なうブースのデコーダ回路３−２を含む。レジスタ
回路１ｂ１およびブースのデコーダ回路３−１は被乗数
データＸの下位ビット側に配置され、レジスタ回路１ｂ
２およびブースのデコーダ回路３−２は被乗数データＸ
の上位ビット側に配置される。この場合、図１１に示す
構成と比べて、加算器アレイ５ａからデータを取出すた
めの領域が確保される（ブースのデコーダ回路３−２お
よびレジスタ回路１ｂ２の部分）。これにより容易に加
算器アレイ５ａから積結果データを取出すことができ
る。
算器の構成を示す図である。図１４において、この乗算
器は、乗数の所定数の下位ビットを保持するための第１
のレジスタ回路１ｂ１と、このレジスタ回路１ｂ１に保
持されたデータビットをデータ線２ａに受け、２次のブ
ースのアルゴリズムに従ってデコード動作を行なうブー
スのデコーダ回路３−１と、乗数データＹの上位ビット
を保持するレジスタ回路１ｂ２と、レジスタ回路１ｂ２
の保持するデータビットをデータ線２ａ２を介して受
け、２次のブースのアルゴリズムに従ってデコード動作
を行なうブースのデコーダ回路３−２を含む。レジスタ
回路１ｂ１およびブースのデコーダ回路３−１は被乗数
データＸの下位ビット側に配置され、レジスタ回路１ｂ
２およびブースのデコーダ回路３−２は被乗数データＸ
の上位ビット側に配置される。この場合、図１１に示す
構成と比べて、加算器アレイ５ａからデータを取出すた
めの領域が確保される（ブースのデコーダ回路３−２お
よびレジスタ回路１ｂ２の部分）。これにより容易に加
算器アレイ５ａから積結果データを取出すことができ
る。
【０１４６】図１４において、加算器アレイ５ａにおい
ては、信号は右上から左下への対角線方向に沿って進
む。上位ビットの演算に関しては、加算器アレイ５ａに
おける演算は早い時期にその出力データは決定されてい
なくてもよい。したがって、図１４に示すように、乗数
データＹの上位ビット用のレジスタ回路１ｂ２およびデ
コーダ回路３−２を被乗数データＸの上位ビット側に設
けたとしても演算に対しその信号伝搬遅延が及ぼす影響
は生じない。したがって、図１４に示す構成を利用すれ
ば、加算器アレイ５ａから積結果を取出す面積を十分に
確保しつつその高速演算性が損なわれることのない乗算
器が得られる。
ては、信号は右上から左下への対角線方向に沿って進
む。上位ビットの演算に関しては、加算器アレイ５ａに
おける演算は早い時期にその出力データは決定されてい
なくてもよい。したがって、図１４に示すように、乗数
データＹの上位ビット用のレジスタ回路１ｂ２およびデ
コーダ回路３−２を被乗数データＸの上位ビット側に設
けたとしても演算に対しその信号伝搬遅延が及ぼす影響
は生じない。したがって、図１４に示す構成を利用すれ
ば、加算器アレイ５ａから積結果を取出す面積を十分に
確保しつつその高速演算性が損なわれることのない乗算
器が得られる。
【０１４７】（実施例５）図１５はこの発明の第５の実
施例である乗算器の構成を示す図である。図１５に示す
乗算器は、ブースのアルゴリズムに従って乗算を行なう
構成に加えてさらに、加算器アレイ５ａの右側（被乗数
データＸの下位ビット側）に、乗数データＹの所定数の
下位ビットｙ１〜ｙｐを受けるレジスタ回路１ｂ１と、
このレジスタ回路１ｂ１に保持されたデータを２次のブ
ースのアルゴリズムに従ってデコード動作を行なうブー
スのデコーダ回路３−１をさらに備える。ブースのデコ
ーダ回路３−１の出力はデータ線８ａを介して加算器ア
レイ５ａへ入力される。レジスタ回路１ｂは乗数データ
Ｙを保持し、ブースのデコード回路３は、このレジスタ
回路１ｂに保持された乗数データＹの全ビットｙ１〜ｙ
ｎを受けてデコードし、そのデコード結果をデータ線８
を介して加算器アレイ５ａへ入力する。
施例である乗算器の構成を示す図である。図１５に示す
乗算器は、ブースのアルゴリズムに従って乗算を行なう
構成に加えてさらに、加算器アレイ５ａの右側（被乗数
データＸの下位ビット側）に、乗数データＹの所定数の
下位ビットｙ１〜ｙｐを受けるレジスタ回路１ｂ１と、
このレジスタ回路１ｂ１に保持されたデータを２次のブ
ースのアルゴリズムに従ってデコード動作を行なうブー
スのデコーダ回路３−１をさらに備える。ブースのデコ
ーダ回路３−１の出力はデータ線８ａを介して加算器ア
レイ５ａへ入力される。レジスタ回路１ｂは乗数データ
Ｙを保持し、ブースのデコード回路３は、このレジスタ
回路１ｂに保持された乗数データＹの全ビットｙ１〜ｙ
ｎを受けてデコードし、そのデコード結果をデータ線８
を介して加算器アレイ５ａへ入力する。
【０１４８】図１５に示す構成の場合、加算器アレイ５
ａにおいて、デコード結果の下位ビットの信号を伝達す
る信号線は両側のデコーダ回路３および３−１により駆
動される。これにより、高速で信号が確定すべきデータ
線上の信号が確定状態となり、被乗数データＸの下位ビ
ット側の信号をより高速で確定状態とすることができ、
乗算に要する演算時間を大幅に短縮することが可能とな
る。
ａにおいて、デコード結果の下位ビットの信号を伝達す
る信号線は両側のデコーダ回路３および３−１により駆
動される。これにより、高速で信号が確定すべきデータ
線上の信号が確定状態となり、被乗数データＸの下位ビ
ット側の信号をより高速で確定状態とすることができ、
乗算に要する演算時間を大幅に短縮することが可能とな
る。
【０１４９】実施例３ないし実施例５に示す構成におい
て、２次のブースアルゴリズムを利用する乗算器の構成
が示されている。これは３次以上のブースのアルゴリズ
ムを利用する乗算器であってもよく、通常のブースのア
ルゴリズムを利用しない乗算器であってもよい。また２
次のブースのアルゴリズムと３次以上の高次のブースの
アルゴリズムの両者を利用する構成であってもよい。
て、２次のブースアルゴリズムを利用する乗算器の構成
が示されている。これは３次以上のブースのアルゴリズ
ムを利用する乗算器であってもよく、通常のブースのア
ルゴリズムを利用しない乗算器であってもよい。また２
次のブースのアルゴリズムと３次以上の高次のブースの
アルゴリズムの両者を利用する構成であってもよい。
【０１５０】（実施例６）従来の乗算器においては、ブ
ースデコーダによるデコード動作の完了後加算器アレイ
内で加算操作が実行される。このため、乗算に要する時
間が長くなる。そこで、以下に、このブースデコーダに
よるデコード動作に要する時間を見掛け上なくすことの
できる構成について以下に説明する。
ースデコーダによるデコード動作の完了後加算器アレイ
内で加算操作が実行される。このため、乗算に要する時
間が長くなる。そこで、以下に、このブースデコーダに
よるデコード動作に要する時間を見掛け上なくすことの
できる構成について以下に説明する。
【０１５１】図１６はこの発明の第６の実施例である乗
算器の全体の構成を示す図である。図１６において、乗
算器は、乗数を保持するための乗数レジスタ回路１ｂ
と、乗数レジスタ回路１ｂからの乗数データをデータ線
２ｂを介して受けてブースのアルゴリズムに従ってデコ
ード動作を行なうブースのデコード回路３と、被乗数Ｘ
を保持する被乗数レジスタ回路１ａを含む。この乗数レ
ジスタ回路１ｂ、ブースのデコード回路３、および被乗
数レジスタ１ａは先の実施例において説明したものと同
じ構成を備える。
算器の全体の構成を示す図である。図１６において、乗
算器は、乗数を保持するための乗数レジスタ回路１ｂ
と、乗数レジスタ回路１ｂからの乗数データをデータ線
２ｂを介して受けてブースのアルゴリズムに従ってデコ
ード動作を行なうブースのデコード回路３と、被乗数Ｘ
を保持する被乗数レジスタ回路１ａを含む。この乗数レ
ジスタ回路１ｂ、ブースのデコード回路３、および被乗
数レジスタ１ａは先の実施例において説明したものと同
じ構成を備える。
【０１５２】乗算器はさらに、被乗数レジスタ回路１ａ
から被乗数データＸをデータ線２ａを介して受け、前処
理を行なう前処理加算器アレイ７００と、ブースのデコ
ード回路３の所定の下位ビットのデコード結果信号を受
けてデコード動作を行なう後処理デコード回路７０４
と、後処理デコード回路７０４からのデコード結果を信
号線７０６を介して受け、前処理加算器アレイ７００の
出力のうちの対応の出力を選択する選択回路７０２を含
む。前処理加算器アレイ７００は、被乗数レジスタ回路
１ａからの被乗数データＸを受け、後処理デコード回路
７０４に与えられるデコード結果信号の数に対応する部
分積をすべて生成する。また前処理加算器アレイ７００
は、この生成された可能な部分積の和すべてについて加
算を行なう。したがって、前処理加算器アレイ７００に
おいては生成される部分積の可能な演算の組合せすべて
に対して加算が実行される。
から被乗数データＸをデータ線２ａを介して受け、前処
理を行なう前処理加算器アレイ７００と、ブースのデコ
ード回路３の所定の下位ビットのデコード結果信号を受
けてデコード動作を行なう後処理デコード回路７０４
と、後処理デコード回路７０４からのデコード結果を信
号線７０６を介して受け、前処理加算器アレイ７００の
出力のうちの対応の出力を選択する選択回路７０２を含
む。前処理加算器アレイ７００は、被乗数レジスタ回路
１ａからの被乗数データＸを受け、後処理デコード回路
７０４に与えられるデコード結果信号の数に対応する部
分積をすべて生成する。また前処理加算器アレイ７００
は、この生成された可能な部分積の和すべてについて加
算を行なう。したがって、前処理加算器アレイ７００に
おいては生成される部分積の可能な演算の組合せすべて
に対して加算が実行される。
【０１５３】後処理デコード回路７０４は、ブースのデ
コード回路３からの所定数のデコード結果信号を受け前
処理加算器アレイ７００が生成した加算結果のうちの対
応の１つを選択する信号を信号線７０６上に生成する。
選択回路７０２は、後処理デコード回路７０４からのデ
コード結果信号に従って、前処理加算器アレイ７００か
らの加算結果の１つを選択する。
コード回路３からの所定数のデコード結果信号を受け前
処理加算器アレイ７００が生成した加算結果のうちの対
応の１つを選択する信号を信号線７０６上に生成する。
選択回路７０２は、後処理デコード回路７０４からのデ
コード結果信号に従って、前処理加算器アレイ７００か
らの加算結果の１つを選択する。
【０１５４】乗算器はさらに、このブースのデコード回
路３からの残りのデコード結果信号に従って、被乗数レ
ジスタ１ａからの被乗数データを受けて部分積を生成す
るとともに、選択回路７０２から与えられた加算結果と
生成された部分積とを加算し中間和を生成する加算器ア
レイ５と、この加算器アレイ５で生成された中間和を加
算して乗算結果を生成する最終加算器列１０を含む。次
に動作について説明する。
路３からの残りのデコード結果信号に従って、被乗数レ
ジスタ１ａからの被乗数データを受けて部分積を生成す
るとともに、選択回路７０２から与えられた加算結果と
生成された部分積とを加算し中間和を生成する加算器ア
レイ５と、この加算器アレイ５で生成された中間和を加
算して乗算結果を生成する最終加算器列１０を含む。次
に動作について説明する。
【０１５５】今、ブースのデコード回路３は、２次のブ
ースのアルゴリズムに従ってデコード動作を行なうと仮
定する。前処理加算器アレイ７００は、２つの部分積の
生成および両者の加算を行なうと想定する。前処理加算
器アレイ７００においては、第１および第２の部分積そ
れぞれについて−２Ｘ、−Ｘ、０、Ｘ、および２Ｘの各
演算操作に従って部分積が生成される。したがって第１
の部分積および第２の部分積はそれぞれ５種類生成され
る。この各５種類の操作について加算が実行される。し
たがって、この前処理加算器アレイ７００から出力され
る加算結果は５・５＝２５種類存在する。
ースのアルゴリズムに従ってデコード動作を行なうと仮
定する。前処理加算器アレイ７００は、２つの部分積の
生成および両者の加算を行なうと想定する。前処理加算
器アレイ７００においては、第１および第２の部分積そ
れぞれについて−２Ｘ、−Ｘ、０、Ｘ、および２Ｘの各
演算操作に従って部分積が生成される。したがって第１
の部分積および第２の部分積はそれぞれ５種類生成され
る。この各５種類の操作について加算が実行される。し
たがって、この前処理加算器アレイ７００から出力され
る加算結果は５・５＝２５種類存在する。
【０１５６】後処理デコード回路７０４へは、ブースの
デコード回路３からこの第１および第２の部分積に対す
るデコード結果信号が与えられる。後処理デコード回路
７０４はこの第１および第２の部分積それぞれに対する
演算指示信号をデコードし、信号線７０６上にこの２５
種類の加算結果のうちの１つを指定する信号を発生す
る。選択回路７０２はこの信号線７０６上の信号に応答
してこの２５種類の加算結果のうちの１つを選択して信
号線７１０を介して加算器アレイ５へ与える。
デコード回路３からこの第１および第２の部分積に対す
るデコード結果信号が与えられる。後処理デコード回路
７０４はこの第１および第２の部分積それぞれに対する
演算指示信号をデコードし、信号線７０６上にこの２５
種類の加算結果のうちの１つを指定する信号を発生す
る。選択回路７０２はこの信号線７０６上の信号に応答
してこの２５種類の加算結果のうちの１つを選択して信
号線７１０を介して加算器アレイ５へ与える。
【０１５７】この前処理加算器アレイ７００における前
処理操作はブースのデコード回路３におけるデコード操
作および後処理デコード回路７０４におけるデコード操
作と並行して実行される。したがって、このブースのデ
コード回路３におけるデコード操作に要する遅延時間を
見掛け上なくすことができ、高速で乗算を実行すること
ができる。
処理操作はブースのデコード回路３におけるデコード操
作および後処理デコード回路７０４におけるデコード操
作と並行して実行される。したがって、このブースのデ
コード回路３におけるデコード操作に要する遅延時間を
見掛け上なくすことができ、高速で乗算を実行すること
ができる。
【０１５８】図１７は、従来の乗算器と本実施例の乗算
器との乗算操作に要する時間の比較を示す図である。図
１７（ａ）に従来の乗算器の乗算に要する時間を示し、
図１７（ｂ）に本実施例における乗算器の乗算に要する
時間を示す。従来の乗算器においては、ブースのデコー
ド操作後、このデコード結果に従った演算の選択が行な
われた後に加算器アレイ５において加算が実行され、次
いで最終加算器列で加算が行なわれて乗算結果が出力さ
れる。一方、図１７（ｂ）に示すように、本実施例にお
いては、前処理加算器アレイ７００において、予め所定
数の部分積の生成および加算がブースのデコード操作と
並行して実行される。ブースのデコード操作の後に後処
理デコード回路７０４によるデコードが行なわれる。こ
のとき、加算器アレイ５においては、ブースのデコード
回路３からのデコード結果に従ってブースの選択操作が
実行される。このブースのデコード操作および後処理デ
コード操作は前処理加算器アレイ７００の処理に要する
時間と同程度とされる。後処理デコード操作の後選択回
路７０２による選択が実行される。この後加算器アレイ
５において加算が行なわれ、かつ最終加算器列において
最終加算による乗算結果の生成が実行される。したがっ
て、図１７（ａ）に示す従来の乗算器よりも、ブースの
デコード操作に要する時間をなくすことができ、高速で
乗算を実行することができる。図１７（ｂ）においては
選択回路７０２による選択操作における遅延時間を考慮
している。選択回路７０２は、マルチプレクス回路で構
成することができ、その遅延時間はゲート１段程度とす
ることができ、全加算器の１段の遅延量よりも小さくす
ることができる。加算器アレイにおけるブースのアルゴ
リズムに従う演算の選択は後処理デコード回路７０４に
おける後処理デコード操作と並行して実行される。した
がって、従来の乗算器よりもブースのデコード操作およ
びブースの選択操作による遅延量を排除することがで
き、高速で乗算を行なうことができる。
器との乗算操作に要する時間の比較を示す図である。図
１７（ａ）に従来の乗算器の乗算に要する時間を示し、
図１７（ｂ）に本実施例における乗算器の乗算に要する
時間を示す。従来の乗算器においては、ブースのデコー
ド操作後、このデコード結果に従った演算の選択が行な
われた後に加算器アレイ５において加算が実行され、次
いで最終加算器列で加算が行なわれて乗算結果が出力さ
れる。一方、図１７（ｂ）に示すように、本実施例にお
いては、前処理加算器アレイ７００において、予め所定
数の部分積の生成および加算がブースのデコード操作と
並行して実行される。ブースのデコード操作の後に後処
理デコード回路７０４によるデコードが行なわれる。こ
のとき、加算器アレイ５においては、ブースのデコード
回路３からのデコード結果に従ってブースの選択操作が
実行される。このブースのデコード操作および後処理デ
コード操作は前処理加算器アレイ７００の処理に要する
時間と同程度とされる。後処理デコード操作の後選択回
路７０２による選択が実行される。この後加算器アレイ
５において加算が行なわれ、かつ最終加算器列において
最終加算による乗算結果の生成が実行される。したがっ
て、図１７（ａ）に示す従来の乗算器よりも、ブースの
デコード操作に要する時間をなくすことができ、高速で
乗算を実行することができる。図１７（ｂ）においては
選択回路７０２による選択操作における遅延時間を考慮
している。選択回路７０２は、マルチプレクス回路で構
成することができ、その遅延時間はゲート１段程度とす
ることができ、全加算器の１段の遅延量よりも小さくす
ることができる。加算器アレイにおけるブースのアルゴ
リズムに従う演算の選択は後処理デコード回路７０４に
おける後処理デコード操作と並行して実行される。した
がって、従来の乗算器よりもブースのデコード操作およ
びブースの選択操作による遅延量を排除することがで
き、高速で乗算を行なうことができる。
【０１５９】前処理加算器アレイ７００において生成さ
れる加算結果の数を最小とするためには、ブースのデコ
ード回路３と後処理デコード回路７０４の処理動作に要
する時間と同じ遅延を生じる加算処理をこの前処理加算
器アレイ７００で実行するように構成すればよい。次
に、この前処理加算器アレイの具体的構成について説明
する。
れる加算結果の数を最小とするためには、ブースのデコ
ード回路３と後処理デコード回路７０４の処理動作に要
する時間と同じ遅延を生じる加算処理をこの前処理加算
器アレイ７００で実行するように構成すればよい。次
に、この前処理加算器アレイの具体的構成について説明
する。
【０１６０】図１８は、前処理加算器アレイの機能的構
成を示す図である。図１８においては、第１の部分和Ｓ
１および第２の部分和Ｓ２が生成されかつこの第１およ
び第２の部分和Ｓ１およびＳ２の加算が実行される。第
１の部分和Ｓ１は、２次のブースのアルゴリズムに従っ
て、演算−２Ｘ、−Ｘ、０、Ｘおよび２Ｘそれぞれにつ
いて生成された部分和を備える。第２の部分和Ｓ２も同
様に２次のブースのアルゴリズムに従って、−２Ｘ、−
Ｘ、０、Ｘおよび２Ｘの部分和を生成する。この第１の
部分和Ｓ１の各部分和が第２の部分和Ｓ２の各部分和と
加算される。したがって、前処理加算器アレイ７００か
らは、２５種類の加算結果が生成される。選択回路７０
２はこの２５種類の加算結果から１つの加算結果（Ｓ１
＋Ｓ２）を選択する。
成を示す図である。図１８においては、第１の部分和Ｓ
１および第２の部分和Ｓ２が生成されかつこの第１およ
び第２の部分和Ｓ１およびＳ２の加算が実行される。第
１の部分和Ｓ１は、２次のブースのアルゴリズムに従っ
て、演算−２Ｘ、−Ｘ、０、Ｘおよび２Ｘそれぞれにつ
いて生成された部分和を備える。第２の部分和Ｓ２も同
様に２次のブースのアルゴリズムに従って、−２Ｘ、−
Ｘ、０、Ｘおよび２Ｘの部分和を生成する。この第１の
部分和Ｓ１の各部分和が第２の部分和Ｓ２の各部分和と
加算される。したがって、前処理加算器アレイ７００か
らは、２５種類の加算結果が生成される。選択回路７０
２はこの２５種類の加算結果から１つの加算結果（Ｓ１
＋Ｓ２）を選択する。
【０１６１】図１９は、この前処理加算器アレイと選択
回路の具体的配置を示す図である。図１９において、ブ
ロック７８０は、前処理加算器アレイと選択回路両者を
含む。このブロック７８０は、２５個の加算結果生成回
路７５０ａ〜７５０ｙを含む。この２５個の加算結果生
成回路７５０ａ〜７５０ｙ（図においては代表的に２つ
の加算結果生成回路のみを示す）は、各々、第１の部分
積生成回路７６０ａと、第２の部分積Ｓ２を生成すると
ともに第１の部分積Ｓ１とこの第２の部分積Ｓ２との加
算を行なう第２の部分積生成回路７６１ａ〜７６１ｙ
と、信号線７０６上の制御信号に従って、対応の加算結
果を信号線７１０上に伝達する選択接続回路７６２ａ〜
７６２ｙを含む。信号線７０６は、２５本の制御信号線
からなるバスである。出力信号線７１０上の信号は加算
器アレイ５へ与えられる。各加算結果生成回路７５０ａ
〜７５０ｙのそれぞれにおいて、２次のブースアルゴリ
ズムの組合せに従った部分積の生成および加算が実行さ
れる。図１９においては、加算結果生成回路７５０ａに
おいて演算０による部分積Ｓ１（０）と第２の部分積Ｓ
２（０）とが生成され、この両者の和Ｓ１（０）＋Ｓ２
（０）が生成される状態が示される。加算結果生成回路
７５０ｙは演算２Ｘを行なって第１および第２の部分積
Ｓ１（２Ｘ）およびＳ２（２Ｘ）を生成し、この両者を
加算して加算結果Ｓ１（２Ｘ）＋Ｓ２（２Ｘ）を生成す
る。後処理デコード回路７０４から信号線７０６上に与
えられる信号はこの選択接続回路７６２ａ〜７６２ｙの
１つを導通状態とする。これにより出力信号線７１０上
に２５個の加算結果生成回路７５０ａ〜７５０ｙのうち
の１つの加算結果が伝達される。
回路の具体的配置を示す図である。図１９において、ブ
ロック７８０は、前処理加算器アレイと選択回路両者を
含む。このブロック７８０は、２５個の加算結果生成回
路７５０ａ〜７５０ｙを含む。この２５個の加算結果生
成回路７５０ａ〜７５０ｙ（図においては代表的に２つ
の加算結果生成回路のみを示す）は、各々、第１の部分
積生成回路７６０ａと、第２の部分積Ｓ２を生成すると
ともに第１の部分積Ｓ１とこの第２の部分積Ｓ２との加
算を行なう第２の部分積生成回路７６１ａ〜７６１ｙ
と、信号線７０６上の制御信号に従って、対応の加算結
果を信号線７１０上に伝達する選択接続回路７６２ａ〜
７６２ｙを含む。信号線７０６は、２５本の制御信号線
からなるバスである。出力信号線７１０上の信号は加算
器アレイ５へ与えられる。各加算結果生成回路７５０ａ
〜７５０ｙのそれぞれにおいて、２次のブースアルゴリ
ズムの組合せに従った部分積の生成および加算が実行さ
れる。図１９においては、加算結果生成回路７５０ａに
おいて演算０による部分積Ｓ１（０）と第２の部分積Ｓ
２（０）とが生成され、この両者の和Ｓ１（０）＋Ｓ２
（０）が生成される状態が示される。加算結果生成回路
７５０ｙは演算２Ｘを行なって第１および第２の部分積
Ｓ１（２Ｘ）およびＳ２（２Ｘ）を生成し、この両者を
加算して加算結果Ｓ１（２Ｘ）＋Ｓ２（２Ｘ）を生成す
る。後処理デコード回路７０４から信号線７０６上に与
えられる信号はこの選択接続回路７６２ａ〜７６２ｙの
１つを導通状態とする。これにより出力信号線７１０上
に２５個の加算結果生成回路７５０ａ〜７５０ｙのうち
の１つの加算結果が伝達される。
【０１６２】図２０は、前処理加算器アレイの他の構成
を示す図である。図２０において、前処理加算器アレイ
７００は、演算２Ｘ〜−２Ｘそれぞれに対して第１の部
分積を生成する部分積生成回路７７０と、演算２Ｘ〜−
２Ｘそれぞれに対して第２の部分積を生成する第２の部
分積生成回路７７２を含む。この第２の部分積生成回路
７７２は、第１の部分積生成回路７７０の１つの演算に
対し可能な５つの演算をするように配置される。この第
２の部分積生成回路７７２は、対応の第１の部分積と各
生成された第２の部分積との加算を実行する加算器を含
む。すなわち、図２０に示す配置においては、第２の部
分積生成回路７７２は、第１の部分積生成回路７７０の
１つの演算に対し５種類の演算を実行し、並列にその加
算を行なって加算結果を生成するように配置される。こ
の第１の部分積生成回路７７０および第２の部分積生成
回路７７２は、被乗数データＸ全体に対して各演算毎に
配置されるのではなく、被乗数データＸの各ビットに対
し図２０に示す配置が用いられてもよい。選択回路７０
２は、この前処理加算器アレイ７００からの２５種類の
加算結果のうちの１つを選択する。
を示す図である。図２０において、前処理加算器アレイ
７００は、演算２Ｘ〜−２Ｘそれぞれに対して第１の部
分積を生成する部分積生成回路７７０と、演算２Ｘ〜−
２Ｘそれぞれに対して第２の部分積を生成する第２の部
分積生成回路７７２を含む。この第２の部分積生成回路
７７２は、第１の部分積生成回路７７０の１つの演算に
対し可能な５つの演算をするように配置される。この第
２の部分積生成回路７７２は、対応の第１の部分積と各
生成された第２の部分積との加算を実行する加算器を含
む。すなわち、図２０に示す配置においては、第２の部
分積生成回路７７２は、第１の部分積生成回路７７０の
１つの演算に対し５種類の演算を実行し、並列にその加
算を行なって加算結果を生成するように配置される。こ
の第１の部分積生成回路７７０および第２の部分積生成
回路７７２は、被乗数データＸ全体に対して各演算毎に
配置されるのではなく、被乗数データＸの各ビットに対
し図２０に示す配置が用いられてもよい。選択回路７０
２は、この前処理加算器アレイ７００からの２５種類の
加算結果のうちの１つを選択する。
【０１６３】なお上述の実施例においては２次のブース
のアルゴリズムに従って２つの部分積を生成しかつこの
両者の加算を実行する構成を示している。しかしなが
ら、３つの部分積がこの前処理加算器アレイで生成され
てもよい。３つの部分積を生成する場合には、加算結果
は５・５・５＝１２５個存在する。選択回路７０２はこ
の１２５個の加算結果のうちの１つを選択する。また用
いられるブースのアルゴリズムは３次以上の高次のブー
スのアルゴリズムであってもよい。
のアルゴリズムに従って２つの部分積を生成しかつこの
両者の加算を実行する構成を示している。しかしなが
ら、３つの部分積がこの前処理加算器アレイで生成され
てもよい。３つの部分積を生成する場合には、加算結果
は５・５・５＝１２５個存在する。選択回路７０２はこ
の１２５個の加算結果のうちの１つを選択する。また用
いられるブースのアルゴリズムは３次以上の高次のブー
スのアルゴリズムであってもよい。
【０１６４】
【発明の効果】請求項１記載の発明に従えば、乗数デー
タの下位ビットを２次のブースのアルゴリズムを利用し
かつ上位ビット側は３次以上の高次のブースのアルゴリ
ズムを利用して乗算を行なうように構成しているため、
高次のブースのアルゴリズムを実現するために必要とさ
れる被乗数データの奇数倍生成に要する時間を見掛け上
なくすことができ、高速で乗算を実行することのできる
乗算器を得ることができる。
タの下位ビットを２次のブースのアルゴリズムを利用し
かつ上位ビット側は３次以上の高次のブースのアルゴリ
ズムを利用して乗算を行なうように構成しているため、
高次のブースのアルゴリズムを実現するために必要とさ
れる被乗数データの奇数倍生成に要する時間を見掛け上
なくすことができ、高速で乗算を実行することのできる
乗算器を得ることができる。
【０１６５】請求項２および３のいずれかに係る発明に
従えば、２次のブースのアルゴリズムが適用される乗数
の下位ビットのビット数は、３次のブースのアルゴリズ
ムにおいて必要とされる３倍データを生成するために必
要とされる時間（加算回路の段数）と等しくしているた
め、３倍数生成と２次のブースのアルゴリズムによる乗
算操作とを完全に並列に実行することができ、３倍数生
成に要する時間を見かけ上なくすことができ、高速で乗
算を行なうことのできる乗算器を得ることができる。
従えば、２次のブースのアルゴリズムが適用される乗数
の下位ビットのビット数は、３次のブースのアルゴリズ
ムにおいて必要とされる３倍データを生成するために必
要とされる時間（加算回路の段数）と等しくしているた
め、３倍数生成と２次のブースのアルゴリズムによる乗
算操作とを完全に並列に実行することができ、３倍数生
成に要する時間を見かけ上なくすことができ、高速で乗
算を行なうことのできる乗算器を得ることができる。
【０１６６】
【０１６７】
【０１６８】
【０１６９】
【０１７０】請求項４に係る発明に従えば、ブースのア
ルゴリズムに従ってデコード動作を行なうデコード回路
が被乗数データの上位ビット側および下位ビット側両側
に設けられているため、デコード結果を伝達する信号線
の信号伝搬遅延の影響を受けることなく高速で乗算を行
なうことができるとともに、乗算結果を回路占有面積を
増加させることなく容易に取出すことのできる乗算器を
得ることができる。
ルゴリズムに従ってデコード動作を行なうデコード回路
が被乗数データの上位ビット側および下位ビット側両側
に設けられているため、デコード結果を伝達する信号線
の信号伝搬遅延の影響を受けることなく高速で乗算を行
なうことができるとともに、乗算結果を回路占有面積を
増加させることなく容易に取出すことのできる乗算器を
得ることができる。
【０１７１】請求項５に係る発明に従えば、乗数データ
の下位ビットをデコードするデコード回路を被乗数デー
タの下位ビット側に、乗数データの上位ビットをデコー
ドするデコード回路を被乗数データの上位ビット側に設
けたため、加算器アレイからの乗算結果を取り出す信号
線の面積を信号伝搬遅延に悪影響を及ぼすことなく容易
に確保することが可能となる。
の下位ビットをデコードするデコード回路を被乗数デー
タの下位ビット側に、乗数データの上位ビットをデコー
ドするデコード回路を被乗数データの上位ビット側に設
けたため、加算器アレイからの乗算結果を取り出す信号
線の面積を信号伝搬遅延に悪影響を及ぼすことなく容易
に確保することが可能となる。
【０１７２】請求項６に係る発明に従えば、被乗数デー
タの下位ビット側に乗数データの下位ビットのみをデコ
ードするブースのデコード回路が設けられ、かつ被乗数
データの上位ビット側には乗数データの全ビットをデコ
ードするデコード回路が設けられており、これらの乗数
データの下位ビットのデコード結果を伝達する信号線が
両側から駆動され、信号線の負荷に起因する信号伝搬遅
延の影響を受けることなく高速で演算を行なうことので
きる乗算器を得ることができる。このとき、加算器アレ
イから乗算結果を取り出す信号線に対し十分な面積も併
せて確保することができる。
タの下位ビット側に乗数データの下位ビットのみをデコ
ードするブースのデコード回路が設けられ、かつ被乗数
データの上位ビット側には乗数データの全ビットをデコ
ードするデコード回路が設けられており、これらの乗数
データの下位ビットのデコード結果を伝達する信号線が
両側から駆動され、信号線の負荷に起因する信号伝搬遅
延の影響を受けることなく高速で演算を行なうことので
きる乗算器を得ることができる。このとき、加算器アレ
イから乗算結果を取り出す信号線に対し十分な面積も併
せて確保することができる。
【０１７３】請求項７に係る発明に従えば、ブースのデ
コード回路のデコード動作中に前処理手段において加算
動作が実行されており、等価的に加算器アレイにおいて
加算動作が開始されており、ブースのデコード回路の出
力に従ってこの前処理手段の出力信号を選択して、残り
の部分積の加算を行なっているため、ブースのデコード
動作に要する時間を実効的になくすことができ、高速で
乗算を行なうことのできる乗算器を得ることができる。
コード回路のデコード動作中に前処理手段において加算
動作が実行されており、等価的に加算器アレイにおいて
加算動作が開始されており、ブースのデコード回路の出
力に従ってこの前処理手段の出力信号を選択して、残り
の部分積の加算を行なっているため、ブースのデコード
動作に要する時間を実効的になくすことができ、高速で
乗算を行なうことのできる乗算器を得ることができる。
【図１】この発明の第１の実施例である乗算器の全体の
構成を示す図である。
構成を示す図である。
【図２】図１に示す加算器アレイの内部構成を具体的に
示す図である。
示す図である。
【図３】図２に示すセレクタ回路の具体的構成を示す図
である。
である。
【図４】図１に示す３倍数生成回路の具体的構成を示す
図である。
図である。
【図５】５４ビットデータ乗算器における２次のブース
アルゴリズム用加算器アレイおよび３次のブースアルゴ
リズム用加算器アレイの具体的構成を示す図である。
アルゴリズム用加算器アレイおよび３次のブースアルゴ
リズム用加算器アレイの具体的構成を示す図である。
【図６】第１の実施例と従来例との乗算操作に必要とさ
れる時間の比較を示す図である。
れる時間の比較を示す図である。
【図７】この発明の第２の実施例である乗算器の構成を
示す図である。
示す図である。
【図８】図７に示す乗算器の効果を示す図である。
【図９】乗算器を含む集積回路装置の具体的構成を示す
図である。
図である。
【図１０】加算器アレイにおける信号の伝搬方向を示す
図である。
図である。
【図１１】この発明の第３の実施例である乗算器の構成
を示す図である。
を示す図である。
【図１２】図１１に示す乗算器の効果を示す図である。
【図１３】図１１に示す乗算器を実現するための配線構
造を示す図である。
造を示す図である。
【図１４】この発明の第４の実施例である乗算器の構成
を示す図である。
を示す図である。
【図１５】この発明の第５の実施例を示す図である。
【図１６】この発明の第６の実施例の乗算器の構成を示
す図である。
す図である。
【図１７】第６の実施例の効果を示す図である。
【図１８】前処理加算器アレイの機能的構成を示す図で
ある。
ある。
【図１９】図１６の前処理加算器アレイと選択回路の配
置を示す図である。
置を示す図である。
【図２０】図１６の前処理加算器アレイの他の構成を示
す図である。
す図である。
【図２１】４ビット２進数の乗算の一例を示す図であ
る。
る。
【図２２】従来の４ビット乗算器の構成を示す図であ
る。
る。
【図２３】図２２に示す半加算器の構成および動作を示
す図である。
す図である。
【図２４】図２２に示す全加算器の構成および動作を示
す図である。
す図である。
【図２５】ブースのアルゴリズムにおけるデータビット
のグループ分割を例示する図である。
のグループ分割を例示する図である。
【図２６】従来のブースアルゴリズムを利用する乗算器
の構成を示す図である。
の構成を示す図である。
【図２７】２次のブースのアルゴリズムを４ビット乗算
器に適用した際の構成を示す図である。
器に適用した際の構成を示す図である。
【図２８】従来の３次のブースのアルゴリズムを利用す
る乗算器の構成を例示する図である。
る乗算器の構成を例示する図である。
１ａ 被乗数レジスタ回路 １ｂ 乗数レジスタ回路 ３ ブースデコード回路 ３ａ ２次のブースデコーダ回路 ３ｂ ３次のブースデコーダ回路 ５ 加算器アレイ ５ａ ２次のブースのアルゴリズムを利用するセレクタ
回路を含む加算器アレイ ５ｂ ３次のブースのアルゴリズムを利用するセレクタ
回路を含む加算器アレイ １０ 最終加算器列 ２１ 全加算器 ３１ ２次のブースアルゴリズム用セレクタ回路 ３２ ３次のブースアルゴリズム用セレクタ回路 ４ ３次のブースデコーダ回路 ６ ３Ｘ生成回路 ７１ Ｘ／３Ｘ保持レジスタ回路 ３−１ ブースのデコーダ回路 ３−２ ブースのデコーダ回路 １ｂ１ レジスタ回路 １ｂ２ レジスタ回路 ７００ 前処理加算器アレイ ７０２ 選択回路 ７０４ 後処理デコード回路
回路を含む加算器アレイ ５ｂ ３次のブースのアルゴリズムを利用するセレクタ
回路を含む加算器アレイ １０ 最終加算器列 ２１ 全加算器 ３１ ２次のブースアルゴリズム用セレクタ回路 ３２ ３次のブースアルゴリズム用セレクタ回路 ４ ３次のブースデコーダ回路 ６ ３Ｘ生成回路 ７１ Ｘ／３Ｘ保持レジスタ回路 ３−１ ブースのデコーダ回路 ３−２ ブースのデコーダ回路 １ｂ１ レジスタ回路 １ｂ２ レジスタ回路 ７００ 前処理加算器アレイ ７０２ 選択回路 ７０４ 後処理デコード回路
Claims (7)
- 【請求項１】 複数ビットの乗数Ｙと被乗数Ｘとの乗算
をブースアルゴリズムに従って実行する乗算器であっ
て、 前記乗数Ｙの所定数の下位ビットを２次のブースアルゴ
リズムに従ってデコードする第１のデコード手段と、 前記乗数Ｙの残りの上位ビットを３次以上のブースアル
ゴリズムに従ってデコードする第２のデコード手段と、 前記第１のデコード手段の出力と前記被乗数Ｘとから第
１の部分積を生成する手段と、 前記第２のデコード手段からの出力と前記被乗数Ｘとか
ら第２の部分積を生成する手段と、 前記第１の部分積と前記第２の部分積とから前記乗数Ｙ
と前記被乗数Ｘとの乗算結果を生成する手段とを備え
る、乗算器。 - 【請求項２】 複数ビットの乗数Ｙと被乗数Ｘとの乗算
をブースアルゴリズムに従って実行する乗算器であっ
て、 前記乗数Ｙの所定数の下位ビットを２次のブースアルゴ
リズムに従ってデコードする第１のデコード手段と、 前記乗数Ｙの残りの上位ビットを３次のブースアルゴリ
ズムに従ってデコードする第２のデコード手段と、 前記第１のデコード手段からの出力と前記被乗数Ｘとか
ら第１の部分積を生成する第１の部分積生成手段と、 前記第２のデコード手段の出力と前記被乗数Ｘとから第
２の部分積を生成する第２の部分積生成手段とを含み、
前記第２の部分積生成手段は、前記被乗数Ｘと前記被乗
数Ｘの２倍とを加算して前記被乗数Ｘの３倍の値３Ｘを
生成する３倍数生成手段を含み、 前記第１の部分積と前記第２の部分積とから前記乗数Ｙ
と前記被乗数Ｘとの乗算結果を生成する手段をさらに備
え、 前記下位ビットの所定数は、前記３次のブースアルゴリ
ズムに従う演算内容選択完了までに要する遅延時間が前
記２次のブースアルゴリズムによる前記第１の 部分積生
成手段による第１の部分積生成完了までに要する遅延時
間とが実質的に等しくなるように、前記３倍数生成手段
が前記被乗数Ｘと前記被乗数Ｘの２倍の値との和を生成
するのに必要とされる遅延時間に基づいて決定される、
乗算器。 - 【請求項３】 複数ビットの乗数Ｙと被乗数Ｘとの乗算
をブースアルゴリズムに従って実行する乗算器であっ
て、 前記乗数Ｙの所定数の下位ビットを２次のブースアルゴ
リズムに従ってデコードする第１のデコード手段と、 前記乗数Ｙの残りの上位ビットを３次のブースアルゴリ
ズムに従ってデコードする第２のデコード手段と、 前記第１のデコード手段からの出力と前記被乗数Ｘとか
ら第１の部分積を生成する第１の部分積生成手段と、 前記第２のデコード手段の出力と前記被乗数Ｘとから第
２の部分積を生成する第２の部分積生成手段とを含み、
前記第２の部分積生成手段は、前記第１のデコード手段
と並列に動作して前記被乗数Ｘと前記被乗数Ｘの２倍と
を加算して前記被乗数Ｘの３倍の値３Ｘを生成する３倍
数生成手段を含み、 前記第１の部分積と前記第２の部分積とから前記乗数Ｙ
と前記被乗数Ｘとの乗算結果を生成する手段をさらに備
え、 前記下位ビットの所定数は、前記３倍の値３Ｘ生成に用
いられる全加算器の段数の２倍である、 乗算器。 - 【請求項４】 複数ビットの乗数Ｙと複数ビットの被乗
数Ｘとの乗算をブースアルゴリズムに従って実行する乗
算器であって、 前記被乗数Ｘを伝達する被乗数伝達線と、 前記被乗数伝達線の下位ビット側に設けられ、前記乗数
Ｙの所定ビットをブースアルゴリズムに従ってデコード
する第１のデコード手段と、 前記被乗数伝達線の上位ビット側に設けられ、前記乗数
Ｙを前記ブースアルゴリズムに従ってデコードする第２
のデコード手段と、 前記第１および第２のデコード手段の出力と前記被乗数
Ｘとからブースアルゴリズムに従った部分積を生成する
部分積生成手段と、 前記部分積生成手段の部分積を加算して前記乗数Ｙと前
記被乗数Ｘとの積Ｘ・Ｙを生成する積手段とを備える、
乗算器。 - 【請求項５】 前記第１のデコード手段は、前記乗数Ｙ
の所定数の下位ビットを前記ブースアルゴリズムに従っ
てデコードし、 前記第２のデコード手段は、前記乗数Ｙの残りの上位ビ
ットを前記ブースアルゴリズムに従ってデコードする、
請求項４記載の乗算器。 - 【請求項６】 前記第１のデコード手段は、前記乗数Ｙ
の所定の下位ビットのみを前記ブースアルゴリズムに従
ってデコードし、前記第２のデコード手段は、前記乗数
の全ビットをデコードする、請求項４記載の乗算器。 - 【請求項７】 複数ビットの乗数Ｙと複数ビットの被乗
数Ｘとの乗算をブースアルゴリズムに従って実行する乗
算器であって、 前記被乗数Ｘを受け、前記乗数Ｙの所定のビットに対応
しかつ前記ブースアルゴリズムに従って生成可能な部分
積を生成しかつ生成された部分積すべての組合せについ
てそれぞれ加算を行なって生成可能な中間加算値をすべ
て生成する前処理手段、 前記前処理手段の操作と並行して、前記乗数Ｙを前記ブ
ースアルゴリズムに従ってデコードするブースデコード
手段、 前記前処理手段の操作と並行して、前記ブースデコード
手段の前記乗数Ｙの所定のビットに対応して発生された
デコード信号を受け、該受けたデコード信号に従って前
記前処理手段の生成した中間加算値から１つの中間加算
値を選択するための選択信号を生成する後処理手段、 前記後処理手段からの選択信号に従って、前記前処理手
段が生成した中間加算値から前記選択信号が指定する中
間加算値を選択する選択手段、および前記被乗数Ｘと前
記ブースデコード手段からの前記乗数の所定ビットに対
応するデコード信号を除くデコード信号とに従って部分
積を生成しかつ前記選択回路からの中間加算値と前記部
分積とを加算して、前記乗数Ｙと前記被乗数Ｘとの積Ｘ
・Ｙを生成する加算手段とを備える、乗算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4158255A JP2859779B2 (ja) | 1992-06-17 | 1992-06-17 | 乗算器 |
| US08/063,488 US5426599A (en) | 1992-06-17 | 1993-05-19 | Hardware implemented multiplier for performing multiplication of two digital data according to booth algorithm |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4158255A JP2859779B2 (ja) | 1992-06-17 | 1992-06-17 | 乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH064271A JPH064271A (ja) | 1994-01-14 |
| JP2859779B2 true JP2859779B2 (ja) | 1999-02-24 |
Family
ID=15667634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4158255A Expired - Lifetime JP2859779B2 (ja) | 1992-06-17 | 1992-06-17 | 乗算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5426599A (ja) |
| JP (1) | JP2859779B2 (ja) |
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| GB2317978B (en) * | 1994-03-02 | 1998-05-20 | Advanced Risc Mach Ltd | Electronic multiplying and adding apparatus and method |
| US5574676A (en) * | 1994-09-02 | 1996-11-12 | Hewlett-Packard Company | Integer multiply instructions incorporating a subresult selection option |
| US5646877A (en) * | 1995-05-25 | 1997-07-08 | Texas Instruments Incorporated | High radix multiplier architecture |
| US5825679A (en) * | 1995-09-11 | 1998-10-20 | Digital Equipment Corporation | Fast sign extend for multiplier array sums and carrys |
| US5729485A (en) * | 1995-09-11 | 1998-03-17 | Digital Equipment Corporation | Fast determination of carry inputs from lower order product for radix-8 odd/even multiplier array |
| KR100362186B1 (ko) * | 1995-12-29 | 2003-03-28 | 주식회사 하이닉스반도체 | 멀티플렉서를이용한직렬부스승산기 |
| JP3532338B2 (ja) * | 1996-02-27 | 2004-05-31 | 株式会社ルネサステクノロジ | 乗算装置 |
| US5935197A (en) * | 1997-03-21 | 1999-08-10 | Arm Limited | Data processing circuit and method of operation performing arithmetic processing on data signals |
| US5875125A (en) * | 1997-07-07 | 1999-02-23 | International Business Machines Corporation | X+2X adder with multi-bit generate/propagate circuit |
| JPH11134175A (ja) * | 1997-10-29 | 1999-05-21 | Toshiba Corp | 乗加減算器及び演算器 |
| JP3417286B2 (ja) * | 1998-02-23 | 2003-06-16 | 株式会社デンソー | 乗算器 |
| GB2397674B (en) * | 1999-12-23 | 2004-09-15 | Intel Corp | Processing multiply-accumulate operations in a single cycle |
| KR100431029B1 (ko) * | 2002-02-28 | 2004-05-10 | 학교법인연세대학교 | 부쓰 알고리즘을 이용한 스칼라 곱셈기 |
| US7296049B2 (en) * | 2002-03-22 | 2007-11-13 | Intel Corporation | Fast multiplication circuits |
| US7191203B2 (en) * | 2002-09-25 | 2007-03-13 | Broadcom Corporation | Method and system for high-speed multiplication |
| WO2010049218A1 (en) * | 2008-10-30 | 2010-05-06 | Audioasics A/S | A high radix digital multiplier |
| US8417761B2 (en) * | 2008-12-08 | 2013-04-09 | International Business Machines Corporation | Direct decimal number tripling in binary coded adders |
| JP6350111B2 (ja) * | 2014-08-22 | 2018-07-04 | 富士通株式会社 | 乗算回路及びその乗算方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01300338A (ja) * | 1988-05-30 | 1989-12-04 | Fujitsu Ltd | 浮動小数点乗算器 |
| EP0383965A1 (de) * | 1989-02-21 | 1990-08-29 | International Business Machines Corporation | Multiplizierwerk |
| US4965762A (en) * | 1989-09-15 | 1990-10-23 | Motorola Inc. | Mixed size radix recoded multiplier |
| JPH03282619A (ja) * | 1990-03-29 | 1991-12-12 | Nec Corp | 乗算回路 |
| US5150322A (en) * | 1990-06-05 | 1992-09-22 | Vlsi Technology, Inc. | Mixed-radix serial/parallel multipliers |
-
1992
- 1992-06-17 JP JP4158255A patent/JP2859779B2/ja not_active Expired - Lifetime
-
1993
- 1993-05-19 US US08/063,488 patent/US5426599A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| US5426599A (en) | 1995-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981117 |