CN113609801A - 一种异步时序控制电路设计方法及装置 - Google Patents

一种异步时序控制电路设计方法及装置 Download PDF

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Abstract

本发明公开了一种异步时序控制电路设计方法及装置，首先构建目标电路的目标状态编码表，目标状态编码表能够示出目标电路在运行过程中能够到达的多个目标状态及其所对应的初级输入信号和初级输出信号的电平编码值；根据目标状态编码表，确定目标电路的模块架构；确定模块架构的查找表电路；确定查找表电路的最小项选通电路；确定最小项选通电路的位单元电路，位单元电路为实现目标电路的基本电路单元。如此，采用自顶至低的模块化设计流程，基于目标电路的目标状态编码表，从顶层模块架构设计开始，逐步对每一层子电路的组成结构和实现方法进行细化设计，有效降低电路设计和验证过程的复杂度和成本开销，设计得到的异步控制电路具有高时序可靠性。

Description

一种异步时序控制电路设计方法及装置
技术领域
本发明涉及数字集成电路技术领域，尤其涉及一种异步时序控制电路设计方法及装置。
背景技术
目前，基于电路状态编码的异步时序控制电路设计技术方案包括以下步骤：①将目标电路的期望行为通过对其输入和输出信号在电路正常运行过程中所经历的电平变化过程予以状态编码(state encoding)。②通过使用逻辑综合技术 (logic synthesis)将目标电路的状态编码表达形式转化生成为该电路输出信号的布尔逻辑表达式。③通过使用工艺映射技术(technology mapping)将布尔逻辑表达式转化生成为对应的CMOS门级电路。具体的，可选择将每一个电路输出信号映射至具有原子操作特性的单个复合门(singleatomic complex gate)或者基于状态保持器件，例如泛化C门(generalized C-elements)或RS锁存器(RS latch)，的由简单门(simple gates)构成的子电路网络。
但是，上述方案存在以下问题，基于状态空间探索的逻辑综合算法的复杂度随电路信号数量增加呈指数增长。因此在大规模异步时序控制电路的设计开发过程中，上述步骤②将大大增加电路设计和验证的成本开销。
另外，在选择使用复合门工艺的情况下，并非所有电路信号的布尔逻辑表达式都能被映射至具有原子操作特性的CMOS复合门电路，例如输入变量涉及反相操作并且不能通过德摩根定律(Demorgan’s Law)将输入变量反相操作转化为输出变量反相操作的逻辑表达式。如果采用上述方法，步骤③中需要选择将复合门通过逻辑拆分(logicdecomposition)的方法映射至标准单元库，则有可能会引入冒险行为(hazard behavior)，从而导致电路时序错误。并且，当选择使用基于状态保持器件的工艺映射方法时，状态保持器件的置位逻辑表达式(set logic)和复位逻辑表达式(reset logic)需要满足单调覆盖条件(monotonic covering condition)的要求才能保证生成的目标电路无冒险行为，将进一步增大步骤③中异步控制电路设计和验证过程的难度和成本开销。
发明内容
本发明实施例为了解决异步时序控制电路设计过程中存在的上述问题，创造性地提供一种异步时序控制电路设计方及装置。
根据本发明第一方面，提供了一种异步时序控制电路设计方法，所述方法包括：构建目标电路的目标状态编码表，所述目标状态编码表能够示出所述目标电路在运行过程中的能够到达多个目标状态及其所对应的初级输入信号和初级输出信号的电平编码值；根据所述目标状态编码表，确定所述目标电路的模块架构，所述模块架构包括多个输入驱动电路和多个查找表电路，所述输入驱动电路的数量与所述初级输入信号的个数相等，所述查找表电路的数量与所述初级输出信号的个数相等；确定所述模块架构的所述查找表电路，所述查找表电路包括状态保持电路、输出驱动电路和多个最小项选通电路，每一所述查找表电路包括的最小项选通电路的数量与所述目标状态的总数相等；确定所述查找表电路的最小项选通电路，每一所述最小项选通电路包括一个电平选择电路和多个位单元电路，每一所述最小项选通电路包括的位单元电路的数量等于所述初级输入信号的个数和所述初级输出信号的个数之和；确定所述最小项选通电路的位单元电路，所述位单元电路为实现所述目标电路的基本电路单元。
根据本发明一实施方式，所述构建目标电路的目标状态编码表，包括：确定所述目标电路在运行过程中能够到达的目标状态的总数、所述初级输入信号的个数和所述初级输出信号的个数；对所述目标状态进行编码；基于所述目标状态的编码，构建所述目标状态的编码矢量，所述编码矢量能够示出当前目标状态下所述初级输入信号和所述初级输出信号的电平编码值。
根据本发明一实施方式，所述根据所述目标状态编码表，确定所述目标电路的模块架构，包括：对每一所述初级输入信号，经过相应的输入驱动电路处理，生成一对在相位关系上互为反相的信号；将与多个驱动电路对应的多对在相位关系上互为反相的信号作为查找表电路的输入信号，每一所述查找表电路输出两条在相位关系上互为反相的输出信号；将每一所述查找表电路的输出信号作为所述查找表电路的反馈信号再次输入查找表电路；将每一查找表电路的输出信号中的同相输出信号作为目标电路的初级输出信号输出。
根据本发明一实施方式，所述确定所述模块架构的所述查找表电路，包括：将所述查找表电路的所有输入信号，输入至最小项选通电路；将所有最小项选通电路的输出信号连接在一起，同时连接至所述状态保持电路；将所述状态保持电路的输出节点连接至输出驱动电路的输入侧，所述输出驱动电路的输出即为所述查找表电路的输出。
根据本发明一实施方式，所述状态保持电路包括一对交叉耦合的反相器；和/或所述输出驱动电路包括反相器和缓冲器，所述反相器和缓冲器分别驱动一对在相位关系上互为反相的信号，以形成相应的查找表电路的输出信号。
根据本发明一实施方式，所述确定所述查找表电路的最小项选通电路，包括：将所述最小项选通电路的输入信号连接至位单元电路的输入控制信号，将多个位单元电路串联连接形成位单元电路链；将所述电平选择电路的输出信号连接至所述位单元电路链的一端；将所述位单元电路链的另一端连接至所述最小项选通电路的输出信号。
根据本发明一实施方式，所述最小项选通电路的电平选择电路包括电源开关和接地开关；每一所述最小项选通电路对应一个所述目标状态；相应的，所述电源开关和所述接地开关的开关状态采用以下操作确定：若所述最小项选通电路所对应的查找表电路的初级输出信号在所述最小项选通电路所对应的目标状态下的电平编码值为“1”或者”0*”，则电源开关导通，接地开关关断；若所述最小项选通电路所对应的查找表电路的初级输出信号在所述最小项选通电路所对应的目标状态下的电平编码值为“0”或者”1*”，则电源开关关断，接地开关导通；其中，0表示相应的信号在当前目标状态下保持稳定不变的低电平值；0*表示相应的信号在当前目标状态下即将被激发产生一次由低电平到高电平的翻转变化；1表示相应的信号在当前目标状态下保持稳定不变的高电平值；1*表示相应的信号在当前目标状态下即将被激发产生一次由高电平到低电平的翻转变化。
根据本发明一实施方式，所述位单元电路包括一对并联的MMOS场效应管和PMOS场效应管以及四个开关；所述NMOS场效应管的栅极和所述PMOS 场效应管的栅极通过开关连接至所述位单元电路的输入控制信号；所述NMOS 场效应管的源极和所述PMOS场效应管的源极连接在一起，形成所述位单元电路的第一串联端口；所述NMOS场效应管的漏极和所述PMOS场效应管的漏极连接在一起，形成所述位单元电路的第二串联端口。
根据本发明一实施方式，所述确定所述最小项选通电路的位单元电路，包括：确定所述位单元电路的输入控制信号类型，所述输入控制信号的类型为初级输入信号或所述查找表电路的反馈信号中的一者；根据所述输入控制信号类型，确定所述位单元电路的结构和四个所述开关的开关状态。
根据本发明第二方面，还提供一种异步时序控制电路设计装置，所述装置包括：状态构建模块，用于构建目标电路的目标状态编码表，所述目标状态编码表能够示出所述目标电路在运行过程中能够到达的多个目标状态及其所对应的初级输入信号和初级输出信号的电平编码值；架构确定模块，用于根据所述目标状态编码表，确定所述目标电路的模块架构，所述模块架构包括多个驱动电路和多个输入查找表电路，所述输入驱动电路的数量与所述初级输入信号的个数相等，所述查找表电路的数量与所述初级输出信号的个数相等；查找确定模块，用于确定所述模块架构的所述查找表电路，所述查找表电路包括状态保持电路、输出驱动电路和多个最小项选通电路，每一所述查找表电路包括的最小项选通电路的数量与所述目标状态的总数相等；选通确定模块，用于确定所述查找表电路的最小项选通电路，每一所述最小项选通电路包括一个电平选择电路和多个位单元电路，每一所述最小项选通电路包括的位单元电路的数量等于所述初级输入信号的个数和所述初级输出信号的个数之和；位单元确定模块，用于确定所述最小项选通电路的位单元电路，所述位单元电路为实现所述目标电路的基本电路单元。
本发明实施例异步时序控制电路设计方法及装置，构建目标电路的目标状态编码表，所述目标状态编码表能够示出所述目标电路在运行过程中能够到达的多个目标状态及其所对应的初级输入信号和初级输出信号的电平编码值；根据所述目标状态编码表，确定所述目标电路的模块架构；确定所述模块架构的所述查找表电路；确定所述查找表电路的最小项选通电路；确定所述最小项选通电路的位单元电路，所述位单元电路为实现所述目标电路的基本电路单元。如此，采用自顶至低的模块化设计流程，基于目标电路的目标状态编码表，从顶层模块架构设计开始，逐步对每一层子电路的组成结构和实现方法进行细化设计。摒弃了逻辑综合步骤，有效规避了传统时序控制电路中工艺映射步骤对具有原子操作特性的复合门标准单元库以及单调覆盖条件的强制性要求，直接将目标电路的目标状态编码表转化生成为相对应的电路实现结构，从而降低了电路设计和验证过程中的复杂度和成本开销。具有非常强的实际操作性，并且设计得到的异步控制电路具有高时序可靠性。
需要理解的是，本发明的教导并不需要实现上面所述的全部有益效果，而是特定的技术方案可以实现特定的技术效果，并且本发明的其他实施方式还能够实现上面未提到的有益效果。
附图说明
通过参考附图阅读下文的详细描述，本发明示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本发明的若干实施方式，其中：
在附图中，相同或对应的标号表示相同或对应的部分。
图1示出了本发明实施例异步时序控制电路设计方法的实现流程示意图一；
图2示出了本发明实施例异步时序控制电路设计方法的实现流程示意图二；
图3示出了本发明实施例目标电路的顶层模块架构示意图；
图4示出了本发明实施例查找表电路(LUT_j)的组成结构示意图；
图5示出了本发明实施例最小项选通电路(MintermSelect_j_i)的组成结构示意图；
图6示出了本发明实施例位单元电路的组成结构示意图；
图7示出了本发明实施例异步时序控制电路设计装置的组成结构示意图；
图8示出了本发明实施例电子设备的组成结构示意图。
具体实施方式
下面将参考若干示例性实施方式来描述本发明的原理和精神。应当理解，给出这些实施方式仅仅是为使本领域技术人员能够更好地理解进而实现本发明，而并非以任何方式限制本发明的范围。相反，提供这些实施方式是为使本发明更加透彻和完整，并能够将本发明的范围完整地传达给本领域的技术人员。
下面结合附图和具体实施例对本发明的技术方案进一步详细阐述。
图1示出了本发明实施例异步时序控制电路设计方法的实现流程示意图。
参考图1，本发明实施例异步时序控制电路设计方法，至少包括如下操作流程：操作101，构建目标电路的目标状态编码表，目标状态编码表能够示出目标电路在运行过程中能够到达的多个目标状态及其所对应的初级输入信号和初级输出信号的电平信号值；操作102，根据目标状态编码表，确定目标电路的模块架构，模块架构包括多个输入驱动电路和多个查找表电路，输入驱动电路的数量与初级输入信号的个数相等，查找表电路的数量与初级输出信号的个数相等；操作103，确定模块架构的查找表电路，查找表电路包括状态保持电路、输出驱动电路和多个最小项选通电路，每一查找表电路包括的最小项选通电路的数量与目标状态的总数相等；操作104，确定查找表电路的最小项选通电路，每一最小项选通电路包括一个电平选择电路和多个位单元电路，每一最小项选通电路包括的位单元电路的数量等于初级输入信号的个数和初级输出信号的个数之和；操作105，确定最小项选通电路的位单元电路，位单元电路为实现目标电路的基本电路单元。
在操作101，构建目标电路的目标状态编码表，目标状态编码表能够示出目标电路在运行过程中能够到达的多个目标状态及其所对应的初级输入信号和初级输出信号的电平编码值。
在本发明这一实施例中，目标电路可以是异步时序控制电路，目标状态编码表可以是异步时序控制电路能够到达的状态。异步时序控制电路摒除统一的全局时钟，通过使用电路输入信号和输出信号翻转变化之间的因果关系对电路的控制时序逻辑进行定义。这里，目标电路的目标状态编码表可以是一个二维矩阵，二维矩阵中的每一行可以表示对于一个目标状态的一个目标状态，一个目标状态可以表示为初级输入信号和初级输出信号的电平编码值。初级输入信号和初级输出信号的电平编码值可以是高电平、低电平、在某目标状态下将被激发从而产生一次由低电平到高电平的翻转变化或在某目标状态下将激发从而产生一次由高电平到低电平的翻转变化。
在本发明这一实施例中，可以采用如下操作构建目标电路的目标状态编码表：首先，确定目标电路在运行过程中能够到达的目标状态的总数、初级输入信号的个数和初级输出信号的个数。然后，对目标状态进行编码。最后，基于目标状态的编码，构建目标状态的编码矢量，编码矢量能够示出当前目标状态下初级输入信号和初级输出信号的电平编码值。
操作102，根据目标状态编码表，确定目标电路的模块架构，模块架构包括多个输入驱动电路和多个查找表电路，输入驱动电路的数量与初级输入信号的个数相等，查找表电路的数量与初级输出信号的个数相等。
查找表是用简单的查询操作替换运行时计算的数组或者关联数组 (AssociativeArray)这样的数据结构。在本发明这一实施例中，利用查找表概念，引入查找表电路，快速建立初级输入信号与初级输出信号之间的联系。如此，直接提取目标电路的目标状态编码表的数据，并根据目标状态编码表构建目标电路的模块架构，有效避免了逻辑综合技术和工艺映射技术等复杂的逻辑计算过程，显著提升目标电路的设计效率，并有效规避逻辑综合技术的应用过程中带来的冒险行为，从而避免由此导致的电路时序错误。
在本发明这一实施例中，可以采用以下操作实现根据目标状态编码表，确定目标电路的模块架构：首先，对每一初级输入信号，经过相应的输入驱动电路处理，生成一对在相位关系上互为反相的信号。然后，将与多个驱动电路对应的多对在相位关系上互为反相的信号作为查找表电路的输入信号，每一查找表电路输出两条在相位关系上互为反相的输出信号。最后，将每一查找表电路的输出信号作为查找表电路的反馈信号再次输入查找表电路，将每一查找表电路的输出信号中的同相输出信号作为目标电路的初级输出信号输出。
操作103，确定模块架构的查找表电路，查找表电路包括状态保持电路、输出驱动电路和多个最小项选通电路，每一查找表电路包括的最小项选通电路的数量与目标状态的总数相等。
最小项是指n个变量的逻辑乘，每个变量以原变量或者反变量的形式出现一次，n个变量共有2n个最小项。在本发明这一实施例中，利用数字电路中的最小项概念，引入最小项选通电路，实现查找表电路的结构设计。
在本发明这一实施例中，采用如下操作确定模块架构的查找表电路：首先，将查找表电路的所有输入信号，输入至最小项选通电路；所有最小项选通电路的输出信号连接在一起，同时连接至状态保持电路；状态保持电路的输出节点连接至输出驱动电路的输入侧，输出驱动电路的输出即为查找表电路的输出。其中，状态保持电路可以包括一对交叉耦合的反相器。输出驱动电路可以包括反相器和缓冲器，反相器和缓冲器分别驱动一对在相位关系上互为反相的信号，以形成相应的查找表电路的输出信号。
操作104，确定查找表电路的最小项选通电路，每一最小项选通电路包括一个电平选择电路和多个位单元电路，每一最小项选通电路包括的位单元电路的数量等于初级输入信号的个数和初级输出信号的个数之和。
在本发明这一实施例中，可以采用如下操作确定查找表电路的最小项选通电路：将最小项选通电路的输入信号连接至位单元电路的输入控制信号。将多个位单元电路串联连接后形成“位单元电路链”；将电平选择电路的输出信号连接至“位单元电路链”的一端；将“位单元电路链”的另一端连接至最小项选通电路的输出信号。
在本发明这一实施例中，最小项选通电路的电平选择电路包括电源开关和接地开关；每一最小项选通电路对应一个目标状态。
电源开关和接地开关的开关状态可以采用以下操作确定：若最小项选通电路所对应的查找表电路的初级输出信号在最小项选通电路所对应的目标状态下的电平编码值为“1”或者”0*”，则电源开关导通，接地开关关断。若最小项选通电路所对应的查找表电路的初级输出信号在最小项选通电路所对应的目标状态下的电平编码值为“0”或者”1*”，则电源开关关断，接地开关导通。
其中，0表示相应的信号在当前目标状态下保持稳定不变的低电平值；0* 表示相应的信号在当前目标状态下即将被激发产生一次由低电平到高电平的翻转变化；1表示相应的信号在当前目标状态下保持稳定不变的高电平值；1*表示相应的信号在当前目标状态下即将被激发产生一次由高电平到低电平的翻转变化。
操作105，确定最小项选通电路的位单元电路，位单元电路为实现目标电路的基本电路单元。
在本发明这一实施例中，位单元电路包括一对并联的MMOS场效应管和PMOS场效应管以及四个开关。NMOS场效应管的栅极和PMOS场效应管的栅极通过开关连接至位单元电路的输入控制信号，NMOS场效应管的源极和 PMOS场效应管的源极连接在一起，形成位单元电路的第一串联端口。NMOS 场效应管的漏极和PMOS场效应管的漏极连接在一起，形成位单元电路的第二串联端口。
在本发明这一实施例中，可以首先确定位单元电路的输入控制信号类型，输入控制信号的类型为初级输入信号或查找表电路的反馈信号中的一者。然后，根据输入控制信号类型，确定位单元电路的结构和四个开关的开关状态。
图2示出了本发明实施例异步时序控制电路设计方法的实现流程示意图二。如图2所示，本发明实施例异步时序控制电路设计方法至少包括如下操作步骤：
操作201，目标电路的目标状态编码表。
在本发明这一实施例中，电路的目标状态编码表可以是一个尺寸为k*(m+n) 的二维矩阵，其组成结构如表1所示，其中k为目标电路在运行过程中可以到达的状态总数，m和n分别为目标电路的初级输入信号(Primary Input Signal)和初级输出信号(PrimaryOutput Signal)的个数。目标状态编码表中的每一行对应目标电路的一个目标状态，可以标记为Si(i＝1,2,…,k)，并对该状态按照一定的信号排列顺序进行编码表达。
表1
Figure RE-GDA0003230817690000101
不失一般性，假设电路信号的排列顺序为in_1,in_2,…,in_m,out_1, out_2,…,out_n，则目标状态Si可以被编码表达为矢量<Si_v_in_1,Si_v_in_2,…, Si_v_in_m,Si_v_out_1,Si_v_out_2,…,Si_v_out_n>。该状态编码矢量中的每一个元素对应一个电路信号在状态Si下的电平编码值，其取值范围为{0,0*,1,1*}。
其中，0意味着该信号在Si状态下保持稳定不变的低电平值；
1意味着该信号在Si状态下保持稳定不变的高电平值；
0*则意味该信号在Si状态下即将被激发从而产生一次由低电平到高电平的翻转变化；
1*则意味该信号在Si状态下即将被激发从而产生一次由高电平到低电平的翻转变化。
操作202，设计目标电路的顶层模块架构。
图3示出了本发明实施例目标电路的顶层模块架构示意图。如图3所示，本发明实施例目标电路的顶层模块架构包括m个输入驱动电路(DRV)和n块查找表电路(LUT)。
in_1，in_2，…，in_m构成电路的m个初级输入信号；每一个初级输入信号in_i(1≤i≤m)经对应的输入驱动电路DRV_i后生成两个在相位关系上互为反相的信号，in_if与in_it，并将其送至每一块查找表电路作为其输入信号。对于第i条初级输入信号in_i，其对应的输入驱动电路DRV_i由反相器inv_i 和缓冲器buf_i构成，其中，inv_i的输出信号in_if与in_i反相，buf_i的输出信号in_it与in_i同相。
每一块查找表电路LUT_j(1≤j≤n)输出两条在相位关系上互为反相的信号，对于第j(1≤j≤n)块查找表电路LUT_j，其输出信号为out_jt和out_jf。每一块查找表电路的输出信号经反馈后又送至每一块查找表电路作为其输入。除反馈外，LUT_j(1≤j≤n)的输出信号out_jt也扇出并形成电路的第j个初级输出信号out_j。
操作203，设计第一级子电路：查找表电路。
图4示出了本发明实施例查找表电路(LUT_j)的组成结构示意图。如图4所示，本发明实施例中第j块查找表电路LUT_j(1≤j≤n，n为电路的初级输出信号个数)由k块最小项选通电路(MintermSelect_j_1～MintermSelect_j_k)、状态保持电路以及输出驱动电路构成。
每一块最小项选通电路MintermSelect_j_i(1≤i≤k)对应目标电路在运行过程中的一个目标状态Si，也即电路目标状态编码表中的第i行，k为电路目标状态总数。
最小项选通电路MintermSelect_j_i的输入信号由查找表电路的全体输入信号构成(包括反馈输入信号)，共计2*m+2*n条，m和n分别为目标电路的初级输入和输出信号个数；MintermSelect_j_i的输出信号为val_j_i。
一块查找表电路LUT_j中的全体最小项选通电路的输出信号val_j_i (i＝1,2,…,k)连接在一起，同时连接至状态保持电路的输入节点A。状态保持电路由一对交叉耦合反相器(inv_j1和inv_j2)构成，状态保持电路的输出节点B 连接至输出驱动电路的输入侧。
输出驱动电路由反相器inv_j3和缓冲器buf_j1构成，分别驱动一对在相位关系上互为反相的信号out_jt和out_jf，从而形成查找表电路LUT_j的输出信号。
操作204，设计第二级子电路：最小项选通电路。
图5示出了本发明实施例最小项选通电路(MintermSelect_j_i)的组成结构示意图，如图5所示，最小项选通电路MintermSelect_j_i(1≤j≤n，1≤i≤k)在结构上由一个电平选择电路和m+n个串联连接的位单元电路构成，其中n和k分别为目标电路的初级输出信号个数和运行过程中的目标状态总数，m则为目标电路的初级输入信号个数。
电平选择电路由一对开关sw_j_i_VCC和sw_j_i_GND组成，开关状态通过下述条件决定：
当电路初级输出信号out_j在目标状态Si下的电平编码值(即目标状态编码表中第i行，第m+j列元素取值Si_v_out_(m+j))为“1”或者”0*”时，sw_j_i_VCC 导通，sw_j_i_GND关断；当out_j在Si下的电平编码值为“0”或者”1*”时， sw_j_i_VCC关断，sw_j_i_GND导通。
在最小项选通电路包括的m+n块串联连接的位单元电路中，前m块位单元电路(BitCell_j_i_1～BitCell_j_i_m)的输入控制信号分别对应m个初级输入信号in_1～in_m。其中，第x块(1≤x≤m)位单元电路BitCell_j_i_x的输入控制信号为初级输入信号in_x经输入缓冲电路驱动后生成的一对在相位上互为反相的信号in_xt和in_xf。
在最小项选通电路包括的m+n块串联连接的位单元电路中，后n块位单元电路(BitCell_j_i_m+1～BitCell_j_i_m+n)的输入控制信号分别对应n块查找表电路的反馈信号。其中，第m+y块(1≤y≤n)位单元电路BitCell_j_i_m+y的输入控制信号为第y块查找表电路的输出反馈信号out_yt和out_yf。
除了上述输入控制信号外，每一块位单元电路还有两个用于串联连接的端口。对于上述第x块(1≤x≤m)位单元电路BitCell_j_i_x，其串联连接端口分别为S_x和D_x；对于上述第m+y块(1≤y≤n)位单元电路BitCell_j_i_m+y，其串联连接端口分别为S_m+y和D_m+y。
通过将第z块(1<z≤m+n)位单元电路的S_z端口连接至其前一块(第z-1块) 位单元电路的D_(z-1)端口，最小项选通电路包括的全体m+n块位单元电路被串联连接形成一条“位单元电路链”，位单元电路链的一端S_1连接至电平选择电路的输出信号，位单元电路链的另一端D_(m+n)连接至最小项选通电路的输出信号val_j_i。
操作205，设计第三级子电路：位单元电路。
图6示出了本发明实施例位单元电路的组成结构的组成结构示意图。如图 6所示，位单元电路在结构上由一对并联的MMOS和PMOS场效应管及4个开关构成。NMOS和PMOS场效应管的栅极，gate_N和gate_P，通过开关连接至输入控制信号；NMOS的源极(source_N)和PMOS的源极(source_P)连接在一起，形成位单元电路的源侧串联端口(S_)；NMOS的漏极(drain_N)和PMOS的漏极(drain_P)连接在一起，形成位单元电路的漏侧串联端口(D_)。具体的，当位单元电路的输入控制信号对应目标电路的初级输入信号in_x(1≤x≤m)时，其电路BitCell_j_i_x的结构如图6中(a)图所示；当位单元电路的输入控制信号对应第y块查找表电路LUT_y时(1≤y≤n)，其电路BitCell_j_i_y的结构如图6 中(b)图所示。其中，j和i的索引范围分别为1≤j≤n和1≤i≤k，m和n 分别为目标电路的初级输入和输出信号个数，k为目标电路的目标状态总数。
电路BitCell_j_i_x中的开关状态由下述条件决定：
当电路初级输入信号in_x(1≤x≤m)在目标状态Si下的电平编码值(即目标状态编码表中第i行，第x列元素的取值Si_v_in_x)为“1”或者”1*”时，开关sw_j_i_inxt_N和sw_j_i_inxf_P导通，开关sw_j_i_inxt_P和sw_j_i_inxf_N关断；当in_x在Si下的电平编码值为“0”或者”0*”时，开关sw_j_i_inxt_N和 sw_j_i_inxf_P关断，开关sw_j_i_inxt_P和sw_j_i_inxf_N导通。
电路BitCell_j_i_y中的开关状态由下述条件决定：
当电路初级输出信号out_y(1≤y≤n)在目标状态Si下的电平编码值(即目标状态编码表中第i行，第y+m列元素的取值Si_v_out_(y+m))为“1”或者”1*”时，开关sw_j_i_outyt_N和sw_j_i_outyf_P导通，开关sw_j_i_outyt_P和 sw_j_i_outyf_N关断；当out_y在Si下的电平编码值为“0”或者”0*”时，开关 sw_j_i_outyt_N和sw_j_i_outyf_P关断，开关sw_j_i_outyt_P和sw_j_i_outyf_N 导通。
本发明实施例异步时序控制电路设计方法及装置，构建目标电路的目标状态编码表，目标状态编码表能够示出目标电路在运行过程中能够到达的多个目标状态及其所对应的初级输入信号和初级输出信号的电平编码值；根据目标状态编码表，确定目标电路的模块架构；确定模块架构的查找表电路；确定查找表电路的最小项选通电路；确定最小项选通电路的位单元电路，位单元电路为实现目标电路的基本电路单元。如此，采用自顶至低的模块化设计流程，基于目标电路的目标状态编码表，从顶层模块架构设计开始，逐步对每一层子电路的组成结构和实现方法进行细化设计。摒弃了逻辑综合步骤，有效规避了传统时序控制电路中工艺映射步骤对具有原子操作特性的复合门标准单元库以及单调覆盖条件的强制性要求，直接将目标电路的目标状态编码表转化生成为相对应的电路实现结构，从而降低了电路中设计和验证过程的复杂度和成本开销。具有非常强的实际操作性，并且设计得到的异步控制电路具有高时序可靠性。
同理，基于上文异步时序控制电路设计方法，本发明实施例还提供一种计算机可读存储介质，计算机可读存储介质存储有程序，当程序被处理器执行时，使得处理器至少执行上述操作101～105。
进一步，基于如上文异步时序控制电路设计方法，本发明实施例还提供一种异步时序控制电路设计装置，如图7，该装置70包括：状态构建模块701，用于构建目标电路的目标状态编码表，目标状态编码表能够示出目标电路在运行过程中能够到达的多个目标状态及其所对应的初级输入信号和初级输出信号的电平编码值；架构确定模块702，用于根据目标状态编码表，确定目标电路的模块架构，模块架构包括多个输入驱动电路和多个查找表电路，输入驱动电路的数量与初级输入信号的个数相等，查找表电路的数量与初级输出信号的个数相等；查找确定模块703，用于确定模块架构的查找表电路，查找表电路包括状态保持电路、输出驱动电路和多个最小项选通电路，每一查找表电路包括的最小项选通电路的数量与目标状态的总数相等；选通确定模块704，用于确定查找表电路的最小项选通电路，每一最小项选通电路包括一个电平选择电路和多个位单元电路，每一最小项选通电路包括的位单元电路的数量等于初级输入信号的个数和初级输出信号的个数之和；位单元确定模块705，用于确定最小项选通电路的位单元电路，位单元电路为实现目标电路的基本电路单元。
根据本发明一实施方式，所述状态构建模块701包括：第一确定子模块，用于确定所述目标电路在运行过程中能够到达的目标状态的总数、所述初级输入信号的个数和所述初级输出信号的个数；编码子模块，用于对所述目标状态进行编码；构建子模块，用于基于所述目标状态的编码，构建所述目标状态的编码矢量，所述编码矢量能够示出当前目标状态下所述初级输入信号和所述初级输出信号的电平编码值。
根据本发明一实施方式，所述架构确定模块702包括：输入驱动子模块，用于对每一所述初级输入信号，经过相应的输入驱动电路处理，生成一对在相位关系上互为反相的信号；第一输入子模块，用于将与多个驱动电路对应的多对在相位关系上互为反相的信号作为查找表电路的输入信号；每一所述查找表电路输出两条在相位关系上互为反相的输出信号；反馈子模块，用于将每一所述查找表电路的输出信号作为所述查找表电路的反馈信号再次输入查找表电路；第一输出子模块，用于将每一查找表电路的输出信号中的同相输出信号作为目标电路的初级输出信号输出。
根据本发明一实施方式，所述查找确定模块703包括：第二输入子模块，用于将所述查找表电路的所有输入信号，输入至最小项选通电路；状态保持确定子模块，用于将所有最小项选通电路的输出信号连接在一起，同时连接至所述状态保持电路；第二输出子模块，用于将所述状态保持电路的输出节点连接至输出驱动电路的输入侧，所述输出驱动电路的输出即为所述查找表电路的输出。
根据本发明一实施方式，所述状态保持电路包括一对交叉耦合的反相器；和/或所述输出驱动电路包括反相器和缓冲器，所述反相器和缓冲器分别驱动一对在相位关系上互为反相的信号，以形成相应的查找表电路的输出信号。
根据本发明一实施方式，所述选通确定模块705，包括：第三输入子模块，用于将最小项选通电路的输入信号连接至位单元电路的输入控制信号；信号串联子模块，用于将所述电平选择电路的输出信号输入至串联连接的多个位单元电路；第三输出子模块，用于通过所述位单元电路输出所述最小项选通电路的输出信号。
根据本发明一实施方式，所述最小项选通电路的电平选择电路包括电源开关和接地开关；每一所述最小项选通电路对应一个所述目标状态；相应的，所述电源开关和所述接地开关的开关状态采用以下操作确定：若所述最小项选通电路所对应的查找表电路的初级输出信号在所述最小项选通电路所对应的目标状态下的电平编码值为“1”或者”0*”，则电源开关导通，接地开关关断；若所述最小项选通电路所对应的查找表电路的初级输出信号在所述最小项选通电路所对应的目标状态下的电平编码值为“0”或者”1*”，则电源开关关断，接地开关导通；其中，0表示相应的信号在当前目标状态下保持稳定不变的低电平值；0*表示相应的信号在当前目标状态下即将被激发产生一次由低电平到高电平的翻转变化；1表示相应的信号在当前目标状态下保持稳定不变的高电平值；1*表示相应的信号在当前目标状态下即将被激发产生一次由高电平到低电平的翻转变化。
根据本发明一实施方式，所述位单元电路包括一对并联的MMOS场效应管和PMOS场效应管以及四个开关；所述NMOS场效应管的栅极和所述PMOS 场效应管的栅极通过开关连接至所述位单元电路的输入控制信号；所述NMOS 场效应管的源极和所述PMOS场效应管的源极连接在一起，形成所述位单元电路的第一串联端口；所述NMOS场效应管的漏极和所述PMOS场效应管的漏极连接在一起，形成所述位单元电路的第二串联端口。
根据本发明一实施方式，所述位单元确定模块705包括：信号类型确定子模块，用于确定所述位单元电路的输入控制信号类型，所述输入控制信号的类型为初级输入信号或所述查找表电路的反馈信号中的一者；位单元结构确定子模块，用于根据所述输入控制信号类型，确定所述位单元电路的结构和四个所述开关的开关状态。
更进一步，基于如上文异步时序控制电路设计方法，本发明实施例还提供一种电子设备，如图8，该电子设备80包括：至少一个处理器801、以及与处理器801连接的至少一个存储器802、总线803；其中，处理器801、存储器802 通过总线803完成相互间的通信；处理器801用于调用存储器802中的程序指令，以执行上述任意异步时序控制电路设计方法。
这里需要指出的是：以上对针对异步时序控制电路设计装置及电子设备实施例的描述，与前述图1至6所示的方法实施例的描述是类似的，具有同前述图1至6所示的方法实施例相似的有益效果，因此不做赘述。对于本发明异步时序控制电路设计装置及电子设备实施例中未披露的技术细节，请参照本发明前述图1至6所示的方法实施例的描述而理解，为节约篇幅，因此不再赘述。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
另外，在本发明各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、只读存储器(Read Only Memory，ROM)、磁碟或者光盘等各种可以存储程序代码的介质。
或者，本发明上述集成的单元如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明实施例的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机、服务器、或者网络设备等)执行本发明各个实施例方法的全部或部分。而前述的存储介质包括：移动存储设备、ROM、磁碟或者光盘等各种可以存储程序代码的介质。
以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种异步时序控制电路设计方法，其特征在于，所述方法包括：
构建目标电路的目标状态编码表，所述目标状态编码表能够示出所述目标电路在运行过程中能够到达的多个目标状态及其所对应的初级输入信号和初级输出信号；
根据所述目标状态编码表，确定所述目标电路的模块架构，所述模块架构包括多个输入驱动电路和多个查找表电路，所述输入驱动电路的数量与所述初级输入信号的个数相等，所述查找表电路的数量与所述初级输出信号的个数相等；
确定所述模块架构的所述查找表电路，所述查找表电路包括状态保持电路、输出驱动电路和多个最小项选通电路，每一所述查找表电路包括的最小项选通电路的数量与所述目标状态的总数相等；
确定所述查找表电路的最小项选通电路，每一所述最小项选通电路包括一个电平选择电路和多个位单元电路，每一所述最小项选通电路包括的位单元电路的数量等于所述初级输入信号的个数和所述初级输出信号的个数之和；
确定所述最小项选通电路的位单元电路，所述位单元电路为实现所述目标电路的基本电路单元。
2.根据权利要求1所述的方法，其特征在于，所述构建目标电路的目标状态编码表，包括：
确定所述目标电路在运行过程中能够到达的目标状态的总数、所述初级输入信号的个数和所述初级输出信号的个数；
对所述目标状态进行编码；
基于所述目标状态的编码，构建所述目标状态的编码矢量，所述编码矢量能够示出当前目标状态下所述初级输入信号和所述初级输出信号的电平编码值。
3.根据权利要求1所述的方法，其特征在于，所述根据所述目标状态编码表，确定所述目标电路的模块架构，包括：
对每一所述初级输入信号，经过相应的输入驱动电路处理，生成一对在相位关系上互为反相的信号；
将与多个驱动电路对应的多对在相位关系上互为反相的信号作为查找表电路的输入信号，每一所述查找表电路输出两条在相位关系上互为反相的输出信号；
将每一所述查找表电路的输出信号作为所述查找表电路的反馈信号再次输入查找表电路；
将每一查找表电路的输出信号中的同相输出信号作为目标电路的初级输出信号输出。
4.根据权利要求3所述的方法，其特征在于，所述确定所述模块架构的所述查找表电路，包括：
将所述查找表电路的所有输入信号，输入至最小项选通电路；
所有最小项选通电路的输出信号连接在一起，同时连接至所述状态保持电路；
所述状态保持电路的输出节点连接至输出驱动电路的输入侧，所述输出驱动电路的输出即为所述查找表电路的输出。
5.根据权利要求1所述的方法，其特征在于，
所述状态保持电路包括一对交叉耦合的反相器；和/或
所述输出驱动电路包括反相器和缓冲器，所述反相器和缓冲器分别驱动一对在相位关系上互为反相的信号，以形成相应的查找表电路的输出信号。
6.根据权利要求1所述的方法，其特征在于，所述确定所述查找表电路的最小项选通电路，包括：
将所述最小项选通电路的输入信号连接至位单元电路的输入控制信号，将多个位单元电路串联连接形成位单元电路链；
将所述电平选择电路的输出信号连接至所述位单元电路链的一端；
将所述位单元电路链的另一端连接至所述最小项选通电路的输出信号。
7.根据所述权利要求1所述的方法，其特征在于，
所述最小项选通电路的电平选择电路包括电源开关和接地开关；
每一所述最小项选通电路对应一个所述目标状态；相应的，所述电源开关和所述接地开关的开关状态采用以下操作确定：
若所述最小项选通电路所对应的查找表电路的初级输出信号在所述最小项选通电路所对应的目标状态下的电平编码值为“1”或者”0*”，则电源开关导通，接地开关关断；
若所述最小项选通电路所对应的查找表电路的初级输出信号在所述最小项选通电路所对应的目标状态下的电平编码值为“0”或者”1*”，则电源开关关断，接地开关导通；
其中，0表示相应的信号在当前目标状态下保持稳定不变的低电平值；
0*表示相应的信号在当前目标状态下即将被激发产生一次由低电平到高电平的翻转变化；
1表示相应的信号在当前目标状态下保持稳定不变的高电平值；
1*表示相应的信号在当前目标状态下即将被激发产生一次由高电平到低电平的翻转变化。
8.根据权利要求1所述的方法，其特征在于，
所述位单元电路包括一对并联的MMOS场效应管和PMOS场效应管以及4个开关；
所述NMOS场效应管的栅极和所述PMOS场效应管的栅极通过开关连接至所述位单元电路的输入控制信号；
所述NMOS场效应管的源极和所述PMOS场效应管的源极连接在一起，形成所述位单元电路的第一串联端口；
所述NMOS场效应管的漏极和所述PMOS场效应管的漏极连接在一起，形成所述位单元电路的第二串联端口。
9.根据权利要求8所述的方法，其特征在于，所述确定所述最小项选通电路的位单元电路，包括：
确定所述位单元电路的输入控制信号类型，所述输入控制信号的类型为初级输入信号或所述查找表电路的反馈信号中的一者；
根据所述输入控制信号类型，确定所述位单元电路的结构和4个所述开关的开关状态。
10.一种异步时序控制电路设计装置，其特征在于，所述装置包括：
状态构建模块，用于构建目标电路的目标状态编码表，所述目标状态编码表能够示出所述目标电路在运行过程中能够到达的多个目标状态及其所对应的初级输入信号和初级输出信号的电平编码值；
架构确定模块，用于根据所述目标状态编码表，确定所述目标电路的模块架构，所述模块架构包括多个驱动电路和多个查找表电路，所述驱动电路的数量与所述初级输入信号的个数相等，所述查找表电路的数量与所述初级输出信号的个数相等；
查找确定模块，用于确定所述模块架构的所述查找表电路，所述查找表电路包括状态保持电路、输出驱动电路和多个最小项选通电路，每一所述查找表电路包括的最小项选通电路的数量与所述目标状态的总数相等；
选通确定模块，用于确定所述查找表电路的最小项选通电路，每一所述最小项选通电路包括一个电平选择电路和多个位单元电路，每一所述最小项选通电路包括的位单元电路的数量等于所述初级输入信号的个数和所述初级输出信号的个数之和；
位单元确定模块，用于确定所述最小项选通电路的位单元电路，所述位单元电路为实现所述目标电路的基本电路单元。
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