JPS62216034A - 並列乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、２の補数を入力データ形式とし、ブース・ア
ルゴリズムを採用したディジタル型の並列乗数器、特に
そのエンコード回路の改良に関するものである。

［従来の技術］ 従来、このような分野の技術としては、特公昭５７−２
８１２９号公報に記載されるものがあった。以下、その
構成を図を用いて説明する。

第２図は従来の並列乗数器の一構成例を示す要部構成ブ
ロック図である。

この並列乗数器は、２次のブース・アルゴリズムを採用
した８ビット×８ビット構成のもので、乗算用基本セル
１〜３６、Ｙデコーダすなわちエンコード回路３７〜４
０．１４ビットの加算器４１、Ｘデータ入力端子４２〜
４９、Ｙデータ入力端子５０〜５７、及び積の出力端子
５８〜７２等を備えている。

各基本セル１〜３６は、部分積の１ビット分を生成し加
算する回路である。また、エンコード回路３７〜４０は
、第３図（１）に示すように、入力端子８０〜８２、出
力端子８３〜８５、ＥＸＯＲ（排他的論理和〕ゲート８
０．　ＡＮＤゲー）９１，９２、及びＯＲゲート９３を
備え、乗数Ｙの連続する３ビットデータＶ２ｉ　、　Ｙ
２ｉ−＋　１　ｙ２ｔ−２をデコードｌ、［被乗数Ｘ。

２ｘおよび負数を選択する信号を生成し、それらの選択
信号を各基本セル１〜３６に与える回路である。そして
このエンコード回路３７〜４０の真理値が第３図（２）
に示されている。

今、波乗ａｘ及び乗数Ｙをそれぞれ２の補数表示とする
と、ブース・アルゴリズムは次式で表わされる。

Ｘ−Ｙ　＝Ｘ　・（−２・Ｖｎ　＋２　　・Ｙｎｉ　＋
・・・・・・＋ｙ＋） 但し、　ＰＰｉ　＝　（ｙ２＋＋　ｙ２ｉ−１２１２、
−２）・Ｘここで、ＰＰｉ　は部分積で、その値は連続
するＹの３ヒ゛ツトのパターンに応じてＯ１土Ｘ、±２
Ｘのいずれかをとる。また、部分積の数は、Ｙをｎビッ
トとするとｎ／２個となり、他のアルゴリズムに比べて
半減しているので、これらを加算する時間も半減し、こ
れが高速乗算を可能ならしめている。

（１）式の意味するところは、Ｙの連続する３ビットに
対して１個の割でＰＰｉ　を生成し、各ＰＰＩを２ビッ
トずつシフトして加算することである。

そこで、エンコード回路３７と基本セル１〜９で部分積
ＰＰＯを生成し、エンコード回路３８と基本セル１０〜
１８で部分積ＰＰ１　を生成すると共に部分積ＰＰ。

を加算している。同じく、エンコード回路３９と基本セ
ル１９〜２７は部分積ｐｐ２の生成及びＰＰ２　と（ｐ
ｐ。

＋　ＰＰｉ　）の加算を行い、エンコード回路４０と基
本セル２８〜３６は部分ｙｉｐｐ３を生成し、（ＰＰｏ
　＋　ＰＰｉ　十ＰＰ２　）を加算する。各基本セル１
〜３８をキャリーセーブ接続にして高速化を計る場合、
加算器群の最終段において加算器４１を必要とする。

この種の並列乗算器では、基本セル１〜３８とエンコー
ド回路３７〜４０の２種類のセルだけで２次のブース・
アルゴリズムに基づく乗算器が実現可能であり、全体構
造の簡単化と設計の容易化、配置配線の規則性による高
密度化と高速化が期待できる。

［発明が解決しようとする問題点］ しかしながら、上記構成の並列乗算器では、集積回路と
しての配置配線の規則性を重視してセルを２種類に限定
したため、第１に乗算器内部に冗長回路が存在する構成
となっているという問題点がある。第２に基本セル１〜
３Ｂからなる乗算アレイ部において、演算処理時間のク
リチカルパス（ｃｒｉｔｉｃａｌ　ｐａｔｈ　、最長経
路）に存在する冗長回路により、演算時間に無駄な遅延
時間が加算され、高速化が充分に計られていないという
問題点があった。

すなわち、第２図においてＱＰは乗数データｙ１〜ｙ８
のクリチカルパスを示すもので、この第２図の最大遅延
バスはエンコード回路３７における入力端子８０．８１
．８２からその出力端子８４へのルートとなる。そのた
め、乗算器全体における最大遅延時間ルートのクリチカ
ルパスＱＰは第２図の相入力端子Ｓｉ　〜和出力端子Ｓ
ｏ　という経路をとる。

一方、ブース・アルゴリズムよりエンコード回路３７の
最下位ビットは固定値１４０９Ｉに固定するので、該エ
ンコード回路３７における内部の回路にスイッチング、
動作の生じない冗長回路が生じている。該冗長回路は第
３図（１）において”７２ｉ＝Ｏとして論理回路を見直
すことで検出できる。すなわチ、ＥＸＯＲゲート９０、
ＡＮＤゲート８１．及びＯＲゲート９３の３つが入力、
出力ともに固定データになっており、他の論理に置換ま
たは変更することが可能な冗長回路といえる。このよう
な冗長回路がクリチカルバスＱＰ上に存在するため、チ
ップ面積の縮小化と演算時間高速化の妨げとなっていた
。

本発明は前記従来技術が持っていた問題点として、不要
な冗長回路が存在する点と、演算時間の高速化が充分に
計られていない点について解決した並列乗算器を提供す
るものである。

［問題点を解決するための手段］ 本発明は前記問題点を解決するために、乗数をエンコー
ドして被定数の選択制御信号を生成するエンコード回路
と、前記選択制御信号を入力して部分積を生成し加算す
る基本セルを、複数個有する乗算アレイ部とを備え、２
次のブース・アルゴリズムに基づき乗数と被定数の並列
乗算を行う並列乗算器において、前記エンコード回路を
第１と第２のエンコード回路で構成したものである。こ
こで、第１のエンコード回路は乗数を２ビットずつに区
分し当該区分されたビット群の値に対応したエンコード
値を決定する回路、第２のエンコード回路は乗数を３ビ
ットずつに区分し当該区分されたビット群の値に対応し
たエンコード値を決定する回路である。

［作　用］ 本発明によれば、以上のように並列乗算器を構成したの
で、第１と第２のエンコード回路はクリチカルパスに対
して専用化され、それによって冗長回路の削減によるチ
ップ面積の縮小化と演算処理の高速化を計れる。従って
前記問題点を除去できるのである。

［実施例］ 第１図は本発明の実施例を示す並列乗算器の構成ブロッ
ク図である。

この並列乗算器は、２次のブース・アルゴリズムを採用
した８ビット×８ビット構成のもので、複数個の基本セ
ル１０１〜１３６がマトリクス状に配列された乗算アレ
イ部と、第１のエンコード回路（ＭＹＥＡ）　１３７及
び第２のエンコード回路（ＭＹＥＢ）　１３８〜１４０
と、加算器（ＡＤＤ　２　、１　）　１４１．１４２と
で構成されている。

ここで、エンコード回路１３７〜１４０中のＹＯ。

Ｙ　１．Ｙ　２はｎビットの乗数Ｙの３ビットデータで
あり、そのうちＹＯはＹ２ｉ、Ｙｌは”！ｚ＋−＋　、
　Ｙ２はｙ＋＋＋−２（但し、ｉ　＝　０−ｎ／２　）
　テある。また。

Ｘは被乗数、すなわちスルー選択信号、ＸＮはＸを反転
した信号Ｘであるスルー非選択信号、　ＺＮは非ゼロ選
択信号、Ｎは負数選択信号、ＴＨは信号Ｎを反転した信
号Ｎである正数選択信号、およびＬは負数データ検出信
号である。さらに、第１図中のＸｏ−Ｘ７は乗算アレイ
部に入力される被乗数Ｘのデータ、ｙＯ−７７は各エン
コード回路１３７〜１４０に入力される乗数Ｙのデータ
、Ｐに００〜ＰＭＯ５゜ＰＮ００〜ＰＮＯ５は加算器１
４２の入力データ、ＰＭＯｆ３〜ＰＭ１４．　ＰＮ０８
〜ＰＮ１４は加算器１４１の入力データ、Ｔ００〜ＴＯ
５は加算器１４２の出力データ、ＴＯ８〜Ｔ１４は加算
Ｗ　１４１の出力データである。

基本セル１０１〜１３６のうち、基本セル１０１〜１０
８はＡ型のものでその構成ブロック図が第４図（１）に
、その真理値図が第４図（２）にそれぞれ示されている
。同様に、基本セル１０９〜１１２はＢ型のものでその
構成ブロック図が第５図（１）に、その真理値図が第５
図（２）に、基本セル１１３〜１１５はＣ型のものでそ
の構成ブロック図が第６図（１）に、その真理値図が第
６図（２）にそれぞれ示されている。また、基本セル１
１１３はＤＩ型のものでその構成ブロック図が第７図（
１）に、その真理値図が第７図（２）、（３）に、基本
セル１１７〜１２２はＤ２型のものでその構成ブロック
図が第８図（１）に、その真理値図が第８図（２）、（
３）に、基本セル１２３〜１３６はＥ型のものでその構
成ブロック図が第９図（１）に、その真理値図が第９図
（２）、（３）にそれぞれ示されている。

第４図のＡ型基本セルは論理回路で構成され、スルー選
択信号Ｘ、スルー非選択信号ＸＮ（＝Ｘ）。

非ゼロ選択信号ＺＮ、正数選択信号ＴＨ（＝Ｎ）、負数
選択信号Ｎ、被乗数Ｘの（ｉ−１）番目のビットデータ
Ｘ１−１　、及び被乗数Ｘのｉ番目のビットデータＸ１
を入力し、信号Ｘ　、　ＸＮ、　ＺＮ、　ＴＩ、　Ｎ　
ニ基づき、出力信号ＯＵＴとしてデータＸ　ｆ　−ｌ　
＋　　Ｘ　ｊまたはこれらの反転データＸｉｆ　　＋　
Ｘｉ　を出力する回路である。例えば、信号Ｘ、Ｎが木
印で示される不定で、信号ＺＮが０のときは出力信号Ｏ
ＵＴが０で、信号Ｘ　、　Ｎ　、　ＺＮがＯ、Ｏ、ｔノ
ドきは出力信号ＯＵＴがＸｌ−１となる。

第５図のＢ型基本セルは、論理回路で構成され、信号Ｚ
Ｎ、　ＴＨ，Ｎ及びビットデータＸｉを入力して１．ｘ
ｌまたはＸｌのいずれかの出力信号ＯＵＴを出力する回
路である。第６図のＣ型基本セルは、論理回路で構成さ
れ、信号Ｘ　、　ＸＮ、　ＺＮ。

ＴＩ、　Ｎ及びビ】・トデータＸｉ、　　Ｘｌ−ｌ　を
入力して出力信号ＯＵＴ及びその反転出力信号ＯＵＴを
出力する回路である。その出力信号ＯＵＴの内容は０＋
　ｘｆ−１ｔ　　Ｘｌ−ｌ　　ＨＸ　ｉ　またＣ±７７
、ソノ反転出力信号ＯＵＴの内容はｌ　ｒ　Ｘｌ−１＋
　Ｘｌ−１＋　　ＸｌまたはＸｉ　である。

第７図のＤ１型基本セルは、半加算器（ＨＡ）を含む論
理回路でｍｒａされ、　信号Ｘ　、　ＸＮ、　ＺＮ、　
ＴＨ，Ｎ及びデータＸ＋−＋、Ｘ＋を入力して内部で第
７図（２）の反転出力信号ＯＵＴを生成し、次いで第７
図（３）で示されるように、相入力信号Ｓ１及び反転出
力信号面「に基づき、和出力信号Ｓ０及びキャリー出力
信号Ｓｏを出力する回路である。第８図のＤ２型基本セ
ルは第７図のＤｌ型基本セルと近似した回路構成をなす
が、第８図（３）に示されるように和出力信号Ｓｏ及び
キャリー出力信号Ｃ８の内容が第７図（３）のものと異
なっている。

第９図のＥ型基本セルは、全加算器（ＦＡ）を含む論理
回路で構成され、信号Ｘ　、　ＸＮ、　ＺＮ、　ＴＨ，
Ｎ及びデータＸ　ｉ　−１＋　　Ｘ　１　を入力し、内
部で第９図（２）に示す反転出力信号ＯＵＴを生成した
後、第９図（３）で示すように、該反転出力信号ＯＵＴ
　、相入力信号Ｓ１及びキャリー信号Ｃ１に基づいて和
出力信号Ｓｏ及びキャリー出力信号ＣＯを出力する回路
である。

以上のような乗算アレイ部に接続される第１゜第２のエ
ンコード回路１３７〜１４０のうち、第１のエンコード
回路１３７の構成ブロック図が第１０図（１）に、その
真理値図が第１０図（２）に示されており、さらに第２
のエンコード回路１３８〜１４０の構成ブロック図が第
１１図（１）に、その真理値図が第１１図（２）に示さ
れている。

第１０図の第１のエンコード回路１３７は、２次のブー
ス・アルゴリズムに従い、ｎビットの乗数Ｙにおける２
ビットデータＹｌ　　（＝ｙ２＋。＋）、ｙ２（＝ｙ２
＋、ｚ）をエンコードして被乗数Ｘの選択制御信号（Ｘ
　、　ＸＮ、　ＺＮ、　Ｎ　、　ＴＩ）　全生成する２
ビット入力の回路である。このエンコード回路１３７は
、第１０図（１）に示されるように、データ７２１．１
を反転して信号ＸＮを出力するインバータ２００　と、
データｙ２１・１およびＹ２ｉ・２の論理和をとり信号
ＺＮを出力するＯＲゲート２０１　と、データＹ２ｉ・
２を反転して信号ＴＨを出力するインバータ２０２とで
構成されている。該エンコード回路は、第１０図（２）
に示されるように、データＹ２ｉ１　！　”１２ｉ＊２
の内容に応じて、例えば１，０の場合はブース・アルゴ
リズムの演算処理として“十Ｘ　ＩＴのスルー動作を行
い、信号Ｘ　、　ＸＮ、　ＺＮ、　ＴＨ，Ｎ（７）内容
１，０，１゜１．０を出力して各基本セル１０１〜１０
９に与える。

第１１図の第２のエンコード回路１３８〜１４０は、２
次のブース・アルゴリズムに従い、ｎピッ）の乗数Ｙに
おける３ビットデータＹＯ（＝ｙ２ｔ）　　。

Ｙｌ　　（＝ｙ２＋弓）　　、　Ｙ２　　（＝　ｙ２＋
−２）をエンコードして被乗数Ｘの選択制御信号（Ｘ　
、　ＸＮ、　ＺＮ。

Ｌ　、　Ｎ　、　ＴＨ）を生成する３ビット入力の回路
である。このエンコード回路は、第１１図（１）に示さ
れるように、データＶ２ｉとＹ２ｉ弓の排他的論理和を
トルＥＸＯＲゲート２１０、データテ２１弓とｙ２ｉ＋
２の排他的論理和をとるＥＸＯＲゲー）　２１１　、　
ＥＸＯＲゲート２１０の出力を反転して信号ＸＮを出力
するインバータ２１２　、　ＥＸＯＲゲー）　２１０．
２１１（７）出力の論理和をとるＯＲゲート２１３、デ
ータｙ２１．２を反転して信号ＴＨを出力するインバー
タ２１４、及びＯＲゲート２１３の出力とデータ７２ｉ
＋２の論理績をとり信号りを出力するＡＮＤゲート２１
５で構成されている。なお、データＹ２ｉ＝Ｏに相当す
る論理に最適化したインバータ２１２．２１４及びＯＲ
ゲート２１３からなる回路が、第１０図のエンコード回
路である。該第１１図のエンコード回路は、第１１図（
２）に示されるように、データＹ２ｉ＋Ｙ２ｉ争１＋ｙ
２ｉ条２に基づきそれに応じたブース・アルゴリズムの
演算処理を行って所定の内容の信号Ｘ　、ＸＮ、　ＺＮ
、　ＴＨ，Ｎ　、　Ｌを出力し、各段の基本セル１１０
〜１３６に与える。

以上のように構成される並列乗算器の動作について説明
する。

第１図において、被乗数ＸのデータＸＯ”’）１が乗算
アレイ部に入力されると共に、被乗数ＸのデータＸＯ〜
ｘ７がエンコード回路１３７〜１４０に入力されると、
エンコード回路１３７及び１段目の基本セル１０１〜１
０８により、１回目の部分積ＰＰＯを生成し、さらにエ
ンコード回路１３８及び２段目の基本セル１１０．１１
５〜１２２により、２回目の部分積ＰＰＩ　を生成する
と共にそれに部分積ＰＰｏを加算する。同様に、エンコ
ード回路１３９及び３段目の基本セル１１１．１１４．
１２３〜１２９は、３回目の部分積ｐｐ２　を生成する
と共に該ｐｐ２　と（ＰＰｏ　＋　ＰＰ＋　）の加算を
行い、次いでエンコード回路１４０及び４段目の基本セ
ル１１２．１１３．１３０〜１３６は、４回目の部分ｊ
ｆｉＰｈヲ生成スル生成シルト共３　ニ（ＰＰｏ　＋　
ＰＰｌ＋ＰＰ２）を加算する。このように乗算アレイ部
はキャリーセーブ加算方式であるため、最終部分積の各
ビット毎の和とキャリーとを加算するために、最終段に
加算器１４１．１４２が設けられている。加算器１４２
、１４１は２ビットの各入力データＰＭＯＯ・ＰＮＯＯ
〜ＰＭ１４・ＰＨ１０をそれぞれ加算し、乗算結果であ
る出力データＴＯＯ−Ｔ１４を出力する。

ここで、ｔｊＳｌＯ図及び第１１図のエンコード回路１
３７〜１４０におけるクリチカルバスを考察する。

第１１図のエンコード回路１３７〜１４０では、データ
ＹＯまたはＹｌの入力端子からＥＸＯＲゲート２１０を
通り、ＯＲゲート２１３をへて出力端子へ至る信号ＺＮ
が、部分積生成における最大遅延時間のルートに相当す
る。これは、ＡＮＤゲート２１５の出力信号りが乗算ア
レイ部では使用されずに最終段の加算器１４１または１
４２へ直接供給されるため、クリチカルパスとはならな
いためである。一方、第１θ図のエンコード回路１３７
では、データＹ１またはＹ２の入力端子から、　ＯＲゲ
ート２０１を通り、出力端子へ至る信号ＺＮが最大遅延
時間ルートであり、前記エンコード回路１３８〜１４０
に比べてＥＸＯＲゲート２１０または２３１の回路素子
分だけ、冗長回路の削除と、遅延時間の短縮による演算
処理の高速化とが計れる。

また、第１図において、例えばクリチカルバスに関与す
る加算器１４１をキャリー・ルックアヘッド加算器とし
、クリチカルパスに関与しない加算器１４２をリップル
・キャリー加算器とすれば、エンコード回路部と同様に
、ハード量の削除と演算処理の高速化が計れる。さらに
、クリチヵルバスに関係する専用化したエンコード回路
１３７〜１４０が乗算器全体構成の中で、端部に位置す
るので、チップ面積の縮小が可能となり、コストを低減
できる。

上記実施例において並列乗算器の構成は第１図のものに
限定されるものではない。例えば、従来の第３図（１）
のエンコード回路を、第１２図（１）で示すようにＡＮ
Ｄゲート２９２を用いて２ビット用に最適化し、該エン
コード回路（第１のエンコード回路）を従来の第２図中
のエンコード回路３７と置き換えれば、ＯＲ回路１段分
の高速化が可能である。さらに、第１２図（２）のよう
な真理値を有する第１２図（１）のエンコード回路は、
第３図（１）のものに比べてハード量の減少が計られて
いる。

［発明の効果］ 以上詳細に説明したように、本発明によれば、クリチカ
ルパスに関係するエンコード回路部を専用化した第１と
第２のエンコード回路で構成したので、冗長回路削減に
よる１チツプ等の集積回路面積の縮小化と、演算処理の
高速化の効果が期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す並列乗算器の構成ブロッ
ク図、第２図は従来の並列乗算器の要部構成ブロック図
、第３図（１）、（２）は従来のエンコード回路の構成
図と真理値図、第４図（１）。 （２）、第５図（１）、（２）　、第６図（１）、（２
）　、第７図（＋）、（２）、（３）　、第８図（１）
　、　（２）　、　（３）及び第９図（１）　、（２）
　、（３）は第１図中の基本セルの構成図と真理値図、
第１０図（１）、（２）は第１図中の第１のエンコード
回路の構成図と真理値図、第１１図（１）　、　（２）
は第１図中の第２のエンコード回路の構成図と真理値図
、第１２図は本発明の他の実施例に係るエンコード回路
の構成図と真理値図である。 １０１〜１３６・・・基本セル、　１３７・・・第１の
エンコード回路、　　１３８〜１４０・・・第２のエン
コード回路、　１４１．１４２・・・加算器。 出願人　代理人　　柿　　木　　恭　　成第１図中ＯＤ 第フ 型基本セル 図 第１図中（ う 〕０２型基本記ル 色３図 第１図中の 第 Ｅ型基本セル ｑ図

Claims (1)

1. 【特許請求の範囲】 乗数をエンコードして被定数の選択制御信号を生成する
   エンコード回路と、前記選択制御信号を入力して部分積
   を生成し加算する基本セルを、複数個有する乗算アレイ
   部とを備え、２次のブース・アルゴリズムに基づき乗数
   と被定数の並列乗算を行う並列乗算器において、 前記エンコード回路を、 前記乗数を２ビットずつに区分し当該区分されたビット
   群の値に対応したエンコード値を決定する第１のエンコ
   ード回路と、 前記乗数を３ビットずつに区分し当該区分されたビット
   群の値に対応したエンコード値を決定する第２のエンコ
   ード回路とで、 構成したことを特徴とする並列乗算器。