JPS59205671A - 演算回路 - Google Patents
演算回路Info
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- JPS59205671A JPS59205671A JP58080285A JP8028583A JPS59205671A JP S59205671 A JPS59205671 A JP S59205671A JP 58080285 A JP58080285 A JP 58080285A JP 8028583 A JP8028583 A JP 8028583A JP S59205671 A JPS59205671 A JP S59205671A
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- multiplication
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/49942—Significance control
- G06F7/49947—Rounding
- G06F7/49963—Rounding to nearest
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ディジタル・フィルタやガイシタル−７−
リニ変換に代表されるディジタル信号処理分野で用いら
れ、特に乗算結果の誤差を改善する乗算丸め機能を有す
る演算回路に関する。
リニ変換に代表されるディジタル信号処理分野で用いら
れ、特に乗算結果の誤差を改善する乗算丸め機能を有す
る演算回路に関する。
従来、音声谷底器に用いられるような格子形ディジタル
・フィルタに利用される演算回路では、乗クー回路にお
ける乗算結果の丸めを行なう場合に下位数ビットを切シ
捨てるようにしているので、誤差が大きくなって８／Ｎ
比が悪くなるという欠点がある。いまＭビットの乗算結
果２が得られ、その下位Ｎビットの切シ捨て処理が行な
われた後の（Ｍ−Ｎ）ビットのデータを２′とすると
２／に存在する誤差ｅはｅ ＝ Ｚ’ −Ｚとなる。た
たしｚ 、 ｚ’はともに２の補数で表現されている。
・フィルタに利用される演算回路では、乗クー回路にお
ける乗算結果の丸めを行なう場合に下位数ビットを切シ
捨てるようにしているので、誤差が大きくなって８／Ｎ
比が悪くなるという欠点がある。いまＭビットの乗算結
果２が得られ、その下位Ｎビットの切シ捨て処理が行な
われた後の（Ｍ−Ｎ）ビットのデータを２′とすると
２／に存在する誤差ｅはｅ ＝ Ｚ’ −Ｚとなる。た
たしｚ 、 ｚ’はともに２の補数で表現されている。
いま、１ｚ１≦１として、２と２′の関係を示したのか
第１囚である。第１図において破線は上記誤差ｅが無い
場合のもの（切）捨て処理を行なわないとき）であシ、
切シ捨て処理された（Ｍ−Ｎ）ビットのデータ２′は実
線で示すように階段状に変化する。
第１囚である。第１図において破線は上記誤差ｅが無い
場合のもの（切）捨て処理を行なわないとき）であシ、
切シ捨て処理された（Ｍ−Ｎ）ビットのデータ２′は実
線で示すように階段状に変化する。
したがって、
−２−ＣＭ−Ｎ−１） ＜ ｅ≦０ ・（１）の関
係が常に成立する。上記（１）式は ２／≦２であルま
た誤差ｅの大きさの上限が２−（Ｍ−Ｎ−１）であるこ
とを示している。さらに上記（１ン式で表わされる誤差
ｅを確率変数とみなした場合の確率密度関数”（ｅ）を
第２図に示す。図示するように確率密度はある範囲で一
様に分布していると考えてよい。さらに（１）式で表わ
される誤差ｅの平均値ｍｅと分散σｅ はそれぞれ次式
で表わされる。
係が常に成立する。上記（１）式は ２／≦２であルま
た誤差ｅの大きさの上限が２−（Ｍ−Ｎ−１）であるこ
とを示している。さらに上記（１ン式で表わされる誤差
ｅを確率変数とみなした場合の確率密度関数”（ｅ）を
第２図に示す。図示するように確率密度はある範囲で一
様に分布していると考えてよい。さらに（１）式で表わ
される誤差ｅの平均値ｍｅと分散σｅ はそれぞれ次式
で表わされる。
Δ
ｍｅ ＝ｆ ｅ ＠Ｐ（１） ｄｅ ＝ −Ｈ、−（
２）−ｏ。
２）−ｏ。
（ただしΔ＝ ２−（Ｍ−Ｎ−１） ）上記（２） 、
（３）式刀・ら明らかなように、切シ括て処理によシ
生じた誤差ｅは、Δ／２の大き芒の負の直流バイアスを
もつ雑音成分となシ、Δ２／１２の大きさの電力（振幅
に換算してΔぐ百ζΔ／３．５）の雑音成分となる。し
たがって、このように乗算結果を単に切シ捨てて丸めの
操作を行なうと、ディジタル・フィルタのように多くの
乗算回路を用いる場合には、上記誤差による雑音成分が
累積され、本来の信号に対して無視できない大きさにな
る。
（３）式刀・ら明らかなように、切シ括て処理によシ
生じた誤差ｅは、Δ／２の大き芒の負の直流バイアスを
もつ雑音成分となシ、Δ２／１２の大きさの電力（振幅
に換算してΔぐ百ζΔ／３．５）の雑音成分となる。し
たがって、このように乗算結果を単に切シ捨てて丸めの
操作を行なうと、ディジタル・フィルタのように多くの
乗算回路を用いる場合には、上記誤差による雑音成分が
累積され、本来の信号に対して無視できない大きさにな
る。
この発明は上記のような事情を考慮してなされたもので
あシ、その目的は演算結果の誤差精度を改善し、格子形
ディジタル・フィルタの安定性向上等に好適な演算回路
を提供することを目的とする。
あシ、その目的は演算結果の誤差精度を改善し、格子形
ディジタル・フィルタの安定性向上等に好適な演算回路
を提供することを目的とする。
この発明による演算回路は、乗算回路とこの乗算回路か
らの乗算結果と他のデータとの加減算を行なう加減算回
路とで構成され、上記乗算回路はさらに加減算回路を含
み、２つのデータどうしの乗算を所定のアルゴリズムに
基づいて行なうとともに乗算の途中で下位データを任意
：ビット切シ捨てる処理を行ないその切シ捨てら
れるデータの上位ビットデータを最終的な乗算結果を得
る加減算回路にキャリーとして入力することによ）乗算
結果の丸め処理を行ない、この乗算結果と他のデータと
の加減算を行なう加減算回路には上記乗算結果に応じて
発生されるキャリーを入力するようにしている。
らの乗算結果と他のデータとの加減算を行なう加減算回
路とで構成され、上記乗算回路はさらに加減算回路を含
み、２つのデータどうしの乗算を所定のアルゴリズムに
基づいて行なうとともに乗算の途中で下位データを任意
：ビット切シ捨てる処理を行ないその切シ捨てら
れるデータの上位ビットデータを最終的な乗算結果を得
る加減算回路にキャリーとして入力することによ）乗算
結果の丸め処理を行ない、この乗算結果と他のデータと
の加減算を行なう加減算回路には上記乗算結果に応じて
発生されるキャリーを入力するようにしている。
以下、図面を参照してこの発明の一実施例を説明する。
第３図はＰＡＲＣＯＲ方式の音声合成器に用いられる一
般的な格子形ディジタル・フィルタの構成を示す。この
フィルタはフィルタ要素Ｆ、Ｆ およびＦｎ−４と
同様のフィルタ要素Ｆ’ｎ−２゜ｎ−１ ・・・Ｆｌで構成されている。入力端子ＩＮに入力され
る信号Ｕ（１）は初段のフィルタ要素Ｆｎの加減算回路
１に供給され、この加減算回路１で上記入力信号Ｕ（１
）から乗算回路２の出力が＃、算され、その減算結果ａ
’Ｘｉ）が次段のフィルタ要素Ｆｎ−４に供給される。
般的な格子形ディジタル・フィルタの構成を示す。この
フィルタはフィルタ要素Ｆ、Ｆ およびＦｎ−４と
同様のフィルタ要素Ｆ’ｎ−２゜ｎ−１ ・・・Ｆｌで構成されている。入力端子ＩＮに入力され
る信号Ｕ（１）は初段のフィルタ要素Ｆｎの加減算回路
１に供給され、この加減算回路１で上記入力信号Ｕ（１
）から乗算回路２の出力が＃、算され、その減算結果ａ
’Ｘｉ）が次段のフィルタ要素Ｆｎ−４に供給される。
初段のフィルタ要素Ｆ内の遅延回路の）３は、フィルタ
要素Ｆｎ−１からのフィードバック出力ｂｎ（ｉ）を１
サイクル遅延してｂｎ（ｉ−１）出力を得るものであシ
、この遅延出力ｂｎ（ｉ−１’）は乗算回路２に供給き
れる。乗算回路２は、上記遅延出力ｂｎ（ｉ−１）に定
数Ｋｒｌを乗じてその出力を上記加減算回路１に供給す
る。フィルタ要素Ｆ、。
要素Ｆｎ−１からのフィードバック出力ｂｎ（ｉ）を１
サイクル遅延してｂｎ（ｉ−１）出力を得るものであシ
、この遅延出力ｂｎ（ｉ−１’）は乗算回路２に供給き
れる。乗算回路２は、上記遅延出力ｂｎ（ｉ−１）に定
数Ｋｒｌを乗じてその出力を上記加減算回路１に供給す
る。フィルタ要素Ｆ、。
では、フィルタ要素Ｆｎの出力’ｎ（ｉ）から乗算回路
２ｘ （乗算定数Ｋｎ−４）の出力を加減算回路１１で
減算して出力ａ を得る。上記乗算回路２１ｎ−１（
ｉ） は、フィルタ要素Ｆｎ−２からのフィードバック出力ｂ
ｎ−１（ｔ−１）を１サイクル遅延する遅延回路３１の
出力ｂｎ−１（ｔ−７）に定数Ｋｎ−４奮乗じてその乗
算出力を加減算回路１１に供給する。同様に、この加減
算回路１１の出力’ｎ−１（ｉ）は乗算回路２２で定数
Ｋｎ−１と乗ぜられ、その乗算出力は加減算回路１２に
供給される。さらにこの加減算回路１２では、乗算回路
２２の出力と遅延回路３１の出力ｂｎ−１（ｉ−１）と
が加算され、この加算出力ｂｎ（ｉ）が前段のフィルタ
要％ Ｆ にフィードバックされる。以下フィルタ要素
Ｆｎ−２ｒ Ｆｎ−３＋・・・Ｆ、の同様な動作に−よ
シ、最終段のフィルタ要素Ｆ１からは出力＆１ｏ）が出
力される。
２ｘ （乗算定数Ｋｎ−４）の出力を加減算回路１１で
減算して出力ａ を得る。上記乗算回路２１ｎ−１（
ｉ） は、フィルタ要素Ｆｎ−２からのフィードバック出力ｂ
ｎ−１（ｔ−１）を１サイクル遅延する遅延回路３１の
出力ｂｎ−１（ｔ−７）に定数Ｋｎ−４奮乗じてその乗
算出力を加減算回路１１に供給する。同様に、この加減
算回路１１の出力’ｎ−１（ｉ）は乗算回路２２で定数
Ｋｎ−１と乗ぜられ、その乗算出力は加減算回路１２に
供給される。さらにこの加減算回路１２では、乗算回路
２２の出力と遅延回路３１の出力ｂｎ−１（ｉ−１）と
が加算され、この加算出力ｂｎ（ｉ）が前段のフィルタ
要％ Ｆ にフィードバックされる。以下フィルタ要素
Ｆｎ−２ｒ Ｆｎ−３＋・・・Ｆ、の同様な動作に−よ
シ、最終段のフィルタ要素Ｆ１からは出力＆１ｏ）が出
力される。
つまシ、任意のフィルタ要素の、出力ａｊ（ｉ）’ ｂ
ｊ（ｉ）は次式で示される。
ｊ（ｉ）は次式で示される。
上記ディジタルのフィルタでは１サイクルの間に乗算、
加減算がそれぞれ（２ｎ−１）回行なわれる。この（２
ｎ−１）回の演算を１サイクルの間に行なうには回路の
高速性が要求される。このため、上記乗算回路としては
高速化に有利なパイグライン乗算回路が使用される。
加減算がそれぞれ（２ｎ−１）回行なわれる。この（２
ｎ−１）回の演算を１サイクルの間に行なうには回路の
高速性が要求される。このため、上記乗算回路としては
高速化に有利なパイグライン乗算回路が使用される。
ここで、このパイプライン乗鎧回路における乗算方法に
ついて説明する。対象とする乗算方式は、２の補数表現
による、固定小数点表現のものであるとし、さらに次の
アルゴリズムに基づいて行なうものとする。
ついて説明する。対象とする乗算方式は、２の補数表現
による、固定小数点表現のものであるとし、さらに次の
アルゴリズムに基づいて行なうものとする。
■アルゴリズムＡ
被乗数Ｘ＝ −ｘ ｍ ｅ ２ｍ−１＋ ｘｍ−１＠
２＝−２−十ｘ・２＋Ｘ ・・・ （５） １ 乗数ｙ＝−ｙｎ・２＋ｙｎ−１φ２ｎ’−，２＋ 、、
。
２＝−２−十ｘ・２＋Ｘ ・・・ （５） １ 乗数ｙ＝−ｙｎ・２＋ｙｎ−１φ２ｎ’−，２＋ 、、
。
十ｙ２・２＋ｙ１ ・・・ （６）（ただし
ｘｍ−Ｘｌ、ｙｎ−ｙ、は０またｔｒｌｘ）とすると、
このアルゴリズムではＸとＹの積ｘ−ｙを次式のように
して演算する。
ｘｍ−Ｘｌ、ｙｎ−ｙ、は０またｔｒｌｘ）とすると、
このアルゴリズムではＸとＹの積ｘ−ｙを次式のように
して演算する。
Ｘ−Ｙ＝Ｘ−（−ｙｎ・２”−１＋ｙｎ−１・２ｎ−２
＋・・・十ｙ２・２十ｙ、） ＝Ｘ１１ｙｎ＠２ｎ″″１＋ｘｅｙｎ−１＊２”−２＋
−＋Ｘ＠ｙ２’２＋Ｘ−７１ （ただしｙｎ
＝０のとき）＝１＋マ・ｙｎ・２”−’＋Ｘ−ｙｎ−１
・２ｎ−２＋・・−＋ｘ−７２・２−１−Ｘ”）’１
（ただしｙｎ＝１のとき）・・・ （７
） ここで、ＸはＸの否定論理を表わす。
＋・・・十ｙ２・２十ｙ、） ＝Ｘ１１ｙｎ＠２ｎ″″１＋ｘｅｙｎ−１＊２”−２＋
−＋Ｘ＠ｙ２’２＋Ｘ−７１ （ただしｙｎ
＝０のとき）＝１＋マ・ｙｎ・２”−’＋Ｘ−ｙｎ−１
・２ｎ−２＋・・−＋ｘ−７２・２−１−Ｘ”）’１
（ただしｙｎ＝１のとき）・・・ （７
） ここで、ＸはＸの否定論理を表わす。
■アルゴリズムＢ
アルゴリズムＡの場合と同様に表現された被乗数Ｘと乗
数Ｙとの積Ｘ−Ｙは・ このア′”リ 、ここで（
）’ｉ ｙｉ＋１）はＯまたは±１のうちいずれか１
つの値を取シ得る。特に−１の場合には、アルゴリズム
Ａの場合と同様に、−Ｘ＝１＋Ｘという特性を利用すれ
ばすべて加算処理のみで演算が可能である。なお、この
アルゴリズムＢは１次のＢｏｏｔｈのアルゴリズムと呼
ばれている。
数Ｙとの積Ｘ−Ｙは・ このア′”リ 、ここで（
）’ｉ ｙｉ＋１）はＯまたは±１のうちいずれか１
つの値を取シ得る。特に−１の場合には、アルゴリズム
Ａの場合と同様に、−Ｘ＝１＋Ｘという特性を利用すれ
ばすべて加算処理のみで演算が可能である。なお、この
アルゴリズムＢは１次のＢｏｏｔｈのアルゴリズムと呼
ばれている。
■アルゴリズムに
のアルゴリズムでは前記被乗数Ｘと乗数Ｙｘ−ｙ＝
Σ （７２ｉ＋”２ｉ＋１ ”°ｙ２ｔ＋２）−ｘ
−２２１１＝０ ÷−１ ＝Σ Ｐ、−Ｘ＠２” −＝ （９）１＝０
１ （ただしｎは偶数であシ、Ｐｉ ＝ｙ２ｉ＋３’２ｉ−
１１−”）’２ｉ＋２・）７Ｑ ＝ Ｏ） この場合にＰｉは、０．±１．±２のうちいずれか１つ
の値を取シ得る。特に−１の場合は、−Ｘ＝１ ＋Ｘの
特性を利用し、−２の場合、すなわち−２Ｘの場合には
データの１ビットシフト操作と−Ｘ＝１＋Ｘの特性を利
用し、２Ｘの場合には１ビットシフト操作を利用すれば
それぞれ加算処理のみで演算を行なうことができる。な
お、このアルゴリズムＣは２次のＢｏｏｔｈのアルゴリ
ズムと呼ばれている。
Σ （７２ｉ＋”２ｉ＋１ ”°ｙ２ｔ＋２）−ｘ
−２２１１＝０ ÷−１ ＝Σ Ｐ、−Ｘ＠２” −＝ （９）１＝０
１ （ただしｎは偶数であシ、Ｐｉ ＝ｙ２ｉ＋３’２ｉ−
１１−”）’２ｉ＋２・）７Ｑ ＝ Ｏ） この場合にＰｉは、０．±１．±２のうちいずれか１つ
の値を取シ得る。特に−１の場合は、−Ｘ＝１ ＋Ｘの
特性を利用し、−２の場合、すなわち−２Ｘの場合には
データの１ビットシフト操作と−Ｘ＝１＋Ｘの特性を利
用し、２Ｘの場合には１ビットシフト操作を利用すれば
それぞれ加算処理のみで演算を行なうことができる。な
お、このアルゴリズムＣは２次のＢｏｏｔｈのアルゴリ
ズムと呼ばれている。
上記３種のアルゴリズムＡ、Ｂ、Ｃによる積Ｘ−Ｙはそ
れぞれ次に示すように第１項目と第２項目の２つに分け
ることができる。
れぞれ次に示すように第１項目と第２項目の２つに分け
ることができる。
すなわち、アルゴリズムＡでは、
ｘｅｙ＝−Ｘ＠３’ｎ・２”−１＋（Ｘ−’ｎ−１−ｚ
”−２＋−＋ｘ＊ｙ、）・・・ αＱ とナシ、アルゴリズムＢでは、 ・・・ αη となシ、さらにアルゴリズムＣでは、 となる。
”−２＋−＋ｘ＊ｙ、）・・・ αＱ とナシ、アルゴリズムＢでは、 ・・・ αη となシ、さらにアルゴリズムＣでは、 となる。
第４図は上記各アルゴリズムに基づく丸めの機能を備え
た型缶、と、この乗算による結果と他のデータとの加減
算を行なうこの発明に係る演算回路（たとえは第３図中
のフィルタ要素Ｆｎ−４における乗算回路２２と加減算
回路１２０部分）の一実施例による構成を示す。第４図
において、加減算回路１０は乗算回路の終段に設けられ
、最終の乗算結果を待るためのものであシ、上記αＱな
いしく自）式に示すいずれか１つのアルゴリズムに基づ
く第１項目のデータと第２項目のデータとが加減算入力
として供給され、そのキャリー人力としては後述する丸
め用のキャリーＷが供給される。上記加減算回路１０の
出力２は、他のデータＱとともに別の加減紮−回路１に
供給される。この加減算回路１へのキャリー人力として
、上記第１項目のデータが負の場合、−Ｘ＝１＋Ｘの特
性を利用して演算を行なう場合の１のキャリーＣ６か供
給される。
た型缶、と、この乗算による結果と他のデータとの加減
算を行なうこの発明に係る演算回路（たとえは第３図中
のフィルタ要素Ｆｎ−４における乗算回路２２と加減算
回路１２０部分）の一実施例による構成を示す。第４図
において、加減算回路１０は乗算回路の終段に設けられ
、最終の乗算結果を待るためのものであシ、上記αＱな
いしく自）式に示すいずれか１つのアルゴリズムに基づ
く第１項目のデータと第２項目のデータとが加減算入力
として供給され、そのキャリー人力としては後述する丸
め用のキャリーＷが供給される。上記加減算回路１０の
出力２は、他のデータＱとともに別の加減紮−回路１に
供給される。この加減算回路１へのキャリー人力として
、上記第１項目のデータが負の場合、−Ｘ＝１＋Ｘの特
性を利用して演算を行なう場合の１のキャリーＣ６か供
給される。
第４図の回路では次のようにして型具結果の丸めが行な
われる。たとえは、アルゴリズムＣの場合、ｘ＠ｙの積
は本来ならは（ｍ＋ｎ−１）ビットのデータとなるが、
このデ゛−夕は（ｍ＋１’）ビットに丸められる。第５
図はこの丸めの処理を説明するための図である。前記（
６）式において、（ｍ十ｎ １）ビットからなる積Ｘ
−ＹのＭＳＢからｍ ＋ ２ビツト目に対応する第２項
目の演算結果のビットの値Ｗがａ Ｏｕならば、そのま
ま第１項目と第２項目とを加減算回路１０で加算する。
われる。たとえは、アルゴリズムＣの場合、ｘ＠ｙの積
は本来ならは（ｍ＋ｎ−１）ビットのデータとなるが、
このデ゛−夕は（ｍ＋１’）ビットに丸められる。第５
図はこの丸めの処理を説明するための図である。前記（
６）式において、（ｍ十ｎ １）ビットからなる積Ｘ
−ＹのＭＳＢからｍ ＋ ２ビツト目に対応する第２項
目の演算結果のビットの値Ｗがａ Ｏｕならば、そのま
ま第１項目と第２項目とを加減算回路１０で加算する。
また、Ｗが１−“ｌ″″ならば、Ｘ−Ｙの演算結果のｍ
＋１ピント目にＩＩ Ｉ Ｊｌを加算する。したがっ
て、第４図に示すように、加減算回路１０のキャリー人
力としてＷを供給することによシ上記処理を達成するこ
とができる。
＋１ピント目にＩＩ Ｉ Ｊｌを加算する。したがっ
て、第４図に示すように、加減算回路１０のキャリー人
力としてＷを供給することによシ上記処理を達成するこ
とができる。
一方、Ｘ−Ｙの積を前記（６）式に示すように第１項目
と第２項目の２つに分けることによシ、第１項目の演算
結果が負となる場合がある。そしてこの場合に生じるキ
ャリーラを、第４図に示すように上記加減算回路１０に
続く加減算回路１へのキャリーとして入力すれば、丸め
用のキャリーＷを加Ｈするための加減算回路は不要とな
る。
と第２項目の２つに分けることによシ、第１項目の演算
結果が負となる場合がある。そしてこの場合に生じるキ
ャリーラを、第４図に示すように上記加減算回路１０に
続く加減算回路１へのキャリーとして入力すれば、丸め
用のキャリーＷを加Ｈするための加減算回路は不要とな
る。
すなわち、第４図の回路では加減算回路１で加３．！−
されるデータＱを０とし、（ｍ＋ｎ−１）ビシ］・トの
データを四捨五入して（ｍ＋１）ビットに丸めるように
したものでるり、元のデータを２１丸めた後のデータを
Ｚ′とした場合、２と２′の関係を示したのが裁６図で
ある。なお、第１図と同様に破線は誤差ｅが無い場合の
ものであシ、実線は丸め処理を行なった場合のものであ
る。
されるデータＱを０とし、（ｍ＋ｎ−１）ビシ］・トの
データを四捨五入して（ｍ＋１）ビットに丸めるように
したものでるり、元のデータを２１丸めた後のデータを
Ｚ′とした場合、２と２′の関係を示したのが裁６図で
ある。なお、第１図と同様に破線は誤差ｅが無い場合の
ものであシ、実線は丸め処理を行なった場合のものであ
る。
ここで元の値２の絶対値ＩＺＩと丸め処理を行なった後
の値２′の絶対値１２′１ との間に存在する誤差ｅ＝
ｌＺ’ １−１ｚ １ノ大キサノ上限はΔ／２（Ｍ−Ｎ
）となる。この値は従来のように乗算結果２の下位ビッ
トを単に切シ捨てたときの大きさΔよシも小さいことは
明らかである（Ｍ−Ｎ）０）。またこのときの誤差ｅの
確率密度間”＜ｅ）は第７図に示すようになる。さらに
このときの誤差ｅの平均ｋｍｅおよび分散Ｃｅはそれぞ
れ次の（６）、αΦ式に示すようになる。
の値２′の絶対値１２′１ との間に存在する誤差ｅ＝
ｌＺ’ １−１ｚ １ノ大キサノ上限はΔ／２（Ｍ−Ｎ
）となる。この値は従来のように乗算結果２の下位ビッ
トを単に切シ捨てたときの大きさΔよシも小さいことは
明らかである（Ｍ−Ｎ）０）。またこのときの誤差ｅの
確率密度間”＜ｅ）は第７図に示すようになる。さらに
このときの誤差ｅの平均ｋｍｅおよび分散Ｃｅはそれぞ
れ次の（６）、αΦ式に示すようになる。
・・・ α噌
すなわち、直流バイアスをもつ雑音成分は、従なる。一
方、誤差雑音の電力（分散）の大きさは従来と変わらな
いか、負の直流バイアスが除去できたことによシ、複数
回繰シ返して行なわれる乗算やフィードバック・パスの
ために生じていた誤差雑音が大幅に抑制され、ＳＺＮ比
の向上が達成できる。
方、誤差雑音の電力（分散）の大きさは従来と変わらな
いか、負の直流バイアスが除去できたことによシ、複数
回繰シ返して行なわれる乗算やフィードバック・パスの
ために生じていた誤差雑音が大幅に抑制され、ＳＺＮ比
の向上が達成できる。
第８図は、前記第４図回路の一具体例を示す回路図であ
る。この回路はｍ ＝ ６の被乗数Ｘとｎ−１０の乗数
ＹをアルゴリズムＣに基づいて乗算する場合のものでｓ
ｂ、具体的な回路では乗算回路２の乗算結果２と他のデ
ータＱとの加減算を選択するための加算／減算選択回路
３０も含１れている。
る。この回路はｍ ＝ ６の被乗数Ｘとｎ−１０の乗数
ＹをアルゴリズムＣに基づいて乗算する場合のものでｓ
ｂ、具体的な回路では乗算回路２の乗算結果２と他のデ
ータＱとの加減算を選択するための加算／減算選択回路
３０も含１れている。
乗算回路２は乗数）’１−ｙ１ｏが供給され前記Ｐ。
（ｉ＝０〜４）の演算を行なうＹデコーダ４０を備えて
いる。このＹデコーダ４０は５個のデコーダ４１〜４４
からなシ、デコーダ４１は）’１＋ｙ２のデータを受け
てＰＧの演算を行々い、同様にデコーダ４２は）’２
＊ ｙａ ｌ １４を受けてＰｌとキャリーＣを、デコ
ーダ４３はｙ４＋ ７５ｎ ｙａを受けてＰ２とキャリ
ーＣを、デコーダ４４はｙａｎ ｙ７Ｎ ７８を受けて
Ｐ３とキャリーＣを、デコーダ４５はｙａｎｙ。
いる。このＹデコーダ４０は５個のデコーダ４１〜４４
からなシ、デコーダ４１は）’１＋ｙ２のデータを受け
てＰＧの演算を行々い、同様にデコーダ４２は）’２
＊ ｙａ ｌ １４を受けてＰｌとキャリーＣを、デコ
ーダ４３はｙ４＋ ７５ｎ ｙａを受けてＰ２とキャリ
ーＣを、デコーダ４４はｙａｎ ｙ７Ｎ ７８を受けて
Ｐ３とキャリーＣを、デコーダ４５はｙａｎｙ。
ｙ亘０を受けてＰ４と前記キャｖ −ＣＯをそれぞれ演
算する。
算する。
さらに乗算回路２は５ブロツクの論理回路５１〜５５を
備えている。これらの論理回路５１〜５５は、前記デコ
ーダ４１〜４５の各出力Ｐｏ〜Ｐ４とＸＩ〜Ｘ６のデー
タとを用いてＸ１ＩＰｏ、Ｘ１ＩＰ１゜Ｘ”Ｐ２．Ｘ”
Ｐ３１Ｘ’Ｐ４の論理演算をそれぞれ行なう。
備えている。これらの論理回路５１〜５５は、前記デコ
ーダ４１〜４５の各出力Ｐｏ〜Ｐ４とＸＩ〜Ｘ６のデー
タとを用いてＸ１ＩＰｏ、Ｘ１ＩＰ１゜Ｘ”Ｐ２．Ｘ”
Ｐ３１Ｘ’Ｐ４の論理演算をそれぞれ行なう。
また乗算回路２は、それぞれ７個の全加算器（ＦＡ ）
を縦列接続して構成される４個の加減算回路６１〜６４
を備えている。これら４個の加減算回路６１〜６４には
、上記５ブロツクの論理回路５１〜５５の論理出力、前
段の加減算回路６１〜６３の出力が選択的に供給される
とともに、３個の加減算回路６１〜６３には前記デコー
ダ４１〜４３からのキャリーＣが供給さ江終段の加減算
回路６４にはその前段の加減算回路６３の特定ビット出
力（下位から２ビツト目）である丸め用のキャリーＷが
供給される。そしてこれら４個の加減算回路６１〜６４
は前記に）を行なう。加減算回路６１では論理回路５１
の出力Ｘ−Ｐ、と論理回路５２の出力Ｘ＠Ｐ１との加算
演算〔Ｘ−Ｐｏ＋Ｘ−ＰＩ３が行なわれ、加減算回路６
２では上記加減算回路６１の出力〔Ｘ−Ｐｏ＋Ｘ−ＰＩ
３と論理回路５３の出力Ｘ＠Ｐｚとの加算演算〔（Ｘ−
Ｐ。
を縦列接続して構成される４個の加減算回路６１〜６４
を備えている。これら４個の加減算回路６１〜６４には
、上記５ブロツクの論理回路５１〜５５の論理出力、前
段の加減算回路６１〜６３の出力が選択的に供給される
とともに、３個の加減算回路６１〜６３には前記デコー
ダ４１〜４３からのキャリーＣが供給さ江終段の加減算
回路６４にはその前段の加減算回路６３の特定ビット出
力（下位から２ビツト目）である丸め用のキャリーＷが
供給される。そしてこれら４個の加減算回路６１〜６４
は前記に）を行なう。加減算回路６１では論理回路５１
の出力Ｘ−Ｐ、と論理回路５２の出力Ｘ＠Ｐ１との加算
演算〔Ｘ−Ｐｏ＋Ｘ−ＰＩ３が行なわれ、加減算回路６
２では上記加減算回路６１の出力〔Ｘ−Ｐｏ＋Ｘ−ＰＩ
３と論理回路５３の出力Ｘ＠Ｐｚとの加算演算〔（Ｘ−
Ｐ。
＋Ｘ−Ｐ１）十Ｘ−Ｐ２〕が行なわれ、加減算回路６３
では（（Ｘ”Ｐｏ ＋Ｘ 拳ＰＩ ＋Ｘ−Ｐ２ ）十ｘ
＠ ｐ３ ）’の加算演算が行なわれ、この加減算回
路６３の出力として前記（６）式の第２項目が得られる
。また終段の加減初回路６４（前記第４図中の回路１０
に対応）では上記第２項目の結果と第１項目とが加負＠
算される。このとき、第２項目の下位２ ″″ビツ
ト切シ捨てられるがその上位ビットすな １わち下
位から２ピント目がキャリーＷとして用いられる。
では（（Ｘ”Ｐｏ ＋Ｘ 拳ＰＩ ＋Ｘ−Ｐ２ ）十ｘ
＠ ｐ３ ）’の加算演算が行なわれ、この加減算回
路６３の出力として前記（６）式の第２項目が得られる
。また終段の加減初回路６４（前記第４図中の回路１０
に対応）では上記第２項目の結果と第１項目とが加負＠
算される。このとき、第２項目の下位２ ″″ビツ
ト切シ捨てられるがその上位ビットすな １わち下
位から２ピント目がキャリーＷとして用いられる。
上記乗算回路２において丸め処理が行なわれ〜ｑ７から
なる他のデータＱと加減算が行なわれるものであるが、
Ｑ−Ｚの減算を行なう場合、−’Ｚ＝１＋Ｚの操作を行
なう必要があるために、２は加算／減算選択回路３０を
介して加減算回路１に供給される。この加算／減算選択
回路３０る ５ は、一端に）ｌ〜幻のそれぞれおよび前記デコーダ４５
から出力されるキャリーＣＧが供給され、Ｑ十Ｚの加算
を選択する場合にそれぞれ閉じられル １・− る合計で８個のスイッチＳ１と、各データ９； １−ｓ
−、−ｊ ：ピン
幻およびキヤ’）Ｃｏｋそれぞれ反転する合計でｉｔ個
のインバータＩＮＶと、一端に上記インノクータＩＮＶ
のそれぞれの出力が供給され、Ｑ−Ｚの減算を選択する
場合にそれぞれ閉じられる合計で８個のスイッチＳ２と
から構成されている。
なる他のデータＱと加減算が行なわれるものであるが、
Ｑ−Ｚの減算を行なう場合、−’Ｚ＝１＋Ｚの操作を行
なう必要があるために、２は加算／減算選択回路３０を
介して加減算回路１に供給される。この加算／減算選択
回路３０る ５ は、一端に）ｌ〜幻のそれぞれおよび前記デコーダ４５
から出力されるキャリーＣＧが供給され、Ｑ十Ｚの加算
を選択する場合にそれぞれ閉じられル １・− る合計で８個のスイッチＳ１と、各データ９； １−ｓ
−、−ｊ ：ピン
幻およびキヤ’）Ｃｏｋそれぞれ反転する合計でｉｔ個
のインバータＩＮＶと、一端に上記インノクータＩＮＶ
のそれぞれの出力が供給され、Ｑ−Ｚの減算を選択する
場合にそれぞれ閉じられる合計で８個のスイッチＳ２と
から構成されている。
Ｑ十ＺあるいはＱ−Ｚの加減シ、七行なう加減算回路１
は７個の全加算器（ＦＡ ）を縦列接続して構成されて
おシ、回路３０内で最も右側に位置している２つのスイ
ッチ８１．８２からの出力が最下位ビットの全加算器に
キャリーとして供給される。さらに回路３０内において
順次な側に位置している各２つのスイッチＳｔ、Ｓｚか
らの出力が全加算器に一方入力として順次供給されると
ともに他方入力としてｑ１〜ｑ７のデータが順次供給さ
れる。そして、上記加減算回路１からはＱ±２の演算結
果がｔ１〜ｔ７の８ビツトのデータとして出力される。
は７個の全加算器（ＦＡ ）を縦列接続して構成されて
おシ、回路３０内で最も右側に位置している２つのスイ
ッチ８１．８２からの出力が最下位ビットの全加算器に
キャリーとして供給される。さらに回路３０内において
順次な側に位置している各２つのスイッチＳｔ、Ｓｚか
らの出力が全加算器に一方入力として順次供給されると
ともに他方入力としてｑ１〜ｑ７のデータが順次供給さ
れる。そして、上記加減算回路１からはＱ±２の演算結
果がｔ１〜ｔ７の８ビツトのデータとして出力される。
このような構成において、加減算回路１はＱ十ｚの加算
を行なう場合、Ｑ＋ｚ士ｃｏを演算する。
を行なう場合、Ｑ＋ｚ士ｃｏを演算する。
Ｑ−Ｚの減算を行カう場合、本来、Ｃｏ＝１のときＱ−
（Ｚ＋１）の演算をしたいのだ力・ら、Ｑ−（Ｚ＋１）
−Ｑ＋Ｚ十１＋１＝Ｑ＋Ｚであシ、したがってｃｏの反
転データｃｏをＱ十Ｚに加算すればよいことになる。こ
のだめ、加算／減算選択回路３０では各スイッチＳ２が
閉じられ、データ２およびキャリーＣＯは各インバータ
ＩＮＶによってそれぞれ反転され、加減算回路１ではＱ
＋ Ｚ ＋ Ｃｏが演算される。
（Ｚ＋１）の演算をしたいのだ力・ら、Ｑ−（Ｚ＋１）
−Ｑ＋Ｚ十１＋１＝Ｑ＋Ｚであシ、したがってｃｏの反
転データｃｏをＱ十Ｚに加算すればよいことになる。こ
のだめ、加算／減算選択回路３０では各スイッチＳ２が
閉じられ、データ２およびキャリーＣＯは各インバータ
ＩＮＶによってそれぞれ反転され、加減算回路１ではＱ
＋ Ｚ ＋ Ｃｏが演算される。
以上説明したようにこの発明によれば、演算結果の誤差
精度を改善し、格子形ディジタル・フィルタの安定性向
上に好適な演算回路を提供することができる。
精度を改善し、格子形ディジタル・フィルタの安定性向
上に好適な演算回路を提供することができる。
第１図および第２図はそれぞれ従来回路の特性を示す図
、第３図は音声合成器に適用される格子形ディジタル・
フィルタの構成図、第４図はこの発明の一実施例を示す
構成図、第５図は第４図回路を説明するための図、第６
図および第７図はそれぞれ第５図回路の特性を示す図、
第８図は８４図回路を具体的に示す回路図である。 １・・・加減算回路、２・・・乗算回路、３０・・・加
算／減算選択回路、４０・・・Ｙデコーダ、５１〜５５
・・・論理回路、６１〜６４・・・加減算回路。
、第３図は音声合成器に適用される格子形ディジタル・
フィルタの構成図、第４図はこの発明の一実施例を示す
構成図、第５図は第４図回路を説明するための図、第６
図および第７図はそれぞれ第５図回路の特性を示す図、
第８図は８４図回路を具体的に示す回路図である。 １・・・加減算回路、２・・・乗算回路、３０・・・加
算／減算選択回路、４０・・・Ｙデコーダ、５１〜５５
・・・論理回路、６１〜６４・・・加減算回路。
Claims (1)
- 加減算回路を含み、２の補数表現された２つの２進デー
タどうしの乗算を所定の乗算アルゴリズムに基づいて行
なうとともに乗算の途中で下位データを任意ビット切シ
捨てる操作を行ないその切）捨てられるデータの上位ビ
ットデータを最終的な乗算結果を得る加減算回路にキャ
リーとして入力するようにした乗算回路と、上記乗算回
路からの乗算結果と他の２進データとの加減算を行なう
とともに上記乗算結果に応じて発生されるキャリーが入
力される加減算回路とを具備したことを特徴とする演算
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080285A JPS59205671A (ja) | 1983-05-09 | 1983-05-09 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080285A JPS59205671A (ja) | 1983-05-09 | 1983-05-09 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59205671A true JPS59205671A (ja) | 1984-11-21 |
Family
ID=13713997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080285A Pending JPS59205671A (ja) | 1983-05-09 | 1983-05-09 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59205671A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62216034A (ja) * | 1986-03-18 | 1987-09-22 | Oki Electric Ind Co Ltd | 並列乗算器 |
| JPH02227770A (ja) * | 1989-02-28 | 1990-09-10 | Nec Corp | 直交変換器 |
| JPH05150949A (ja) * | 1983-08-05 | 1993-06-18 | Texas Instr Inc <Ti> | デイジタル乗算実行方法および装置 |
-
1983
- 1983-05-09 JP JP58080285A patent/JPS59205671A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05150949A (ja) * | 1983-08-05 | 1993-06-18 | Texas Instr Inc <Ti> | デイジタル乗算実行方法および装置 |
| JPS62216034A (ja) * | 1986-03-18 | 1987-09-22 | Oki Electric Ind Co Ltd | 並列乗算器 |
| JPH02227770A (ja) * | 1989-02-28 | 1990-09-10 | Nec Corp | 直交変換器 |
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