JP2002118444A - デジタルフィルタ回路 - Google Patents

Abstract

(57)【要約】 【課題】 効率の良い演算を実行することにより動作の
高速化が図られたデジタルフィルタ回路を提供する。 【解決手段】 入力信号に応じて生成された複数の内部
信号に対して線型演算を施すデジタルフィルタ回路であ
って、線型演算の過程において算出される値を、和が上
記値となるような少なくとも二つの符号無し２進数によ
り示す加算器３を備えたことを特徴とするデジタルフィ
ルタ回路を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、雑音や歪み等の影
響を取り除いたり信号のある部分を強調したりするため
の信号処理を施すデジタルフィルタに関するものであ
る。

【０００２】

【従来の技術】デジタルフィルタの基本となるＦＩＲ
（Finite Impulse Response）型デジタルフィルタ回路
（以下、単に「ＦＩＲフィルタ」とも呼ぶ）の出力Ｑ
（ｔ）は、入力信号Ａ（ｔ）とフィルタ係数（タップ係
数）Ｃ_ｋにより、以下の式（１）で表される。

【０００３】

【数１】 一方、図１から図３において、タップ付き遅延線型のＦ
ＩＲフィルタの構成が示される。ここで、図１から図３
におけるＤは遅延回路１を示し、×は乗算器２を示し、
＋は加算器３を示す。そして、矢印はデータの流れを示
す。

【０００４】図１は上記の定義式通りに入力信号を多段
に遅延させて、その各タップ出力にフィルタ係数をそれ
ぞれ乗じ、該積の総和を算出する方式を採用したＦＩＲ
フィルタを示す。また、図２は遅延回路１を加算器３の
間に配置し、入力信号にフィルタ係数を乗じた積を最も
過去の入力信号から順に加算する方式を採用したＦＩＲ
フィルタを示す。また、図３は該遅延回路１の半分を上
記図１に示されたＦＩＲフィルタのように入力パス１０
上に配置し、残りの半分を上記図２に示されたＦＩＲフ
ィルタのように加算パス１１上に配置したＦＩＲフィル
タを示す。

【０００５】上記において、図１に示されたＦＩＲフィ
ルタは、全ての加算を一度に行わなければならないため
高速動作には向かない。このとき、図１に示されたＦＩ
Ｒフィルタにおいて、該加算を木構造で行うと共にパイ
プライン動作させることによりスループットを上げるこ
とは可能であるが、パイプラインの段数に応じて生じる
余分な遅延を避けることができない。

【０００６】従って、高速動作が必要な場合には、図２
あるいは図３に示されたＦＩＲフィルタが採用される。
ここで、図２及び図３に示されたＦＩＲフィルタにおい
ては、１クロックの間に行わなければならない加算の回
数がタップの数に関わらず一定となるものの、１回の加
算で必要な時間は一般的に演算の精度すなわち桁数の増
加に伴って増加する。

【０００７】すなわち、通常のディジタル信号処理にお
いては、各信号がそれぞれ一つの冗長性のない２進数で
表されている。ここで、「冗長性のない」とは、一つの
数値を表す符号パターンが一通りしか無いという意味で
ある。そしてこの場合、加算を行う時に下位ビットで発
生した桁上げ（キャリー）は、その上位ビット全てに影
響を与える可能性がある。このため、いわゆるキャリー
の伝搬が生じ、信号のビット数が多いほど演算に時間が
かかる。例えば、リップルキャリー方式ではビット数に
比例した遅延が生じ、キャリールックアヘッド（桁上げ
先見）方式でもビット数に対数に比例した遅延が生じ
る。

【０００８】従って、信号またはフィルタ係数のビット
数が増加すると、演算に必要な時間が増加して、信号処
理をリアルタイムで行う場合には処理できる信号のデー
タレートが低下してしまうという問題点がある。

【０００９】一方、上記のようなキャリーの伝搬による
影響を避ける技術として冗長符号を用いた演算がある。
そして、該冗長符号は、各信号を表すために必要な最小
ビット数より大きなビット数で表されるため、一つの数
値を表すパターンが一般に複数存在する。このため、桁
上げが発生してもそれを必ずしもすべて上位に反映させ
ることなく内部に留保することが可能である。

【００１０】そして、このような冗長符号の性質を利用
した演算器によれば、演算ビット数に関係なくキャリー
の影響を一定の桁数に抑えることができる。例えば、特
開平５−４１６３２号公報や特開平５−１０８６９３号
公報では、ＳＤ数（Signed Digits）という冗長表現を
用いた冗長２進数加算器で乗算と加算を行うことによ
り、キャリー伝搬を高々一桁として遅延時間の増大を抑
える技術が開示されている。

【００１１】ここで、一般的には、上記のような冗長表
現を用いることはデジタルフィルタにおける動作の高速
化に非常に有効な方法であるといえる。

【００１２】しかしながら、上記特開平５−４１６３２
号公報や特開平５−１０８６９３号公報に記載された技
術においては、乗算器で求められた部分積を冗長２進数
を用いて表すこととしているため、該部分積はすべて２
ビットで表される。このため、通常の２次のブース（Bo
oth）アルゴリズムによる乗算器に比べ、部分積の数は
同じでも該ビット数は２倍となってしまうという問題点
がある。

【００１３】ここで、この問題点は適当な工夫によって
ある程度避けることができるが、冗長２進数という特殊
な表現を用いているため、通常の２進数への変換や該２
進数との演算には注意や工夫が必要であり、設計の自由
度を低下させている。

【００１４】一方、冗長２進加算器ではなく、全加算器
等の通常の２進加算器を用いる場合にキャリー伝搬の影
響を抑える方法として、桁上げ保存加算器（キャリーセ
ーブ加算器）や４−２圧縮器を用いた加算回路があ
り、”IEEE J. Solid-State Circuits, vol. 32 pp1777
-1789 Nov. 1997 ”に示されたFig. 5には、４−２圧縮
器を用いた桁上げ保存算術演算により高速化されたＦＩ
Ｒフィルタの構成が示されている。

【００１５】そして、上記のように桁上げ保存算術演算
を用いることによってＦＩＲフィルタの動作を高速化す
ることは、データの有効性及び設計自由度の面において
優れた方法であると考えられる。ここで一般的に、フィ
ルタで扱う信号は通常正負どちらの値も取り得るため、
上記桁上げ保存算術演算においては２の補数表現を用い
るのが自然である。

【００１６】しかしながら、該２の補数表現を用いる場
合には、桁数を揃えるために符号拡張が必要とされるこ
とに伴って、無駄な演算器が必要になるという問題があ
る。

【００１７】また、フィードバックループを持つＩＩＲ
（Infinite Impulse Response）型デジタルフィルタ回
路（以下、単に「ＩＩＲフィルタ」とも呼ぶ）では、演
算結果に乗算を行う必要があるといったＦＩＲフィルタ
とは異なる問題もある。

【００１８】

【発明が解決しようとする課題】本発明は、上述の問題
を解消するためになされたもので、効率の良い演算を実
行することにより動作の高速化が図られるデジタルフィ
ルタ回路を提供することを目的とする。

【００１９】

【課題を解決するための手段】上記の目的は、入力信号
に応じて生成された複数の内部信号に対して線型演算を
施すデジタルフィルタ回路であって、線型演算の過程に
おいて算出される値を、和が上記値となるような少なく
とも二つの符号無し２進数により示す演算手段を備えた
ことを特徴とするデジタルフィルタ回路を提供すること
により達成される。

【００２０】このような手段によれば、入力信号のビッ
ト数によらず所定時間内に線型演算を遂行することが出
来ると共に、タップ数等に依らず、２進数による演算を
実行する加算器により容易にデジタルフィルタ回路を構
成することができる。

【００２１】また、本発明の目的は、線型演算の過程に
おいて算出される値を、和が値となるような少なくとも
二つの２の補数表現による符号付き２進数により示す演
算手段を備えたことを特徴とするデジタルフィルタ回路
を提供することによっても達成される。

【００２２】ここで、より具体的には、演算手段とし
て、全加算器を並列接続することにより得られるＮビッ
ト桁上げ保存加算器、またはＬ個の２進数による演算結
果をＭ個の２進数として出力するＮビット加算器（Ｌ，
Ｍ，Ｎは共に正の整数で、Ｌ＞Ｍ＞１）を具設すること
ができる。またさらに、上記Ｎビット加算器は、縦列ま
たは木構造となるように接続されたＮビット桁上げ保存
加算器を含むものとすることができる。

【００２３】また、演算手段は、直列接続され内部信号
を順次加算する複数の加算手段と、複数の加算手段の間
に接続され、内部信号を遅延させる遅延手段とを含むも
のとすれば、一クロックの時間内に行う積和の項数をタ
ップ数に依らず一定値とすることができる。

【００２４】また、演算手段は、線型演算の過程におい
て得られた２進数に対し最上位ビットを反転した上で加
算を行うと共に、該加算により得られた和に定数を加え
ることによって和を補正するものとすれば、余分な符号
拡張を回避することができる。

【００２５】また、演算手段は、線型演算の過程におい
て得られた値をフィードバックするフィードバック手段
を含み、フィードバック手段によりフィードバックされ
た信号と入力信号との加算結果を、和が加算結果となる
ような少なくとも二つの信号により示すこととすれば、
入力信号のビット数によらず所定の時間内に線型演算を
遂行することが出来ると共に、回路設計の自由度が高め
られたＩＩＲフィルタを得ることができる。

【００２６】また、演算手段は、上記値を２進数で表し
た上でフィードバックするフィードバック手段と、フィ
ードバック手段によりフィードバックされた信号と入力
信号とに応じて線型演算を実行する手段とを含むものと
することができる。このような手段によれば、演算手段
の回路構成を簡素化したＩＩＲフィルタを得ることがで
きる。

【００２７】なお、上記フィードバック手段は、伝達関
数の分母及び分子に同じ多項式を乗ずることにより低次
フィードバック信号に対するフィルタ係数が０となるよ
うに構成されるものとすることができる。

【００２８】また、本発明の目的は、入力信号に応じて
生成された複数の内部信号に対して線型演算を施すデジ
タルフィルタ回路であって、伝達関数の分母及び分子に
同じ多項式を乗ずることにより低次フィードバック信号
に対するフィルタ係数が０となるように構成されるフィ
ードバック手段を備えたデジタルフィルタ回路を提供す
ることにより達成される。

【００２９】

【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一又は相当部分を示す。 ［実施の形態１］図４は、本発明の実施の形態１に係る
ＦＩＲ型デジタルフィルタ回路の構成を示す図である。
ここで、図４に示された遅延回路１はフリップフロップ
等から構成され、加算器３は複数の多ビット２進入力信
号を加算して、その結果を２以上の２進数の和として表
すものである。

【００３０】そして、上記のような構成を有するＦＩＲ
フィルタにおいては、まず、乗算器２がブースのアルゴ
リズム等を用いることによって、入力信号とタップ係数
とを乗算し部分積を算出する。次に、加算器３は、算出
されたいくつかの該部分積と、上記のように２以上の２
進数の和として表された前段の加算器３における中間和
（すなわち、該部分積を算出する際に用いられた入力信
号よりも時間的に前に入力された信号についての部分積
の和）とを加算する。

【００３１】ここで、乗算器２及び加算器３により上記
のような動作が繰り返されることにより、最終的には上
記式（１）により示される出力Ｑ（ｔ）を得ることがで
きる。

【００３２】なお、図４に示されたＦＩＲフィルタにお
いては、出力が通常の２進数ではなく２以上の２進数の
和として得られるため、該出力に必要に応じて桁上げ先
見加算器等を接続することにより、通常の２進数で表さ
れた出力とすることができる。ただし、該出力に対して
さらに加減算を行う場合には、上記のような２進数化を
することなく該加減算を実行すると、動作をより高速化
することができる。

【００３３】また、本実施の形態１においては、多ビッ
トからなる複数の２進数を入力して加算し、該加算結果
を、和が該加算結果を示すような２以上の２進数として
出力する加算器３が用いられるが、該加算器３は通常に
おける全加算器等に使用される２進加算器により構成す
ることができる。そして、この場合には、本来一つの２
進数により表される演算結果が２以上の２進数の和とし
て表されるため、一種の冗長表現を用いることとなって
キャリーの伝搬を防ぐことができる。なお、２進数とし
ては符合無し２進数や２の補数表現による符号付き２進
数などを用いる。

【００３４】また、乗算器２の出力は入力信号とタップ
係数との積となり、本来は正負のどちらの値をも示す信
号となるが、該信号に適当なオフセットを与えることに
より常に正の値として扱えるようにすれば、入力信号の
桁数を揃えるための符号拡張が不要になるため、該演算
の際における桁数を減らすことができる。

【００３５】そして、出力タイミングを該信号の入力タ
イミングに対し所定時間遅延させることが可能であれ
ば、上記の構成において相対的に演算時間がかかる部分
をパイプライン動作させることによりスループットを上
げることができる。すなわち例えば、上記部分積の生成
にはある程度の時間がかかるので、そのまま該中間和に
加算するのではなく、該部分積あるいは加算器３により
圧縮された該部分積を一旦ラッチした上で該中間和に加
える方法が有効である。

【００３６】ここで、図５には、図４に示されたＦＩＲ
型デジタルフィルタ回路における第一の具体例として、
入力信号が６ビットでタップ係数が１０ビット、タップ
数が１０のＦＩＲフィルタが示される。なお、図５に示
された乗算器２には、キャリーセーブ加算器が内蔵され
る。

【００３７】また、図５に示された加算器３は３つの多
ビット２進入力を加算すると共に、該加算結果を、和が
該加算結果となるような２つの２進数として出力する全
加算器（キャリーセーブ加算器）により構成される。

【００３８】次に、図５に示された乗算器２における動
作を、図６に示されたアルゴリズムの一例を参照しつつ
説明する。なお、上記のように該乗算器２は、６ビット
の入力信号ｖ［５:０］に１０ビットのタップ係数ｕ
［９:０］を乗じ、１５ビットの部分積［１４:０］を得
るものである。

【００３９】図５（ａ）に示されるように、上記部分積
Ｐは２次のブースアルゴリズムによって、それぞれが１
１ビットである３つの部分積α，β，γにより表される
が、マイナスを乗じる場合にはビット反転した上で１を
加えることにより２の補数を求めるため、上記１の加算
のために余分のビットαｘ，βｘ，γｘが必要とされ
る。そして、各部分積α，β，γの最上位ビットを反転
することによりオフセットを加え、いずれも正の数とし
て扱うことができるようにする。

【００４０】次に、図６（ｂ）に示されるように、乗算
結果の第一の表現方法として、上記部分積α，β，γの
集合が乗算器２に内蔵されるキャリーセーブ加算器で圧
縮され、１５ビットの２進数一つと１４ビットの２進数
一つ、及び１ビットの信号二つが生成される。

【００４１】また同様に、図６（ｃ）に示されるよう
に、乗算結果の第二表現方法として、余分のビットα
ｘ，βｘ，γｘを加える桁を変更することにより、１５
ビットの２進数一つとシフトされた１１ビットの２進数
一つ、及び１ビットの信号二つを生成することができ、
この場合には必要なハードウェアを削減することができ
る。

【００４２】そして、上記における乗算結果の冗長表現
は、下位に余分なビットがあるなどやや変則的ではある
が、加算において最下位ビットでは下からのキャリーが
ないことなどを利用することにより、この余分なビット
を吸収することができる。また、上記オフセットとし
て、各乗算器２において２１^＊２＾１０だけ加えている
ので、フィルタ全体で２１０^＊２＾１０の補数を加える
ことでキャンセルすることができる。なお、上記におい
て「^＊」は積を表し、「＾」は続く数字が指数であるこ
とを表す。

【００４３】また、図５に示されたＦＩＲフィルタで
は、その最高周波数は、ほぼ全加算器の遅延時間の３倍
とフリップフロップにおけるセットアップ時間の和の逆
数となり、出力の遅延は２クロック以内に抑えることが
できる。

【００４４】次に図７には、図４に示されたＦＩＲ型デ
ジタルフィルタ回路における第二の具体例として、入力
信号が１ビットでタップ係数が８ビット、タップ数が１
２のＦＩＲフィルタが示される。なお、上記入力信号は
０または１ではなく、±１のいずれかの値をとる信号と
され、入力された値が＋１の場合には論理レベルが１、
入力された値が−１の場合には論理レベルが０とされる
ことにより１ビットで表現される。

【００４５】この場合、入力信号とタップ係数（フィル
タ係数）の乗算結果は、フィルタ係数の数値そのまま
か、あるいはその補数により表現されるため、該乗算結
果は８ビットの２進数と補数を考慮した１ビットの信号
のみにより表現される。

【００４６】また、図７に示された具体例においても、
最上位ビットを反転してオフセットを加えることにより
正の数として扱うことができるため、余分な符号拡張を
回避することができる。なお、各タップに対し２＾９の
オフセットを加えているので、１２^＊２＾９の補数を加
えればよい。

【００４７】また、図７に示されたＦＩＲフィルタで
は、その最高周波数は、補数をとるための排他的論理和
回路の遅延時間と全加算器の遅延時間の２倍、及びフリ
ップフロップにおけるセットアップ時間の和の逆数とな
り、出力の遅延は１クロック以内に抑えることができ
る。なお、図７に示されたＦＩＲフィルタにおいては、
入力信号の論理レベルが１の場合には＋１を、論理レベ
ルが０の場合には０を示すものとすれば、乗算器２の構
成を簡素化することができ、フィルタ係数が固定される
場合に特に有効である。

【００４８】以上のように、本実施の形態１に係るデジ
タルフィルタ回路においては、各部の演算結果は通常の
２進数の和として表現されている。また、外部からの入
力や内部の定数なども通常の２進数として表現される。
ここで、一般的にデジタルフィルタ回路で行われる演算
は、所定時間遅延された信号に対する積和計算のみであ
り、乗算が補数操作やシフト操作により得られた部分積
の加算で実現されることを考慮すると、本質的に必要な
演算はいくつかの２進数の和をとることだけである。そ
して、該演算結果を二つ以上の２進数の和で表すことに
より、桁上げ信号の伝搬の影響を受けない演算が可能と
なる。

【００４９】なお、桁上げ信号の伝搬の影響を受けない
のは、演算結果の表現が冗長であることに基づくため、
三つ以上の２進数の和で該結果を表しても、二つ以上の
２進数で該結果を表した場合に比べて新たな効果が付け
加わることはない。従って、以下においては、主として
該演算結果を二つの２進数の和で表す場合について上記
デジタルフィルタ回路の作用及び効果を説明する。

【００５０】演算の中間結果を保持しておくためのフリ
ップフロップの数を考えると、できるだけ少ない数の２
進数の和として該結果を表現した方が、回路規模を低減
できる点で有効であるが、該フリップフロップ間のある
演算部分（ステージ）において１クロックの時間内に実
行しなければならない加算演算の数が多く、次のステー
ジでは少ない場合、前ステージの結果については無理に
二つの２進数まで圧縮することなく三つ以上の２進数の
和として表しておき、該圧縮に相当する加算は次のステ
ージで実行した方が有利になる場合もある。このことか
ら、該演算結果は、常に二つの２進数の和で表すのが最
適であるという訳ではない。

【００５１】また、桁上げ信号の伝搬の影響を受けない
加算器は、以下のように比較的容易に構成することがで
きる。すなわち、全加算器を入力信号のビット数だけ並
べたキャリーセーブ加算器では、Ｎビットからなる３つ
の２進入力信号の加算を行い、その結果を二つの２進数
の和として出力する。なお、上記加算は一つの冗長表現
による入力信号と一つの２進入力信号の加算とみること
もできる。また、この際の遅延時間は一つの全加算器に
おける遅延のみに起因し、ビット数Ｎに依らない。

【００５２】一方、二組のキャリーセーブ加算器を縦続
接続することによって、Ｎビットからなる四つの２進入
力信号を加算し、その結果を二つの２進数として出力す
る４−２圧縮器を得ることができる。そして、この演算
も４つの２進入力信号の加算のみならず、一つの冗長表
現による入力信号と二つの２進入力信号の加算、あるい
は二つの冗長表現による入力信号の加算のいずれと見る
こともできる。なお、この場合の遅延時間は全加算器二
つにおける遅延にのみ起因し、ビット数Ｎに依らない。

【００５３】また、例えば”IEEE J. Solid-State Circ
uits, vol. 32 pp1777-1789 Nov. 1997 ”のFig.15(b)
に示されるように、二つの全加算器を用いる上記方法以
外の方法によっても４−２圧縮器を作ることができ、遅
延時間を全加算器二つ分より短くすることも可能であ
る。なお、この４−２圧縮器を用いてＳＤ数に対する加
算器を作ることもできる。

【００５４】さらに同様に、三つのキャリーセーブ加算
器を縦続接続することによって、５−２圧縮器を得るこ
とができる。なお、この圧縮器において遅延時間は全加
算器三つ分となる。そして、該圧縮器についても遅延時
間が全加算器三つ分より短くなるように構成することが
可能である。

【００５５】また、六つ以上の信号の加算を全加算器を
用いて実行する場合には、縦続接続ではなく木構造を用
いた方が良い。例えば、六つの入力信号を加算する場合
には、二つのキャリーセーブ加算器により該六つの入力
信号を並列演算することによって四つの出力信号に圧縮
し、さらに該四つの信号が上記４−２圧縮器に入力され
るように構成することにより、全加算器三つ分の遅延時
間を持った６−２圧縮器を得ることができる。

【００５６】また、八つの入力信号を加算する場合に
は、二つのキャリーセーブ加算器により該八つの入力信
号を並列演算することによって六つの出力信号に圧縮
し、さらに該六つの信号を上記６−２圧縮器に入力する
ように構成しても良いし、該八つの入力信号を二つの上
記４−２圧縮器により並列演算することによって四つの
出力信号に圧縮し、さらに該四つの信号を４−２圧縮器
に入力するように構成することもできる。

【００５７】以上のように、３−２圧縮器であるキャリ
ーセーブ加算器や４−２圧縮器などを組み合わせること
によって、容易に多入力の加算を実行する加算木を構成
することができる。

【００５８】そして、冗長２進加算における加算木は、
４−２圧縮器のみによる２分木に相当するのに対し、本
発明の実施の形態に係るデジタルフィルタ回路において
は、３−２圧縮器と４−２圧縮器等を自由に組み合わせ
ることができる。また、通常の２進数と冗長表現による
数値を区別することなく自由に組み合わせて加算演算を
実行することができる。

【００５９】このようにして、演算桁数によらない一定
の遅延時間で多数の２進数を加算してその結果を二つの
２進数の和として出力する回路を容易に得ることがで
き、該回路により積和演算を実行することによりキャリ
ー伝播のないデジタルフィルタ回路を実現することがで
きる。

【００６０】さらに、乗算器の出力は本来正負いずれの
値ともなりうるが、本実施の形態に係るデジタルフィル
タ回路においては、これに適当なオフセットを与えて常
に正の値として扱えるようにすることにより、演算入力
の桁数を揃えるための符号拡張を不要にして演算桁数を
減らすこととしている。なお、上記のようにオフセット
を与えて符号拡張を抑える方法は、乗算器内部で使われ
ることが多く、乗算器の出力部分で該オフセットをキャ
ンセルする定数を加えることにより、通常の２進表現に
戻される。

【００６１】しかし、この方法では乗算器内部の部分積
を加算する際の桁数を減らすことはできるが、中間和と
部分積との間の演算は通常の符号付き２進数により実行
されるため、フィルタ全体で必要とされる桁数に合わせ
て符号拡張する必要があり、オフセットをキャンセルす
るための加算回路は全ての乗算器に必要とされる。

【００６２】ここで、該オフセットが入力信号やフィル
タ係数に依存しない定数であることに注目すれば、オフ
セットのキャンセルはフィルタ全体で一度だけ行えばよ
いことが分かる。従って、個々の乗算器においてはオフ
セットをキャンセルしないこととすれば、フィルタ回路
内部における加算演算をほとんど全て正の数として実行
することができる。

【００６３】そして、上記のような演算方法を実現する
ことにより、不要な演算桁数の増加を防ぐことができ、
必要とされるハードウェア量を削減し、かつ演算速度を
高速化することができる。 ［実施の形態２］ＩＩＲフィルタの場合も、基本的には
上記ＦＩＲフィルタと同じ手法により演算を高速化する
ことができる。しかし、ＩＩＲフィルタにはＦＩＲフィ
ルタには無い二つの問題がある。

【００６４】まず第一の問題は、ＩＩＲフィルタではフ
ィードバックがあるため、乗算回路に入る信号は入力信
号とフィードバック信号との和である点にある。ここ
で、キャリー伝搬を避けるためには上記和も二つ以上の
２進数の和として表されることが望ましい。そして、そ
の場合には乗算器の入力は冗長な２進数と通常の２進数
となるため、部分積のビット数が増加してしまう。従っ
て、この影響を緩和するためには若干工夫が必要とな
る。

【００６５】すなわち、まず伝達関数の分子を先に計算
する構成とすることにより、該分子の計算では上記影響
を回避することが可能となる。また、該構成を少し変更
し、フィードバックループに部分積の加算を行わない部
分を作り出し、ここにキャリー先見（Carry Look Ahea
d）加算器（ＣＬＡ）を挿入して通常の２進数に変換す
ることにより、該影響を緩和することができる。

【００６６】次に、第二の問題はＩＩＲフィルタではフ
ィードバックにより、回路の最大動作周波数が該フィー
ドバックループのうち最小ループの遅延時間で決められ
てしまうため、パイプライン化によりスループットを上
げることが困難である点にある。なお、ＦＩＲフィルタ
では、入力に対する出力の遅延を容認すれば、パイプラ
イン化によりスループットを上げることは容易である。

【００６７】そして、上記第二の問題を回避するために
は、元の既約な伝達関数の分母と分子に同じ多項式を乗
じることにより、分母の低次の項を０とした伝達関数に
対応するフィルタを作ればよい。ここで例えば、Ｚ変換
により伝達関数が次式（２）で表される場合には、分母
と分子に（１＋ｂ_１ｚ^−１）を乗じることにより、分母
におけるｚ^−１の係数を０とすることができる。

【００６８】

【数２】 このような方法によれば、フィードバックループのうち
最小ループに対応する遅延段数を２とすることができ、
該ループが満足すべき遅延時間の最大値をクロック周期
の２倍に取ることができる。そして、さらに高次のｚ
^−１の多項式を乗じることにより、最小ループに対応す
る遅延段数を３以上とすることもできる。

【００６９】但し、多項式のｚに対する零点の絶対値が
一つでも１より大きくなるとフィードバックループが不
安定になるので、全ての零点の絶対値が１以下であるよ
うに多項式を選ぶ必要がある。例えば、Ｎ−１＜｜ｂ_１
｜≦Ｎ（Ｎは正の整数）の場合は、（１＋ｂ_１×ｚ^−１
／Ｎ）^Ｎを分母及び分子に乗じることにより、安定性を
確保したうえで分母におけるｚ^−１の係数を０とするこ
とができる。ただし、演算誤差などの影響を考えると零
点の絶対値の上限は、１よりやや小さめに選んだ方が良
い。

【００７０】以下において、上記工夫を具体化したＩＩ
Ｒフィルタの構成例を図８から図１３を参照しつつ説明
する。なお、ここでは遅延回路１を加算パスのみに配置
する場合だけを示すが、該遅延回路１を入力パスと加算
パスとに分配することもできる。また、図８から図１３
までにおいて、太線は演算結果を二つ以上の２進数で表
した信号を示し、細い実線は通常の２進数で表された信
号を示す。

【００７１】ここで、図８に示されたＩＩＲフィルタは
伝達関数の分母の部分を先に計算するよう構成され、図
９に示されたＩＩＲフィルタは伝達関数の分子の部分を
先に計算するよう構成される。また、図１０に示された
ＩＩＲフィルタは、遅延回路１の配置を変更することに
より、冗長な２進数に対する乗算の入力部にフリップフ
ロップを入れることが可能となり、加算結果をすぐに乗
算しなければならない図９に示されたＩＩＲフィルタに
比べると、遅延時間が低減される。

【００７２】また、図１１に示されたＩＩＲフィルタ
は、さらに遅延回路１の配置が変更されると共に、キャ
リー先見（Carry Look Ahead）加算器（ＣＬＡ）４によ
って、二つ以上の２進数で表された演算結果を通常の２
進数に変換するものである。そして、このようなＩＩＲ
フィルタにおいては、高次のフィードバック信号に対応
する乗算器に汎用の乗算器を用いれば足りることとな
る。

【００７３】しかしながら、図１０に示されたＩＩＲフ
ィルタは三つの冗長な２進数の加算を実行すればよいの
に対して、図１１に示されたＩＩＲフィルタでは四つの
冗長な２進数に対する加算が必要となる。

【００７４】また、図１２に示されたＩＩＲフィルタ
は、出力において一クロック分の遅延が許される場合
に、図１１に示されたＩＩＲフィルタの構成が一部変更
されたものであるが、３つの冗長な２進数の加算のみを
実行すればよいものとされる。また、図１３に示された
ＩＩＲフィルタは、分母におけるｚ^−１の係数を０とし
て、出力を遅延させることなく３つの冗長な２進数の加
算だけを実行するものとされる。そして、ここでは一例
として伝達関数の分母及び分子の次数が共に８（フィー
ドフォワード部分のタップが８、フィードバック部分の
タップ数が７）である場合が示されるが、他の次数にお
いても同様にＩＩＲフィルタを構成することができる。

【００７５】図１４は、図１３に示されたＩＩＲフィル
タの具体例を示す図である。ここで、図１４に示された
ＩＩＲフィルタは６ビットの信号を入力し、タップ係数
は１０ビットとされる。また、伝達関数の分母及び分子
に次数は７次とされる。このような構成を有するＩＩＲ
フィルタにおいては、分母及び分子に一次式を乗じるこ
とにより分母の一次の係数が０とされ、その結果得られ
る時間的余裕の間にＣＬＡ４によって冗長表現から通常
の２進数への変換が行われる。

【００７６】また、図１４に示されたＩＩＲフィルタに
おいては、動作速度を優先させるためフリップフロップ
が全て加算器側に配置される。また、フィードバック側
は入力信号のビット数が大きいため、乗算結果を４つの
２進数の和として出力する構成とし、加算木は４−２圧
縮器で構成される。また、オフセットをキャンセルする
ための定数を最初に加える構成とされている。ここで、
該４−２圧縮器の遅延時間を全加算器の１．５倍とする
と、最高周波数はほぼ全加算器の遅延時間の３倍とフリ
ップフロップのセットアップ時間との和の逆数となる。
また、出力の遅延は２クロック以内となる。 ［実施の形態３］図１５は、本発明の実施の形態３に係
るＭＤＦＥ（Multi-level Decision Feedback Equalize
r）判定器の構成を示す図である。図１５に示されるよ
うに、本実施の形態３に係るＭＤＦＥ判定器は、上記フ
ィルタを組み合わせることにより得られ、二つのＦＩＲ
フィルタ７，８及び判定部９を備える。

【００７７】ここで、ＦＩＲフィルタ７は６ビットの信
号を入力すると共に、タップ係数が１０ビットでタップ
数が１０とされ、フォワードイコライザとして用いられ
る。また、ＦＩＲフィルタ８は１ビットの信号を入力す
ると共に、タップ係数が８ビットでタップ数が１２とさ
れ、フィードバックイコライザとして用いられる。

【００７８】また、この場合には２クロックに相当する
時間内に最も内側のフィードバックが行われるようにす
るため、ＦＩＲフィルタ８の出力は二つに分けられてい
る。そして、スライサ６はＦＩＲフィルタ７の出力とＦ
ＩＲフィルタ８の出力との和における正負を判定する回
路であり、キャリー先見回路により実現できる。

【００７９】なお、図１５に示されたＭＤＦＥ判定器に
おいては、ハード量または消費電力と動作速度のバラン
スをとる必要がある場合を想定して、遅延回路１を構成
するフリップフロップが入力パスと加算パスの双方に分
散された例が示されるが、動作速度を優先させる場合に
は、全てのフリップフロップを加算パスに配置する構成
が好ましい。 （付記１） 入力信号に応じて生成された複数の内部信
号に対して線型演算を施すデジタルフィルタ回路であっ
て、前記線型演算の過程において算出される値を、和が
前記値となるような少なくとも二つの符号無し２進数に
より示す演算手段を備えたことを特徴とするデジタルフ
ィルタ回路。 （付記２） 入力信号に応じて生成された複数の内部信
号に対して線型演算を施すデジタルフィルタ回路であっ
て、前記線型演算の過程において算出される値を、和が
前記値となるような少なくとも二つの２の補数表現によ
る符号付き２進数により示す演算手段を備えたことを特
徴とするデジタルフィルタ回路。 （付記３） 前記演算手段は、全加算器を並列接続する
ことにより得られるＮビット桁上げ保存加算器、または
Ｌ個の２進数による演算結果をＭ個の２進数として出力
するＮビット加算器（Ｌ，Ｍ，Ｎは共に正の整数で、Ｌ
＞Ｍ＞１）を含む付記１または付記２に記載のデジタル
フィルタ回路。 （付記４） 前記Ｎビット加算器は、縦列または木構造
となるように接続されたＮビット桁上げ保存加算器を含
む付記３に記載のデジタルフィルタ回路。 （付記５） 前記演算手段は、直列接続され前記内部信
号を順次加算する複数の加算手段と、前記複数の加算手
段の間に接続され、前記内部信号を遅延させる遅延手段
とを含む付記１に記載のデジタルフィルタ回路。 （付記６） 前記演算手段は、前記線型演算の過程にお
いて得られた２進数に対し最上位ビットを反転した上で
加算を行うと共に、該加算により得られた和に定数を加
えることによって前記和を補正する付記１に記載のデジ
タルフィルタ回路。 （付記７） 前記演算手段は、前記線型演算の過程にお
いて得られた値をフィードバックするフィードバック手
段を含み、前記フィードバック手段によりフィードバッ
クされた信号と前記入力信号との加算結果を、和が前記
加算結果となるような少なくとも二つの信号により示す
付記１に記載のデジタルフィルタ回路。 （付記８） 前記演算手段は、前記値を２進数で表した
上でフィードバックするフィードバック手段と、前記フ
ィードバック手段によりフィードバックされた信号と前
記入力信号とに応じて前記線型演算を実行する手段とを
含む付記１に記載のデジタルフィルタ回路。 （付記９） 前記フィードバック手段は、前記値を２進
数により表す桁上げ先見加算器を含む付記８に記載のデ
ジタルフィルタ回路。 （付記１０） 入力信号に応じて生成された複数の内部
信号に対して線型演算を施すデジタルフィルタ回路であ
って、伝達関数の分母及び分子に同じ多項式を乗ずるこ
とにより低次フィードバック信号に対するフィルタ係数
が０となるように構成されるフィードバック手段を備え
たデジタルフィルタ回路。 （付記１１） 前記フィードバック手段は、伝達関数の
分母及び分子に同じ多項式を乗ずることにより低次フィ
ードバック信号に対するフィルタ係数が０となるように
構成される付記７または付記８に記載のデジタルフィル
タ回路。

【発明の効果】上述の如く、本発明に係るデジタルフィ
ルタ回路によれば、入力信号のビット数によらず所定時
間内に線型演算を遂行することが出来るため、高速な動
作を実現することができる。また、本発明に係るデジタ
ルフィルタ回路は、タップ数等に依らず、２進数による
演算を実行する加算器によって容易に構成することがで
きるため、回路設計の自由度が高められたデジタルフィ
ルタ回路を提供することができる。

【００８０】また、線型演算の過程において得られた２
進数に対し最上位ビットを反転した上で加算を行うと共
に、該加算により得られた和に定数を加えることによっ
て該和を補正するものとすれば、余分な符号拡張を回避
することができるため、回路規模を低減することができ
る。

【００８１】また、本発明に係るデジタルフィルタ回路
によれば、入力信号のビット数によらず所定の時間内に
線型演算を遂行し高速動作を実現すると共に、回路設計
の自由度が高められた簡易な構成を有するＩＩＲフィル
タを提供することができる。

【図面の簡単な説明】

【図１】従来におけるタップ付き遅延線型のＦＩＲフィ
ルタにおける第一の構成例を示す図である。

【図２】従来におけるタップ付き遅延線型のＦＩＲフィ
ルタにおける第二の構成例を示す図である。

【図３】従来におけるタップ付き遅延線型のＦＩＲフィ
ルタにおける第三の構成例を示す図である。

【図４】本発明の実施の形態１に係るＦＩＲ型デジタル
フィルタ回路の構成を示す図である。

【図５】図４に示されたＦＩＲ型デジタルフィルタ回路
における第一の具体例を示す図である。

【図６】図５に示された乗算器の動作を説明する図であ
る。

【図７】図４に示されたＦＩＲ型デジタルフィルタ回路
における第二の具体例を示す図である。

【図８】本発明の実施の形態２に係るＩＩＲ型デジタル
フィルタ回路の第一の構成例を示す図である。

【図９】本発明の実施の形態２に係るＩＩＲ型デジタル
フィルタ回路の第二の構成例を示す図である。

【図１０】本発明の実施の形態２に係るＩＩＲ型デジタ
ルフィルタ回路の第三の構成例を示す図である。

【図１１】本発明の実施の形態２に係るＩＩＲ型デジタ
ルフィルタ回路の第四の構成例を示す図である。

【図１２】本発明の実施の形態２に係るＩＩＲ型デジタ
ルフィルタ回路の第五の構成例を示す図である。

【図１３】本発明の実施の形態２に係るＩＩＲ型デジタ
ルフィルタ回路の第六の構成例を示す図である。

【図１４】図１３に示されたＩＩＲ型デジタルフィルタ
回路の具体例を示す図である。

【図１５】本発明の実施の形態３に係るＭＤＦＥ（Mult
i-level Decision Feedback Equalizer）判定器の構成
を示す図である。

【符号の説明】

１ 遅延回路 ２ 乗算器 ３ 加算器 ４ キャリー先見（Carry Look Ahead）加算器（ＣＬ
Ａ） ５ ４−２圧縮器 ６ スライサ（正負判定回路） ７，８ ＦＩＲフィルタ ９ 判定部 １０ 入力パス １１ 加算パス

Claims (10)

【特許請求の範囲】
1. 【請求項１】 入力信号に応じて生成された複数の内部
   信号に対して線型演算を施すデジタルフィルタ回路であ
   って、 前記線型演算の過程において算出される値を、和が前記
   値となるような少なくとも二つの符号無し２進数により
   示す演算手段を備えたことを特徴とするデジタルフィル
   タ回路。
2. 【請求項２】 入力信号に応じて生成された複数の内部
   信号に対して線型演算を施すデジタルフィルタ回路であ
   って、 前記線型演算の過程において算出される値を、和が前記
   値となるような少なくとも二つの２の補数表現による符
   号付き２進数により示す演算手段を備えたことを特徴と
   するデジタルフィルタ回路。
3. 【請求項３】 前記演算手段は、全加算器を並列接続す
   ることにより得られるＮビット桁上げ保存加算器、また
   はＬ個の２進数による演算結果をＭ個の２進数として出
   力するＮビット加算器（Ｌ，Ｍ，Ｎは共に正の整数で、
   Ｌ＞Ｍ＞１）を含む請求項１または２に記載のデジタル
   フィルタ回路。
4. 【請求項４】 前記Ｎビット加算器は、縦列または木構
   造となるように接続されたＮビット桁上げ保存加算器を
   含む請求項３に記載のデジタルフィルタ回路。
5. 【請求項５】 前記演算手段は、 直列接続され前記内部信号を順次加算する複数の加算手
   段と、 前記複数の加算手段の間に接続され、前記内部信号を遅
   延させる遅延手段とを含む請求項１に記載のデジタルフ
   ィルタ回路。
6. 【請求項６】 前記演算手段は、前記線型演算の過程に
   おいて得られた２進数に対し最上位ビットを反転した上
   で加算を行うと共に、該加算により得られた和に定数を
   加えることによって前記和を補正する請求項１に記載の
   デジタルフィルタ回路。
7. 【請求項７】 前記演算手段は、前記線型演算の過程に
   おいて得られた値をフィードバックするフィードバック
   手段を含み、 前記フィードバック手段によりフィードバックされた信
   号と前記入力信号との加算結果を、和が前記加算結果と
   なるような少なくとも二つの信号により示す請求項１に
   記載のデジタルフィルタ回路。
8. 【請求項８】 前記演算手段は、前記値を２進数で表し
   た上でフィードバックするフィードバック手段と、 前記フィードバック手段によりフィードバックされた信
   号と前記入力信号とに応じて前記線型演算を実行する手
   段とを含む請求項１に記載のデジタルフィルタ回路。
9. 【請求項９】 入力信号に応じて生成された複数の内部
   信号に対して線型演算を施すデジタルフィルタ回路であ
   って、 伝達関数の分母及び分子に同じ多項式を乗ずることによ
   り低次フィードバック信号に対するフィルタ係数が０と
   なるように構成されるフィードバック手段を備えたデジ
   タルフィルタ回路。
10. 【請求項１０】 前記フィードバック手段は、伝達関数
    の分母及び分子に同じ多項式を乗ずることにより低次フ
    ィードバック信号に対するフィルタ係数が０となるよう
    に構成される請求項７または８に記載のデジタルフィル
    タ回路。