JPH0519170B2 - - Google Patents
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- JPH0519170B2 JPH0519170B2 JP58134586A JP13458683A JPH0519170B2 JP H0519170 B2 JPH0519170 B2 JP H0519170B2 JP 58134586 A JP58134586 A JP 58134586A JP 13458683 A JP13458683 A JP 13458683A JP H0519170 B2 JPH0519170 B2 JP H0519170B2
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- JP
- Japan
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- multiplier
- output
- adder
- bits
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- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Computational Mathematics (AREA)
- Computing Systems (AREA)
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- General Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デイジタル信号処理に用いられる演
算装置に関するものである。
算装置に関するものである。
従来例の構成とその問題点
近年、デイジタル信号処理の手方はLSI化が可
能であり、高精度化が可能である等々の特徴から
多くの注目を集めるようになつた。一方、デイジ
タル信号処理の特徴として、いわゆる積和演算が
あげられる。
能であり、高精度化が可能である等々の特徴から
多くの注目を集めるようになつた。一方、デイジ
タル信号処理の特徴として、いわゆる積和演算が
あげられる。
この積和演算を高速に行うため、従来から第１
図に示す様な演算装置が用いられている。１は二
つの入力ｘ、ｙの間で乗算を行う乗算器であり、
２及び３は入力ラツチである。４は乗算器１の出
力と、後述のアキユムレータ５の出力との加算を
行う加算器であり、６及び７は入力ラツチであ
る。５は加算器４の出力を蓄えるアキユメレータ
である。また、一般に数体系としては、固定小数
点で負数は２の補数で表現される系を用いる事が
多いので、本例もこの系を用いるものとする。
図に示す様な演算装置が用いられている。１は二
つの入力ｘ、ｙの間で乗算を行う乗算器であり、
２及び３は入力ラツチである。４は乗算器１の出
力と、後述のアキユムレータ５の出力との加算を
行う加算器であり、６及び７は入力ラツチであ
る。５は加算器４の出力を蓄えるアキユメレータ
である。また、一般に数体系としては、固定小数
点で負数は２の補数で表現される系を用いる事が
多いので、本例もこの系を用いるものとする。
以上のように構成された従来の演算装置につい
て、以下その動作を説明する。
て、以下その動作を説明する。
乗算器１の出力は入力ラツチ７を経て加算器４
の一方の入力に接続されている。また、加算器４
の出力はアキユムレータ５に蓄えられるが、アキ
ユムレータ５の出力は加算器４のもう一つの入力
に入力ラツチ６を通して接続されている。そこで
乗算器１と加算器４とをパイプライン動作させて
積和演算を行う事ができる。すなわち、N 〓i=O xiyiを
求める際、各ステツプで、乗算器１でxoyoを求
め、並行して加算器４で入力ラツチ７に存在する
xo-1・yo-1と入力ラツチ６に存在するN-2 〓i=O xiyiとの
加算を行い、アキユムレータ５にN-1 〓i=O xiyiを求め
る。このようにして積和演算を行う事により最終
的にアキユムレータ５にN 〓i=O xiyiを求めることがで
きる。
の一方の入力に接続されている。また、加算器４
の出力はアキユムレータ５に蓄えられるが、アキ
ユムレータ５の出力は加算器４のもう一つの入力
に入力ラツチ６を通して接続されている。そこで
乗算器１と加算器４とをパイプライン動作させて
積和演算を行う事ができる。すなわち、N 〓i=O xiyiを
求める際、各ステツプで、乗算器１でxoyoを求
め、並行して加算器４で入力ラツチ７に存在する
xo-1・yo-1と入力ラツチ６に存在するN-2 〓i=O xiyiとの
加算を行い、アキユムレータ５にN-1 〓i=O xiyiを求め
る。このようにして積和演算を行う事により最終
的にアキユムレータ５にN 〓i=O xiyiを求めることがで
きる。
しかしながら、ここでxi、yi、〓xiyi等の値は
有限ビツト長で表現されなければならない事及び
乗算器１の出力のビツト長は乗算器１の二つの入
力のビツト長の和になる事に注目する必要があ
る。例えば、今、乗算器１の二つの入力が第２図
ａに示すように16ビツトで表現されるているとす
る。普通一般に、第２図ａに示すようなデータの
小数点としては符号ビツドである最上位ビツトの
右にあると考える。そこで入力データとしては、
−１から１未満の範囲の値が扱える。一方、この
時の乗算器１の出力は第２図ｂに示すように32ビ
ツトとなる。ここで符号ビツトとなる最上位ビツ
トは第２図ａの場合と異り２′となつている。こ
れは乗算器１の入力が共に−１の時には出力が１
（＝2°）となり、この時２′が符号＋を表現するた
めである。乗算器１の出力を最大限に利用するた
めには、加算器４は32ビツト加算を行う必要があ
る。しかし一般には乗算器１の出力である32ビツ
ト長のデータの中で下位のビツトは沢山の誤差が
含まれる事、及び32ビツトの加算器はハードウエ
ア上規模が大きくなる事等の理由により、上位の
十数ビツトのみを加算するのが普通である。ま
た、第２図ｂで、２′が示すビツトは（−１）×
（−１）の乗算を行つた時にのみ必要となるビツ
トであるので、乗算器１の出力のこのビツトは一
般には無視される。そこで加算器４を今20ビツト
とすると、乗算器１の出力の中で、第２図ｂで
〓〓で示した20ビツトが加算器４の入力となる。
有限ビツト長で表現されなければならない事及び
乗算器１の出力のビツト長は乗算器１の二つの入
力のビツト長の和になる事に注目する必要があ
る。例えば、今、乗算器１の二つの入力が第２図
ａに示すように16ビツトで表現されるているとす
る。普通一般に、第２図ａに示すようなデータの
小数点としては符号ビツドである最上位ビツトの
右にあると考える。そこで入力データとしては、
−１から１未満の範囲の値が扱える。一方、この
時の乗算器１の出力は第２図ｂに示すように32ビ
ツトとなる。ここで符号ビツトとなる最上位ビツ
トは第２図ａの場合と異り２′となつている。こ
れは乗算器１の入力が共に−１の時には出力が１
（＝2°）となり、この時２′が符号＋を表現するた
めである。乗算器１の出力を最大限に利用するた
めには、加算器４は32ビツト加算を行う必要があ
る。しかし一般には乗算器１の出力である32ビツ
ト長のデータの中で下位のビツトは沢山の誤差が
含まれる事、及び32ビツトの加算器はハードウエ
ア上規模が大きくなる事等の理由により、上位の
十数ビツトのみを加算するのが普通である。ま
た、第２図ｂで、２′が示すビツトは（−１）×
（−１）の乗算を行つた時にのみ必要となるビツ
トであるので、乗算器１の出力のこのビツトは一
般には無視される。そこで加算器４を今20ビツト
とすると、乗算器１の出力の中で、第２図ｂで
〓〓で示した20ビツトが加算器４の入力となる。
しかしここでオーバフローという問題を考える
必要がある。N 〓i=O xiyiを第１図に示す演算装置で求
める場合、乗算結果のxiyiが異るｉで、正及び負
の値をとる時は、加算器４内でオーバフローが発
生する事は比較的少ない。そこでこの時は従来の
様に乗算器１の出力、今の場合20ビツトを加算器
４の演算ビツト長とする事により、加算器４のも
つ最大加算精度で加算できる。しかし、この場合
においてもオーバフローが発生した時には、アキ
ユムレータ５の内容は無意味なものとなる。一方
信号のパワーを求める時、すなわちN 〓i=1 xi 2求める
時には、x2 iの値は必ず正であるので、加算器４内
でオーバフローが発生する恐れは十分にある。
必要がある。N 〓i=O xiyiを第１図に示す演算装置で求
める場合、乗算結果のxiyiが異るｉで、正及び負
の値をとる時は、加算器４内でオーバフローが発
生する事は比較的少ない。そこでこの時は従来の
様に乗算器１の出力、今の場合20ビツトを加算器
４の演算ビツト長とする事により、加算器４のも
つ最大加算精度で加算できる。しかし、この場合
においてもオーバフローが発生した時には、アキ
ユムレータ５の内容は無意味なものとなる。一方
信号のパワーを求める時、すなわちN 〓i=1 xi 2求める
時には、x2 iの値は必ず正であるので、加算器４内
でオーバフローが発生する恐れは十分にある。
さらに、従来の様に乗算器１の出力の中で２′
の桁を無視すると、xi＝yi＝−１という状態が起
つた時に乗算器１の出力は＋１でなく−１とな
り、従つてそれ以降アキユムレータ５の内容は無
意味なものとなる。
の桁を無視すると、xi＝yi＝−１という状態が起
つた時に乗算器１の出力は＋１でなく−１とな
り、従つてそれ以降アキユムレータ５の内容は無
意味なものとなる。
また、乗算器１を整数型、すなわち、入力デー
タの各ビツトの重みを第２図ｃに、示す様に扱い
たい事がある。そこで乗算器１の出力の各ビツト
の重みは、第２図ｄに示す様になる。ところが、
今乗算器１の出力の中で、加算器４に接続されて
いるのるは〓〓で示したビツトだけである。従つ
て、整数型の乗算を行う時には、乗算器１の入力
としては、第２図ｅに示した形にする必要があり
取扱いが非常に面倒となる。
タの各ビツトの重みを第２図ｃに、示す様に扱い
たい事がある。そこで乗算器１の出力の各ビツト
の重みは、第２図ｄに示す様になる。ところが、
今乗算器１の出力の中で、加算器４に接続されて
いるのるは〓〓で示したビツトだけである。従つ
て、整数型の乗算を行う時には、乗算器１の入力
としては、第２図ｅに示した形にする必要があり
取扱いが非常に面倒となる。
発明の目的
本発明の目的は、上記従来の問題を解消するも
ので、 (1) −１から１未満の数体系で積和演算を行うモ
ード。
ので、 (1) −１から１未満の数体系で積和演算を行うモ
ード。
(2) オーバフローを生じにくい形で積和を行うモ
ード。
ード。
(3) 整数型の乗算を行うモード。
の３種類のモードを簡易に実現できる演算装置を
提供することを目的とする。
提供することを目的とする。
発明の構成
本発明は、二つの入力の積を求める乗算器と、
前記乗算器の出力を左右任意ビツト分算術シフト
を行うと共に入力ビツト数よりも少ないビツト数
で出力するバレルシフタと、前記バレルシフタの
出力が一方の入力端に加えられる加算器と、前記
加算器の出力を蓄えるアキユムレータと、前記バ
レルシフタへ定常的にシフト数を指示するレジス
タとを具備し、上記加算器は他方の入力端に上記
アキユムレータの出力を加え、前記バレルシフタ
と前記アキユムレータの出力を加算するように構
成したことを特徴とする演算装置であり、バレル
シフタで乗算器の出力の算術シフトを行う事によ
り、上述した３種類のモードを実現することがで
きる利点を有する。
前記乗算器の出力を左右任意ビツト分算術シフト
を行うと共に入力ビツト数よりも少ないビツト数
で出力するバレルシフタと、前記バレルシフタの
出力が一方の入力端に加えられる加算器と、前記
加算器の出力を蓄えるアキユムレータと、前記バ
レルシフタへ定常的にシフト数を指示するレジス
タとを具備し、上記加算器は他方の入力端に上記
アキユムレータの出力を加え、前記バレルシフタ
と前記アキユムレータの出力を加算するように構
成したことを特徴とする演算装置であり、バレル
シフタで乗算器の出力の算術シフトを行う事によ
り、上述した３種類のモードを実現することがで
きる利点を有する。
実施例の説明
以下、本発明の一実施例について図面を参照し
ながら説明する。第３図は本発明の一実施例にお
ける演算装置の構成を示すものである。第３図に
おいて、３１は二つの16ビツト長のデータｘ、ｙ
の間で乗算を行い32ビツト長の結果を出力する乗
算器であり、３２及び３３は16ビツト長の入力ラ
ツチである。３４は後述のバレルシフタ３８出力
と、後述のアキユムレータ３５の出力との加算を
行う処理幅が20ビツトの加算器であり、３６及び
３７は20ビツト長の入力ラツチである。３５は加
算器３４の出力を蓄える20ビツト長のアキユムレ
ータである。３８はバレルシフタであり、乗算器
３１の出力である32ビツト長のデータを任意ビツ
ト数分だけ算術シフトを行い、さらに20ビツト長
のデータのみを入力ラツチ３７に出力する。３９
はバレルシフタ３８がシフトすべきビツト数を保
持しているレジスタである。
ながら説明する。第３図は本発明の一実施例にお
ける演算装置の構成を示すものである。第３図に
おいて、３１は二つの16ビツト長のデータｘ、ｙ
の間で乗算を行い32ビツト長の結果を出力する乗
算器であり、３２及び３３は16ビツト長の入力ラ
ツチである。３４は後述のバレルシフタ３８出力
と、後述のアキユムレータ３５の出力との加算を
行う処理幅が20ビツトの加算器であり、３６及び
３７は20ビツト長の入力ラツチである。３５は加
算器３４の出力を蓄える20ビツト長のアキユムレ
ータである。３８はバレルシフタであり、乗算器
３１の出力である32ビツト長のデータを任意ビツ
ト数分だけ算術シフトを行い、さらに20ビツト長
のデータのみを入力ラツチ３７に出力する。３９
はバレルシフタ３８がシフトすべきビツト数を保
持しているレジスタである。
以上の様に構成された本実施例の演算装置につ
いて以下その動作を説明する。
いて以下その動作を説明する。
先ず、−１から１未満の数体系で積和を行うモ
ードについて述べる。乗算器３１に第４図ａに示
す入力を与えると第４図ｂに示す出力が得られ
る。この時、シフト数レジスタ３９には０を予め
設定しておく。その結果、第４図ｃに示すように
乗算器３１出力の内20〜2-19の重みをもつビツト
のみが加算器３４に入力される。そこで従来通り
の積和演算が行われる。
ードについて述べる。乗算器３１に第４図ａに示
す入力を与えると第４図ｂに示す出力が得られ
る。この時、シフト数レジスタ３９には０を予め
設定しておく。その結果、第４図ｃに示すように
乗算器３１出力の内20〜2-19の重みをもつビツト
のみが加算器３４に入力される。そこで従来通り
の積和演算が行われる。
次に、オーバフローを生じにくい形で積和を行
うモードについて述べる。今、積和演算の途中あ
るいは最終のデータが−６から６未満の範囲の値
をとる恐れがあるとする。この時には、予めレジ
スタ３９に−３を設定しておく。その結果、乗算
器３１の出力は右に３ビツト算術シフトされ、第
４図ｄに示すように2-16の重みをもつビツトを最
下位ビツトとして加算器３４に入力される。すな
わち加算器３４は−６から６未満のデータが扱え
る事になり、従つてオーバーフローは全く生じな
い。また、乗算器３１の入力が共に−１の時にも
乗算結果は正しく使用される。
うモードについて述べる。今、積和演算の途中あ
るいは最終のデータが−６から６未満の範囲の値
をとる恐れがあるとする。この時には、予めレジ
スタ３９に−３を設定しておく。その結果、乗算
器３１の出力は右に３ビツト算術シフトされ、第
４図ｄに示すように2-16の重みをもつビツトを最
下位ビツトとして加算器３４に入力される。すな
わち加算器３４は−６から６未満のデータが扱え
る事になり、従つてオーバーフローは全く生じな
い。また、乗算器３１の入力が共に−１の時にも
乗算結果は正しく使用される。
最後に整数型の乗算を行うモードについて、述
べる。この時には、予めレジスタ３９に＋11を設
定し、また乗算器３１の入力データとして第５図
ａに示す形のデータを与える。その結果、乗算器
３１の出力は第５図ｂに示すものとなるがシフト
数レジスタ３９に＋11が設定してあるのでバレル
シフタ３８で左に11ビツトシフトが行われ、加算
器３４に送られるデータは、第５図ｃに示すよう
に乗算器３１の最下位ビツトが正しく、加算器３
４の最下位ビツトとなる。従つて従来の様に第２
図ｅに示すように入力データの桁合せをする必要
は全くない取扱いが非常に簡単となる。
べる。この時には、予めレジスタ３９に＋11を設
定し、また乗算器３１の入力データとして第５図
ａに示す形のデータを与える。その結果、乗算器
３１の出力は第５図ｂに示すものとなるがシフト
数レジスタ３９に＋11が設定してあるのでバレル
シフタ３８で左に11ビツトシフトが行われ、加算
器３４に送られるデータは、第５図ｃに示すよう
に乗算器３１の最下位ビツトが正しく、加算器３
４の最下位ビツトとなる。従つて従来の様に第２
図ｅに示すように入力データの桁合せをする必要
は全くない取扱いが非常に簡単となる。
発明の効果
本発明の演算装置は、乗算器と、前記乗算器の
出力を左右任意ビツト分算術シフトを行うと共に
入力ビツト数よりも少ないビツト数で出力するバ
レルシフタと、前記バレルシフタの出力と後述の
アキユムレータの出力とを加算する加算器と、前
記加算器の出力を蓄えるアキユムレータと、前記
バレルシフタにシフト数を与えるレジスタとを備
え、このレジスタに適切な値を設定する事によ
り、乗算器の出力の中から所望のビツト列を切出
し、これを加算器の入力とすることができる。そ
してレジスタに設定する値により、 (1) −１から１未満の数体系で積和演算を行うモ
ード。
出力を左右任意ビツト分算術シフトを行うと共に
入力ビツト数よりも少ないビツト数で出力するバ
レルシフタと、前記バレルシフタの出力と後述の
アキユムレータの出力とを加算する加算器と、前
記加算器の出力を蓄えるアキユムレータと、前記
バレルシフタにシフト数を与えるレジスタとを備
え、このレジスタに適切な値を設定する事によ
り、乗算器の出力の中から所望のビツト列を切出
し、これを加算器の入力とすることができる。そ
してレジスタに設定する値により、 (1) −１から１未満の数体系で積和演算を行うモ
ード。
(2) オーバフローを生じにくい数体系で積和演算
を行うモード。
を行うモード。
(3) 整数型の乗算を行うモード。
の３つのモードが簡単に実現できる。そして第２
のモードは従来とは異なりオーバフローを考える
必要がなにので、信号処理演算には大きな効果を
もたらす。また、−１×−１の乗算も扱えるよう
になる。また第３のモードでは、従来とは異な
り、乗算器入力の桁を調整する必要がないので、
乗算器入力の扱いが大変簡単となるなどの利点を
有するものである。
のモードは従来とは異なりオーバフローを考える
必要がなにので、信号処理演算には大きな効果を
もたらす。また、−１×−１の乗算も扱えるよう
になる。また第３のモードでは、従来とは異な
り、乗算器入力の桁を調整する必要がないので、
乗算器入力の扱いが大変簡単となるなどの利点を
有するものである。
第１図は従来の演算装置のブロツク図、第２図
は従来装置におけるデータ列を示す図、第３図は
本発明の一実施例の演算装置を示すブロツク図、
第４図及び第５図は本発明の一実施例におけるデ
ータ列を示す図である。 ３１……乗算器、３４……加算器、３５……ア
キユムレータ、３８……バレルシフタ、３９……
レジスタ。
は従来装置におけるデータ列を示す図、第３図は
本発明の一実施例の演算装置を示すブロツク図、
第４図及び第５図は本発明の一実施例におけるデ
ータ列を示す図である。 ３１……乗算器、３４……加算器、３５……ア
キユムレータ、３８……バレルシフタ、３９……
レジスタ。
Claims (1)
- １ 二つの入力の積を求める乗算器と、前記乗算
器の出力を左右任意ビツト分算術シフトを行うと
共に入力ビツト数よりも少ないビツト数で出力す
るバレルシフタと、前記バレルシフタの出力が一
方と入力端に加えられる加算器と、前記加算器の
出力を蓄えるアキユムレータと、前記バレルシフ
タへ、前記乗算器出力の中から所望の位置の連続
するビツトを切り出すためのシフト数を指示する
レジスタとを具備し、上記加算器は他方の入力端
に上記アキユムレータの出力を加え、前記バレル
シフタと前記アキユムレータの出力を加算するよ
うに構成したことを特徴とする積和演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134586A JPS6027024A (ja) | 1983-07-22 | 1983-07-22 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134586A JPS6027024A (ja) | 1983-07-22 | 1983-07-22 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027024A JPS6027024A (ja) | 1985-02-12 |
| JPH0519170B2 true JPH0519170B2 (ja) | 1993-03-16 |
Family
ID=15131835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58134586A Granted JPS6027024A (ja) | 1983-07-22 | 1983-07-22 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027024A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101529851B1 (ko) * | 2006-09-01 | 2015-06-17 | 가부시키가이샤 니콘 | 이동체 구동 방법 및 이동체 구동 시스템, 패턴 형성 방법 및 장치, 노광 방법 및 장치, 그리고 디바이스 제조 방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177964A (ja) * | 1984-09-25 | 1986-04-21 | Ricoh Co Ltd | デジタル信号処理装置 |
| JPS6211933A (ja) * | 1985-07-09 | 1987-01-20 | Nec Corp | 演算回路 |
| JPS6398071A (ja) * | 1986-10-14 | 1988-04-28 | Nec Corp | 演算回路 |
| JPS63157269A (ja) * | 1986-12-22 | 1988-06-30 | Nec Corp | 演算回路 |
| JP2007131128A (ja) * | 2005-11-10 | 2007-05-31 | Fuji Electric Systems Co Ltd | 鉄道車両用電力変換装置 |
| JP4890521B2 (ja) * | 2008-09-22 | 2012-03-07 | 株式会社日立製作所 | 鉄道車両の床下電気品の車体実装構造及び床下電気品 |
| JP5374409B2 (ja) | 2010-02-18 | 2013-12-25 | 川崎重工業株式会社 | 鉄道車両のバッテリー格納装置 |
-
1983
- 1983-07-22 JP JP58134586A patent/JPS6027024A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101529851B1 (ko) * | 2006-09-01 | 2015-06-17 | 가부시키가이샤 니콘 | 이동체 구동 방법 및 이동체 구동 시스템, 패턴 형성 방법 및 장치, 노광 방법 및 장치, 그리고 디바이스 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6027024A (ja) | 1985-02-12 |
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