JPH0624310B2 - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
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- JPH0624310B2 JPH0624310B2 JP59128821A JP12882184A JPH0624310B2 JP H0624310 B2 JPH0624310 B2 JP H0624310B2 JP 59128821 A JP59128821 A JP 59128821A JP 12882184 A JP12882184 A JP 12882184A JP H0624310 B2 JPH0624310 B2 JP H0624310B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルフィルタ、特にディジタルビデ
オ信号のような高速のデータの信号処理に使用されるも
のに好適なディジタルフィルタに関する。
オ信号のような高速のデータの信号処理に使用されるも
のに好適なディジタルフィルタに関する。
ディジタルフィルタとして、非巡回形（ＦＩＲ）ディジ
タルフィルタと巡回形ディジタルフィルタ（ＩＩＲ）と
が知られている。
タルフィルタと巡回形ディジタルフィルタ（ＩＩＲ）と
が知られている。
ディジタルビデオ信号用の急峻な帯域制限フィルタ等の
用途においては、非巡回形ディジタルフィルタと比較し
てより低い次数即ちより簡単なハードウエアで所望の特
性が得られる巡回形ディジタルフィルタの実現が期待さ
れている。巡回形ディジタルフィルタの一構成方法とし
て、伝達関数の分母部分とその分子部分とを分離して構
成し、２入力の加算器のみで構成することが考えられ
る。この場合には、フィードバック演算及びフィードフ
ォワード演算を行う必要があるため、高速論理素子を用
いて構成しなければならず、従って、消費電力が低い
が、動作速度の遅いＣＭＯＳを使用できない問題点があ
った。
用途においては、非巡回形ディジタルフィルタと比較し
てより低い次数即ちより簡単なハードウエアで所望の特
性が得られる巡回形ディジタルフィルタの実現が期待さ
れている。巡回形ディジタルフィルタの一構成方法とし
て、伝達関数の分母部分とその分子部分とを分離して構
成し、２入力の加算器のみで構成することが考えられ
る。この場合には、フィードバック演算及びフィードフ
ォワード演算を行う必要があるため、高速論理素子を用
いて構成しなければならず、従って、消費電力が低い
が、動作速度の遅いＣＭＯＳを使用できない問題点があ
った。
従って、この発明は、低消費電力の低速の論理素子によ
り、ディジタルビデオ信号のような高速データの場合で
も、フィードフォワード演算を可能とし、巡回形フィル
タを実現できるディジタルフィルタの提供を目的とする
ものである。
り、ディジタルビデオ信号のような高速データの場合で
も、フィードフォワード演算を可能とし、巡回形フィル
タを実現できるディジタルフィルタの提供を目的とする
ものである。
この発明は、データの加算又は減算を行う時に入力デー
タを複数ビット毎に区切り、この区切られた複数ビット
の上位ビット側の複数ビット程遅延させて加算すると共
に、加算器の入力及び出力並びにキャリー伝播路の夫々
にパイプライン用レジスタを設ける演算方式（ビットス
ライス・パイプライン演算と称する。）を用いる。
タを複数ビット毎に区切り、この区切られた複数ビット
の上位ビット側の複数ビット程遅延させて加算すると共
に、加算器の入力及び出力並びにキャリー伝播路の夫々
にパイプライン用レジスタを設ける演算方式（ビットス
ライス・パイプライン演算と称する。）を用いる。
この発明は、入力ディジタル信号をｎビット（ｎは正の
整数）毎に分割し、複数の加算器の一方の入力に上位の
ｎビット群程、入力ディジタル信号のａ（ａは正の整
数）サンプリング周期遅延させて供給すると共に、下位
の加算器のキャリー出力をａサンプリング周期遅延させ
て次位の加算器のキャリー入力に供給するようになし、
入力を所定時間遅延させた後、２のべき乗又は２のべき
乗分の１の係数を乗じて加算器の他方の入力に供給する
ことによって、所望のフィルタ特性を得るようにしたデ
ィジタルフィルタであって、 ｎビットの入力ディジタル信号の各々を２系統に分割
し、その一方をその加算器の他方の入力に供給すると共
に、他方をその加算器よりも上位又は下位の加算器の他
方の入力に供給するようにしたことを特徴とするディジ
タルフィルタである。
整数）毎に分割し、複数の加算器の一方の入力に上位の
ｎビット群程、入力ディジタル信号のａ（ａは正の整
数）サンプリング周期遅延させて供給すると共に、下位
の加算器のキャリー出力をａサンプリング周期遅延させ
て次位の加算器のキャリー入力に供給するようになし、
入力を所定時間遅延させた後、２のべき乗又は２のべき
乗分の１の係数を乗じて加算器の他方の入力に供給する
ことによって、所望のフィルタ特性を得るようにしたデ
ィジタルフィルタであって、 ｎビットの入力ディジタル信号の各々を２系統に分割
し、その一方をその加算器の他方の入力に供給すると共
に、他方をその加算器よりも上位又は下位の加算器の他
方の入力に供給するようにしたことを特徴とするディジ
タルフィルタである。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図において、１、２、３は、夫々フルアダーを示
し、これらのフルアダー１、２、３は、入力Ａ及びＢの
加算出力Ｓを発生すると共に、前段からのキャリー入力
及び次段へのキャリー出力の端子を有している。この一
実施例は、第２図に示すように、単位遅延素子２２を介
され、係数器２３により２−ｍの係数を乗じられたフィ
ードフォワードデータと、入力データＸとを加算器２１
により加算する構成のものである。
し、これらのフルアダー１、２、３は、入力Ａ及びＢの
加算出力Ｓを発生すると共に、前段からのキャリー入力
及び次段へのキャリー出力の端子を有している。この一
実施例は、第２図に示すように、単位遅延素子２２を介
され、係数器２３により２−ｍの係数を乗じられたフィ
ードフォワードデータと、入力データＸとを加算器２１
により加算する構成のものである。
従って、出力Ｓは、Ｓ＝Ｘ＋２−ｍＸ・Ｚ−１で表され
る。
る。
フルアダー１、２、３は、語長が３ｎビットのデータ同
士の加算を行うビットスライス・パイプライン演算方式
の構成とされている。第３図は、フルアダー１、２、３
により構成されたビットスライス・パイプライン方式の
加算器を示し、語長が３ｎビットの一方の入力データＸ
及び語長が３ｎビットの他方の入力データＹの夫々がｎ
ビットずつに分割される。つまり、一方の入力データＸ
が下位から順にX1，X2，X3に分割され、他方の入力デー
タＹが下位から順にY1，Y2，Y3に分割される。
士の加算を行うビットスライス・パイプライン演算方式
の構成とされている。第３図は、フルアダー１、２、３
により構成されたビットスライス・パイプライン方式の
加算器を示し、語長が３ｎビットの一方の入力データＸ
及び語長が３ｎビットの他方の入力データＹの夫々がｎ
ビットずつに分割される。つまり、一方の入力データＸ
が下位から順にX1，X2，X3に分割され、他方の入力デー
タＹが下位から順にY1，Y2，Y3に分割される。
この入力データX1，X2，X3が上位のｎビット程、遅延さ
れて（この例では、X1よりX2が１サンプリング周期遅延
され、X2よりX3が１サンプリング周期遅延されてい
る。）フルアダー１、２、３の一方の入力端子に供給さ
れ、入力データY1，Y2，Y3が同様に上位ビット群程遅延
されて、フルアダー１、２、３の他方の入力端子に供給
されている。フルアダー１のキャリー入力が０とされ、
そのキャリー出力が１サンプリング周期の遅延量のフリ
ップフロップ１４を介して下位のフルアダー２のキャリ
ー入力とされる。フルアダー２のキャリー出力が１サン
プリング周期の遅延量のフリップフロップ１５を介して
下位のフルアダー３のキャリー入力とされる。
れて（この例では、X1よりX2が１サンプリング周期遅延
され、X2よりX3が１サンプリング周期遅延されてい
る。）フルアダー１、２、３の一方の入力端子に供給さ
れ、入力データY1，Y2，Y3が同様に上位ビット群程遅延
されて、フルアダー１、２、３の他方の入力端子に供給
されている。フルアダー１のキャリー入力が０とされ、
そのキャリー出力が１サンプリング周期の遅延量のフリ
ップフロップ１４を介して下位のフルアダー２のキャリ
ー入力とされる。フルアダー２のキャリー出力が１サン
プリング周期の遅延量のフリップフロップ１５を介して
下位のフルアダー３のキャリー入力とされる。
上述のｎビットスライス・パイプライン構成の加算器に
よれば、フルアダー１、２、３の繰り返し動作の限界で
動作させることができ、３ｎビット同士を１個の加算器
により加算する時と比してフルアダー１、２、３として
低速度のものを使用することができる。
よれば、フルアダー１、２、３の繰り返し動作の限界で
動作させることができ、３ｎビット同士を１個の加算器
により加算する時と比してフルアダー１、２、３として
低速度のものを使用することができる。
この一実施例では、入力データX1，X2，X3の夫々に２
−ｍの係数を乗じてフィードフォワードするため、入力
データをｍビット、右にシフトしてフルアダーの他方の
入力端子に供給する。そのため、入力データX1，X2，X3
をフルアダー１、２、３の夫々の一方の入力端子に供給
すると共に、入力データX1，X2，X3の夫々を下位のｍビ
ットと上位の（ｎ−ｍ）ビットとに分割し、この上位の
（ｎ−ｍ）ビットの夫々を１サンプリング周期の遅延量
のレジスタ１１，１２，１３を介してフルアダー１、
２、３の他方の入力端子の下位の（ｎ−ｍ）ビットに供
給する。
−ｍの係数を乗じてフィードフォワードするため、入力
データをｍビット、右にシフトしてフルアダーの他方の
入力端子に供給する。そのため、入力データX1，X2，X3
をフルアダー１、２、３の夫々の一方の入力端子に供給
すると共に、入力データX1，X2，X3の夫々を下位のｍビ
ットと上位の（ｎ−ｍ）ビットとに分割し、この上位の
（ｎ−ｍ）ビットの夫々を１サンプリング周期の遅延量
のレジスタ１１，１２，１３を介してフルアダー１、
２、３の他方の入力端子の下位の（ｎ−ｍ）ビットに供
給する。
これと共に、フルアダー１及び２の入力X1及びX2には、
１サンプリング周期のタイミングのずれがあるので、フ
ルアダー２の入力X2の下位のｍビットをレジスタを介す
ることなく、フルアダー１の他方の入力端子の上位のｍ
ビットに供給する。同様に、フルアダー２及び３の入力
X2及びX3には、１サンプリング周期のタイミングのずれ
があるので、フルアダー３の入力X3の下位のｍビットを
レジスタを介することなく、フルアダー２の他方の入力
端子の上位のｍビットに供給する。更に、フルアダー３
の他方の入力端子の上位のｍビットとして、全て０のデ
ータを供給する。
１サンプリング周期のタイミングのずれがあるので、フ
ルアダー２の入力X2の下位のｍビットをレジスタを介す
ることなく、フルアダー１の他方の入力端子の上位のｍ
ビットに供給する。同様に、フルアダー２及び３の入力
X2及びX3には、１サンプリング周期のタイミングのずれ
があるので、フルアダー３の入力X3の下位のｍビットを
レジスタを介することなく、フルアダー２の他方の入力
端子の上位のｍビットに供給する。更に、フルアダー３
の他方の入力端子の上位のｍビットとして、全て０のデ
ータを供給する。
上述の構成によれば、各フルアダー１、２、３の出力S
1,S2,S3は、入力データX1，X2，X3を遅延させたデータ
に２−ｍを乗じて入力データX1，X2，X3に加算したもの
となり、第２図と同様のフィードフォワード加算を行う
ことができる。第１図に示すこの発明の一実施例では、
右にシフトできるビット数は、最大ｎビットまでであ
る。
1,S2,S3は、入力データX1，X2，X3を遅延させたデータ
に２−ｍを乗じて入力データX1，X2，X3に加算したもの
となり、第２図と同様のフィードフォワード加算を行う
ことができる。第１図に示すこの発明の一実施例では、
右にシフトできるビット数は、最大ｎビットまでであ
る。
第４図は、この発明の他の実施例を示す。この例は、フ
ィードフォワード加算を行う時の係数として、２Ｌ（ｌ
≧０）即ち左にｌビットシフトの場合にこの発明を適用
したものである。
ィードフォワード加算を行う時の係数として、２Ｌ（ｌ
≧０）即ち左にｌビットシフトの場合にこの発明を適用
したものである。
この他の実施例では、出力Ｓは、Ｓ＝Ｘ＋２ｌＸ・Ｚ
−１で表される。
−１で表される。
第４図において、３１、３２、３３の夫々は、ｎビット
のフルアダーであり、入力データX1，X2，X3がフルアダ
ー３１、３２、３３の一方の入力端子に供給される。こ
れと共に、入力データX1，X2，X3がレジスタ４１ｂ，４
２ｂ，４３ｂに供給される。これらのレジスタは、１サ
ンプリング周期の遅延を生じさせるものである。フルア
ダー３１のキャリー出力がフリップフロップ４４を介し
てフルアダー３２のキャリー入力とされ、フルアダー３
２のキャリー出力がフリップフロップ４５を介してフル
アダー３３のキャリー入力とされる。
のフルアダーであり、入力データX1，X2，X3がフルアダ
ー３１、３２、３３の一方の入力端子に供給される。こ
れと共に、入力データX1，X2，X3がレジスタ４１ｂ，４
２ｂ，４３ｂに供給される。これらのレジスタは、１サ
ンプリング周期の遅延を生じさせるものである。フルア
ダー３１のキャリー出力がフリップフロップ４４を介し
てフルアダー３２のキャリー入力とされ、フルアダー３
２のキャリー出力がフリップフロップ４５を介してフル
アダー３３のキャリー入力とされる。
この実施例は、フルアダーの出力をｌビット左にシフト
するので、フルアダーの入力データの上位ｌビットが下
位のフルアダーの他方の入力端子の下位側に供給され
る。この場合、ｎビット毎に１サンプリング周期の遅延
量のずれがあるので、レジスタ４１ａ、４２ａ，４３ａ
を介されたｌビットが下位のフルアダーの他方の入力端
子の下位側に供給される。フルアダー３１の他方の入力
端子の下位ｌビットには、全て０のデータが加えられて
いる。
するので、フルアダーの入力データの上位ｌビットが下
位のフルアダーの他方の入力端子の下位側に供給され
る。この場合、ｎビット毎に１サンプリング周期の遅延
量のずれがあるので、レジスタ４１ａ、４２ａ，４３ａ
を介されたｌビットが下位のフルアダーの他方の入力端
子の下位側に供給される。フルアダー３１の他方の入力
端子の下位ｌビットには、全て０のデータが加えられて
いる。
また、フルアダー３１、３２、３３の他方の入力端子の
上位（ｎ−ｌ）ビットには、レジスタ４１ｂ，４２ｂ，
４３ｂからの自己の入力データの下位（ｎ−ｌ）ビット
が供給される。この発明の他の実施例によれば、各フル
アダー３１、３２、３３の出力S1，S2，S3は、入力デー
タX1，X2，X3を遅延したものに２Ｌを乗じて入力データ
X1，X2，X3に加算したものとなる。この他の実施例は、
（ｌ≦ｎ）の場合に限らず、（ｌ≧ｎ）の任意のｌビッ
トのシフトが可能である。但し、ｎビットのフルアダー
の境を１個飛び越して左にシフトする毎に、１サンプリ
ング周期ずつ余分に遅延する必要がある。
上位（ｎ−ｌ）ビットには、レジスタ４１ｂ，４２ｂ，
４３ｂからの自己の入力データの下位（ｎ−ｌ）ビット
が供給される。この発明の他の実施例によれば、各フル
アダー３１、３２、３３の出力S1，S2，S3は、入力デー
タX1，X2，X3を遅延したものに２Ｌを乗じて入力データ
X1，X2，X3に加算したものとなる。この他の実施例は、
（ｌ≦ｎ）の場合に限らず、（ｌ≧ｎ）の任意のｌビッ
トのシフトが可能である。但し、ｎビットのフルアダー
の境を１個飛び越して左にシフトする毎に、１サンプリ
ング周期ずつ余分に遅延する必要がある。
上述のように、この発明によれば、ｎビットスライス・
パイプライン加算でフィードフォワード加算を実現でき
る。ＣＭＯＳのフルアダーが低速であるとはいえ、サン
プリング周期が７０ｎsecのディジタルビデオ信号を８
ビットスライス或いは、１０ビットスライス程度でもっ
て行うパイプライン加算は、十分実用的である。
パイプライン加算でフィードフォワード加算を実現でき
る。ＣＭＯＳのフルアダーが低速であるとはいえ、サン
プリング周期が７０ｎsecのディジタルビデオ信号を８
ビットスライス或いは、１０ビットスライス程度でもっ
て行うパイプライン加算は、十分実用的である。
上述の実施例では、係数として２−ｍ或いは２Ｌといっ
た最も単純なものを用いたが、多入力の加算器により、
２のべき乗に分解できる係数を使用することができる。
更に、フィードフォワード係数が負の時は、フルアダー
の入力側に補数器を設ければ良い。
た最も単純なものを用いたが、多入力の加算器により、
２のべき乗に分解できる係数を使用することができる。
更に、フィードフォワード係数が負の時は、フルアダー
の入力側に補数器を設ければ良い。
任意のＩＩＲフィルタの伝達関数は、１次の伝達関数及
び２次の伝達関数の積に因数分解できるので、２次のＩ
ＩＲフィルタが構成できれば、その縦続接続により全て
のＩＩＲフィルタを実現できる。
び２次の伝達関数の積に因数分解できるので、２次のＩ
ＩＲフィルタが構成できれば、その縦続接続により全て
のＩＩＲフィルタを実現できる。
第５図に示すのは、ＩＩＲフィルタの２次セクションの
一例を示す。第５図において、５１、５２が加算器、５
３、５４が遅延素子、５５、５６、５７、５８が係数器
である。加算器５１及び５２が３入力の加算器となるの
で、２入力の加算器を用いた構成に変更すると、第６図
に示すものとなる。
一例を示す。第５図において、５１、５２が加算器、５
３、５４が遅延素子、５５、５６、５７、５８が係数器
である。加算器５１及び５２が３入力の加算器となるの
で、２入力の加算器を用いた構成に変更すると、第６図
に示すものとなる。
即ち、第５図のＩＩＲフィルタの伝達関数の分母の伝達
関数が第６図において破線で囲んで示す回路部分６０で
実現され、その分子の伝達関数が破線で囲んで示す回路
部分７０で実現される。回路部分６０は、加算器６１、
６２、遅延素子６３、６４、係数器６５、６６で構成さ
れ、フィードバック演算を行うものであり、回路部分７
０は、加算器７１、７２、遅延素子７３、７４、７５、
係数器７６、７７で構成され、フィードフォワード演算
を行うものである。
関数が第６図において破線で囲んで示す回路部分６０で
実現され、その分子の伝達関数が破線で囲んで示す回路
部分７０で実現される。回路部分６０は、加算器６１、
６２、遅延素子６３、６４、係数器６５、６６で構成さ
れ、フィードバック演算を行うものであり、回路部分７
０は、加算器７１、７２、遅延素子７３、７４、７５、
係数器７６、７７で構成され、フィードフォワード演算
を行うものである。
第６図に示すＩＩＲフィルタの入力データをＸとし、出
力データをＹとして伝達関数を求める。加算器６１の出
力をＷとし、加算器６２の出力をＶとし、遅延素子６４
の出力をＵとし、係数器６５、６６の係数を夫々ｂ１，
ｂ２とすると、次式が成立する。但し、Ｚ−１は、単位
遅延演算子である。
力データをＹとして伝達関数を求める。加算器６１の出
力をＷとし、加算器６２の出力をＶとし、遅延素子６４
の出力をＵとし、係数器６５、６６の係数を夫々ｂ１，
ｂ２とすると、次式が成立する。但し、Ｚ−１は、単位
遅延演算子である。
Ｖ＝ＷＺ−１＋ｂ１Ｚ−１Ｖ Ｗ＝Ｘ＋ｂ２Ｚ−１Ｖ ∴Ｖ／Ｘ＝Ｚ−１／（１−ｂ１Ｚ−１−ｂ２Ｚ−２） また、係数器７６、７７の係数を夫々ａ１，ａ２とする
と、 （Ｖ＋ａ１Ｚ−１Ｖ）Ｚ−２＋ＶＺ−４ａ２＝Ｙ ∴Ｙ／Ｖ＝Ｚ−２（１＋ａ１Ｚ−１＋ａ２Ｚ−２） となる。従って、伝達関数は、 Ｙ／Ｘ＝〔（１＋ａ１Ｚ−１＋ａ２Ｚ−２）／（１−ｂ
１Ｚ−１−ｂ２Ｚ−２）〕・Ｚ−３ と求まる。この伝達関数は、第５図に示すＩＩＲフィル
タの伝達関数に対してＺ−３の項が付加されたものであ
る。つまり、固定遅延が３段増加しただけであり、両者
は、同等のＩＩＲフィルタとして考えられる。
と、 （Ｖ＋ａ１Ｚ−１Ｖ）Ｚ−２＋ＶＺ−４ａ２＝Ｙ ∴Ｙ／Ｖ＝Ｚ−２（１＋ａ１Ｚ−１＋ａ２Ｚ−２） となる。従って、伝達関数は、 Ｙ／Ｘ＝〔（１＋ａ１Ｚ−１＋ａ２Ｚ−２）／（１−ｂ
１Ｚ−１−ｂ２Ｚ−２）〕・Ｚ−３ と求まる。この伝達関数は、第５図に示すＩＩＲフィル
タの伝達関数に対してＺ−３の項が付加されたものであ
る。つまり、固定遅延が３段増加しただけであり、両者
は、同等のＩＩＲフィルタとして考えられる。
係数として、（ａ１＝１，ａ２＝１／２，ｂ１＝１／
８，ｂ２＝１／１６）を与えた時のＩＩＲフィルタの具
体的構成を第７図及び第８図に夫々示す。第７図は、第
６図の回路部分６０即ち上述の伝達関数の分母の項を実
現する回路構成を示し、第８図は、第６図の回路部分７
０即ち上述の伝達関数の分子の項を実現する回路構成を
示す。
８，ｂ２＝１／１６）を与えた時のＩＩＲフィルタの具
体的構成を第７図及び第８図に夫々示す。第７図は、第
６図の回路部分６０即ち上述の伝達関数の分母の項を実
現する回路構成を示し、第８図は、第６図の回路部分７
０即ち上述の伝達関数の分子の項を実現する回路構成を
示す。
第７図において、８１、８２、８３、８４は、夫々８ビ
ットのフルアダーを示し、フルアダー８１の一方の入力
端子に語長１６ビットの入力データＸの下位の８ビット
ＸＬがレジスタ８５を介して供給され、フルアダー８２
の一方の入力端子に入力データＸの上位の８ビットＸＨ
がレジスタ８６を介して供給される。フルアダー８１の
出力データがレジスタ８７を介してフルアダー８３の一
方の入力端子に供給され、フルアダー８２の出力データ
がレジスタ８８を介してフルアダー８４の一方の入力端
子に供給される。フルアダー８３の出力データがレジス
タ８９を介して回路部分６０の出力の下位８ビットＵＬ
として取り出され、フルアダー８４の出力データがレジ
スタ９０を介して回路部分６０の出力の上位８ビットＵ
Ｈとして取り出される。
ットのフルアダーを示し、フルアダー８１の一方の入力
端子に語長１６ビットの入力データＸの下位の８ビット
ＸＬがレジスタ８５を介して供給され、フルアダー８２
の一方の入力端子に入力データＸの上位の８ビットＸＨ
がレジスタ８６を介して供給される。フルアダー８１の
出力データがレジスタ８７を介してフルアダー８３の一
方の入力端子に供給され、フルアダー８２の出力データ
がレジスタ８８を介してフルアダー８４の一方の入力端
子に供給される。フルアダー８３の出力データがレジス
タ８９を介して回路部分６０の出力の下位８ビットＵＬ
として取り出され、フルアダー８４の出力データがレジ
スタ９０を介して回路部分６０の出力の上位８ビットＵ
Ｈとして取り出される。
フルアダー８１及び８２により、加算器６１が構成さ
れ、フルアダー８３及び８４により加算器６２が構成さ
れている。レジスタ８７及び８８は、遅延素子６３と対
応し、レジスタ８９及び９０は、遅延素子６４と対応し
ている。
れ、フルアダー８３及び８４により加算器６２が構成さ
れている。レジスタ８７及び８８は、遅延素子６３と対
応し、レジスタ８９及び９０は、遅延素子６４と対応し
ている。
（ｂ１＝１／８）としているので、レジスタ８９及び９
０の上位５ビットがフルアダー８３及び８４の他方の入
力端子の下位５ビットにフィードバックされる。フルア
ダー８３の他方の入力端子の上位３ビットにフルアダー
８４の出力の下位３ビットのデータが供給され、フルア
ダー８４の他方の入力端子の上位３ビットに０のデータ
が供給され、右に３ビットシフトされた遅延出力とレジ
スタ８７及び８８の出力との加算がフルアダー８３及び
８４によりなされる。
０の上位５ビットがフルアダー８３及び８４の他方の入
力端子の下位５ビットにフィードバックされる。フルア
ダー８３の他方の入力端子の上位３ビットにフルアダー
８４の出力の下位３ビットのデータが供給され、フルア
ダー８４の他方の入力端子の上位３ビットに０のデータ
が供給され、右に３ビットシフトされた遅延出力とレジ
スタ８７及び８８の出力との加算がフルアダー８３及び
８４によりなされる。
（ｂ２＝１／１６）としているので、レジスタ８９及び
９０の上位４ビットがフルアダー８１及び８２の他方の
入力端子の下位４ビットに夫々フィードバックされる。
フルアダー８１の他方の入力端子の上位４ビットにフル
アダー８４の出力の下位４ビットのデータが供給され、
フルアダー８２の他方の入力端子の上位４ビットに０の
データが供給され、右に４ビットシフトされた遅延出力
とレジスタ８５及び８６の出力との加算がフルアダー８
１及び８２によりなされる。
９０の上位４ビットがフルアダー８１及び８２の他方の
入力端子の下位４ビットに夫々フィードバックされる。
フルアダー８１の他方の入力端子の上位４ビットにフル
アダー８４の出力の下位４ビットのデータが供給され、
フルアダー８２の他方の入力端子の上位４ビットに０の
データが供給され、右に４ビットシフトされた遅延出力
とレジスタ８５及び８６の出力との加算がフルアダー８
１及び８２によりなされる。
上述の回路部分６０の出力データＵＬ，ＵＨが第８図に
示す回路部分７０に入力される。第８図において、９
１、９２、９３、９４は、夫々８ビットのフルアダーを
示し、フルアダー９１の一方の入力端子に語長１６ビッ
トのデータＵの下位の８ビットＵＬがレジスタ９５を介
して供給され、フルアダー９２の一方の入力端子にデー
タＵの上位の８ビットＵＨがレジスタ９６を介して供給
される。フルアダー９１の出力データがレジスタ９７を
介してフルアダー９３の一方の入力端子に供給され、フ
ルアダー９２の出力データがレジスタ９８を介してフル
アダー９４の一方の入力端子に供給される。フルアダー
９３の出力データがＩＩＲフィルタの出力Ｙの下位８ビ
ットＹＬとして取り出され、フルアダー９４の出力デー
タがＩＩＲフィルタの出力Ｙの上位８ビットＹＨとして
取り出される。
示す回路部分７０に入力される。第８図において、９
１、９２、９３、９４は、夫々８ビットのフルアダーを
示し、フルアダー９１の一方の入力端子に語長１６ビッ
トのデータＵの下位の８ビットＵＬがレジスタ９５を介
して供給され、フルアダー９２の一方の入力端子にデー
タＵの上位の８ビットＵＨがレジスタ９６を介して供給
される。フルアダー９１の出力データがレジスタ９７を
介してフルアダー９３の一方の入力端子に供給され、フ
ルアダー９２の出力データがレジスタ９８を介してフル
アダー９４の一方の入力端子に供給される。フルアダー
９３の出力データがＩＩＲフィルタの出力Ｙの下位８ビ
ットＹＬとして取り出され、フルアダー９４の出力デー
タがＩＩＲフィルタの出力Ｙの上位８ビットＹＨとして
取り出される。
フルアダー９１及び９２により、加算器７１が構成さ
れ、フルアダー９３及び９４により加算器７２が構成さ
れている。レジスタ９５及び９６は、遅延素子７３と対
応し、レジスタ９７及び９８は、遅延素子７５と対応し
ている。
れ、フルアダー９３及び９４により加算器７２が構成さ
れている。レジスタ９５及び９６は、遅延素子７３と対
応し、レジスタ９７及び９８は、遅延素子７５と対応し
ている。
（ａ１＝ａ）としているので、前段からのデータＵＬ，
ＵＨがフルアダー９１及び９２の他方の入力端子に供給
され、レジスタ９５、９６の遅延出力とデータＵＬ，Ｕ
Ｈとの加算がフルアダー９１及び９２によりなされる。
ＵＨがフルアダー９１及び９２の他方の入力端子に供給
され、レジスタ９５、９６の遅延出力とデータＵＬ，Ｕ
Ｈとの加算がフルアダー９１及び９２によりなされる。
（ａ２＝１／２）としているので、レジスタ９７の出力
と右に１ビットシフトされたレジスタ９５の出力とがフ
ルアダー９３により加算される。
と右に１ビットシフトされたレジスタ９５の出力とがフ
ルアダー９３により加算される。
この場合、遅延素子７４と対応する２段のレジスタ９９
及び１００を介してレジスタ９５の出力の上位７ビット
がフルアダーの他方の入力端子の下位７ビットに供給さ
れる。フルアダー９３の最上位ビットには、レジスタ９
６の出力の最下位ビットがフリップフロップ１０１を介
して供給される。１段のフリップフロップ１０１で良い
のは、入力されるデータＵＬ及びＵＨ間に１段の遅延量
の差があるからである。同様に、レジスタ９８の出力と
右に１ビットシフトされると共にレジスタ１０２及び１
０３を介されたレジスタ９６の出力とがフルアダー９４
により加算される。フルアダー９４の他方の入力端子の
最上位ビットには、０のビットを供給すれば良い。
及び１００を介してレジスタ９５の出力の上位７ビット
がフルアダーの他方の入力端子の下位７ビットに供給さ
れる。フルアダー９３の最上位ビットには、レジスタ９
６の出力の最下位ビットがフリップフロップ１０１を介
して供給される。１段のフリップフロップ１０１で良い
のは、入力されるデータＵＬ及びＵＨ間に１段の遅延量
の差があるからである。同様に、レジスタ９８の出力と
右に１ビットシフトされると共にレジスタ１０２及び１
０３を介されたレジスタ９６の出力とがフルアダー９４
により加算される。フルアダー９４の他方の入力端子の
最上位ビットには、０のビットを供給すれば良い。
この発明によれば、ビットスライス・パイプライン演算
を用いてフィードフォワード演算を行うことにより、比
較的低速であるが、ＣＭＯＳ等の低消費電力の素子によ
りディジタルフィルタを構成することが可能とできる。
を用いてフィードフォワード演算を行うことにより、比
較的低速であるが、ＣＭＯＳ等の低消費電力の素子によ
りディジタルフィルタを構成することが可能とできる。
第１図はこの発明の一実施例のブロック図、第２図及び
第３図はこの発明の一実施例の説明に用いるブロック
図、第４図はこの発明の他の実施例のブロック図、第５
図及び第６図はこの発明を適用することができるＩＩＲ
フィルタの一例の説明に用いるブロック図、第７図及び
第８図はこの発明を第７図に示すＩＩＲフィルタに適用
した場合の構成を示すブロック図である。 １、２、３、３１、３２、３３：ｎビット入力のフルア
ダー、８１、８２、８３、８４、９１、９２、９３、９
４：８ビット入力のフルアダー。
第３図はこの発明の一実施例の説明に用いるブロック
図、第４図はこの発明の他の実施例のブロック図、第５
図及び第６図はこの発明を適用することができるＩＩＲ
フィルタの一例の説明に用いるブロック図、第７図及び
第８図はこの発明を第７図に示すＩＩＲフィルタに適用
した場合の構成を示すブロック図である。 １、２、３、３１、３２、３３：ｎビット入力のフルア
ダー、８１、８２、８３、８４、９１、９２、９３、９
４：８ビット入力のフルアダー。
Claims (1)
- 【請求項１】入力ディジタル信号をｎビット（ｎは正の
整数）毎に分割し、複数の加算器の一方の入力に上位の
ｎビット群程、上記入力ディジタル信号のａ（ａは正の
整数）サンプリング周期遅延させて供給すると共に、下
位の加算器のキャリー出力を上記ａサンプリング周期遅
延させて次位の加算器のキャリー入力に供給するように
なし、上記入力ディジタル信号を所定時間遅延させた
後、２−ｍ、又は２ｌの係数を乗じて上記加算器の他方
の入力に供給することによって、所望のフィルタ特性を
得るようにしたディジタルフィルタであって、 上記ｎビットの入力ディジタル信号の各々を（ｎ−ｍ）
ビットおよびｍビット、又は（ｎ−ｌ）ビットとｌビッ
トへ分割し、上記（ｎ−ｍ）ビット又は上記（ｎ−ｌ）
ビットを上記所定時間に等しい遅延時間の遅延手段を介
してその加算器の他方の入力に供給し、上記ｍビットを
その加算器よりも下位の加算器の上記他方の入力に対し
て、上記ａサンプリング周期の遅延を補償して供給し、
又は上記ｌビットをその加算器よりも上位の加算器の上
記他方の入力に対して、上記ａサンプリング周期の遅延
を補償して供給するようにしたことを特徴とするディジ
タルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128821A JPH0624310B2 (ja) | 1984-06-22 | 1984-06-22 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128821A JPH0624310B2 (ja) | 1984-06-22 | 1984-06-22 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS617716A JPS617716A (ja) | 1986-01-14 |
| JPH0624310B2 true JPH0624310B2 (ja) | 1994-03-30 |
Family
ID=14994245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59128821A Expired - Fee Related JPH0624310B2 (ja) | 1984-06-22 | 1984-06-22 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0624310B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4862402A (en) * | 1986-07-24 | 1989-08-29 | North American Philips Corporation | Fast multiplierless architecture for general purpose VLSI FIR digital filters with minimized hardware |
| US4800517A (en) * | 1986-07-30 | 1989-01-24 | Advanced Micro Devices, Inc. | Word-sliced signal processor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58162120A (ja) * | 1982-03-23 | 1983-09-26 | Toshiba Corp | トランスバ−サルフイルタ |
| JPS5922427A (ja) * | 1982-07-28 | 1984-02-04 | Anritsu Corp | 累算装置 |
-
1984
- 1984-06-22 JP JP59128821A patent/JPH0624310B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS617716A (ja) | 1986-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |