JPH0640301B2 - 並列乗算回路 - Google Patents
並列乗算回路Info
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- JPH0640301B2 JPH0640301B2 JP58175881A JP17588183A JPH0640301B2 JP H0640301 B2 JPH0640301 B2 JP H0640301B2 JP 58175881 A JP58175881 A JP 58175881A JP 17588183 A JP17588183 A JP 17588183A JP H0640301 B2 JPH0640301 B2 JP H0640301B2
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- multiplier
- multiplicand
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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- G06—COMPUTING; CALCULATING OR COUNTING
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、例えばブース(Booth)のアルゴリズムを用
いたパイプライン並列乗算回路に使用して好適な並列乗
算回路に関する。
いたパイプライン並列乗算回路に使用して好適な並列乗
算回路に関する。
「背景技術とその問題点」 第１図は、この発明を適用することができる従来の２次
のブースのアルゴリズムを用いた並列乗算回路の一例を
示す。以下の説明では、被乗数Ｘ及び乗数Ｙが２の補数
コードである（x9，x8，………x0）の１０ビツト及び２
の補数コードである（y9，y8，………y0）の１０ビツト
としており、両者の積（Ｘ・Ｙ）を求める場合が述べら
れている。
のブースのアルゴリズムを用いた並列乗算回路の一例を
示す。以下の説明では、被乗数Ｘ及び乗数Ｙが２の補数
コードである（x9，x8，………x0）の１０ビツト及び２
の補数コードである（y9，y8，………y0）の１０ビツト
としており、両者の積（Ｘ・Ｙ）を求める場合が述べら
れている。
第１図において、１は被乗数Ｘが貯えられているレジス
タ，２が乗数Ｙが貯えられているレジスタである。被乗
数Ｘがセレクタ３，４，５，６，７に供給される。乗数
Ｙの下位の２ビツトy0，y1と０とがエンコーダ８に供給
され、乗数Ｙの３ビツトy1，y2，y3がエンコーダ９に供
給され、３ビツトy3，y4，y5がエンコーダ１０に供給さ
れ、３ビツトy5，y6，y7がエンコーダ１１に供給され、
３ビツトy7，y8，y9がエンコーダ１２に供給される。こ
のエンコーダ８，９，１０，１１，１２は、３ビツトの
出力を発生し、この出力により、セレクタ３，４，５，
６，７の夫々が制御され、１１ビツトの部分積ＰＡ，Ｐ
Ｂ，ＰＣ，ＰＤ，ＰＥが形成される。
タ，２が乗数Ｙが貯えられているレジスタである。被乗
数Ｘがセレクタ３，４，５，６，７に供給される。乗数
Ｙの下位の２ビツトy0，y1と０とがエンコーダ８に供給
され、乗数Ｙの３ビツトy1，y2，y3がエンコーダ９に供
給され、３ビツトy3，y4，y5がエンコーダ１０に供給さ
れ、３ビツトy5，y6，y7がエンコーダ１１に供給され、
３ビツトy7，y8，y9がエンコーダ１２に供給される。こ
のエンコーダ８，９，１０，１１，１２は、３ビツトの
出力を発生し、この出力により、セレクタ３，４，５，
６，７の夫々が制御され、１１ビツトの部分積ＰＡ，Ｐ
Ｂ，ＰＣ，ＰＤ，ＰＥが形成される。
エンコーダ８〜１２に対する入力をyi＋2，yi＋1，yiと
し、その出力をｅとし、セレクタ３〜７の出力に得られ
る部分積をＰＰとすると、２次のブースのアルゴリズム
では、この部分積ＰＰが下記に示すものとなる。
し、その出力をｅとし、セレクタ３〜７の出力に得られ
る部分積をＰＰとすると、２次のブースのアルゴリズム
では、この部分積ＰＰが下記に示すものとなる。
なお、セレクタ３〜７が１の補数演算（反転）のみを行
なう構成の時には、２の補数演算の負の表現を行なうた
めの補正を行なうために、１ビツトが付加され、部分積
が１２ビツトとなる。
なう構成の時には、２の補数演算の負の表現を行なうた
めの補正を行なうために、１ビツトが付加され、部分積
が１２ビツトとなる。
セレクタ３及び４の夫々から出力される部分積ＰＡ及び
ＰＢが加算器１３に供給され、加算器１３の出力とセレ
クタ５から出力される部分積ＰＣが加算器１４に供給さ
れ、加算器１４の出力とセレクタ６から出力される部分
積ＰＤが加算器１５に供給され、加算器１５の出力とセ
レクタ７から出力される部分積ＰＥが加算器１６に供給
される。これらの加算器１３〜１６における加算の場合
に、セレクタ３〜７からの部分積が所定の重み付けをな
されて加算される。即ち、部分積ＰＢが左へ２ビツトシ
フトされ、上位に符号を拡張した部分積ＰＡと加算さ
れ、同様に、部分積ＰＣ，ＰＤ，ＰＥが夫々左へ２ビツ
トシフトされ、前段の加算器１３，１４，１５の加算出
力と加算される。加算時に、このように２ビツト左へシ
フトを行なうことは、２つの加算入力のビツト位置をず
らすだけでなしうる。そして、加算器１６の出力が積
（Ｘ・Ｙ）となり、レジスタ１７に取り込まれる。
ＰＢが加算器１３に供給され、加算器１３の出力とセレ
クタ５から出力される部分積ＰＣが加算器１４に供給さ
れ、加算器１４の出力とセレクタ６から出力される部分
積ＰＤが加算器１５に供給され、加算器１５の出力とセ
レクタ７から出力される部分積ＰＥが加算器１６に供給
される。これらの加算器１３〜１６における加算の場合
に、セレクタ３〜７からの部分積が所定の重み付けをな
されて加算される。即ち、部分積ＰＢが左へ２ビツトシ
フトされ、上位に符号を拡張した部分積ＰＡと加算さ
れ、同様に、部分積ＰＣ，ＰＤ，ＰＥが夫々左へ２ビツ
トシフトされ、前段の加算器１３，１４，１５の加算出
力と加算される。加算時に、このように２ビツト左へシ
フトを行なうことは、２つの加算入力のビツト位置をず
らすだけでなしうる。そして、加算器１６の出力が積
（Ｘ・Ｙ）となり、レジスタ１７に取り込まれる。
この第１図に示す並列乗算回路は、レジスタ１とレジス
タ１７との間に、セクレタ３〜７と４段の加算器１３〜
１６とが介在し、レジスタ２とレジスタ１７との間に、
エンコーダ８〜１２とセレクタ３〜７と４段の加算器１
３〜１６とが介在している。したがつて、乗算回路の伝
搬遅延時間が大きくなり、CMOS，TTLなどの標準的なデ
バイスでは余り高速な動作が望めず、例えばデイジタル
カラービデオ信号のような高いデータレートの信号を処
理することができない問題点があつた。
タ１７との間に、セクレタ３〜７と４段の加算器１３〜
１６とが介在し、レジスタ２とレジスタ１７との間に、
エンコーダ８〜１２とセレクタ３〜７と４段の加算器１
３〜１６とが介在している。したがつて、乗算回路の伝
搬遅延時間が大きくなり、CMOS，TTLなどの標準的なデ
バイスでは余り高速な動作が望めず、例えばデイジタル
カラービデオ信号のような高いデータレートの信号を処
理することができない問題点があつた。
この問題点を解決するひとつの方法として、パイプライ
ン処理を行なうことが考えられる。つまり、第２図に示
すように、加算器１３，１４，１５，１６の夫々の２つ
の入力側にレジスタ１８及び１９，レジスタ２０及び２
１，レジスタ２２及び２３，レジスタ２４及び２５を夫
々挿入し、更に、遅延量を合わせるために、セレクタ５
及びレジスタ２１の間に、レジスタ２７を挿入し、セレ
クタ６及びレジスタ２３の間にレジスタ２８，２９を挿
入し、セレクタ２７及びレジスタ２５の間に、レジスタ
３０，３１，３２を挿入する。このパイプライン処理の
構成とすることによつて、入力側及び出力側がレジスタ
で挾まれたセレクタ３〜７，エンコーダ８〜１２，加算
器１３〜１６が動作しうる最高周波数のクロツクごとに
変化する入力に対する乗算が可能となる。しかしなが
ら、レジスタの数が多くなり、回路規模が大きくなる問
題点を生じる。
ン処理を行なうことが考えられる。つまり、第２図に示
すように、加算器１３，１４，１５，１６の夫々の２つ
の入力側にレジスタ１８及び１９，レジスタ２０及び２
１，レジスタ２２及び２３，レジスタ２４及び２５を夫
々挿入し、更に、遅延量を合わせるために、セレクタ５
及びレジスタ２１の間に、レジスタ２７を挿入し、セレ
クタ６及びレジスタ２３の間にレジスタ２８，２９を挿
入し、セレクタ２７及びレジスタ２５の間に、レジスタ
３０，３１，３２を挿入する。このパイプライン処理の
構成とすることによつて、入力側及び出力側がレジスタ
で挾まれたセレクタ３〜７，エンコーダ８〜１２，加算
器１３〜１６が動作しうる最高周波数のクロツクごとに
変化する入力に対する乗算が可能となる。しかしなが
ら、レジスタの数が多くなり、回路規模が大きくなる問
題点を生じる。
また、第３図は、第１図の並列乗算回路をパイプライン
処理の構成とした場合の他の構成である。この回路は、
第１図に示される回路構成と異なり、加算器の２段ごと
にパイプライン処理を行なうようにしたものである。つ
まり、加算器１３及び１４を１組として、その入力側に
レジスタ１８，１９，２７を設け、加算器１５及び１６
を１組として、その入力側にレジスタ２２，２３，３２
を設ける構成とされている。
処理の構成とした場合の他の構成である。この回路は、
第１図に示される回路構成と異なり、加算器の２段ごと
にパイプライン処理を行なうようにしたものである。つ
まり、加算器１３及び１４を１組として、その入力側に
レジスタ１８，１９，２７を設け、加算器１５及び１６
を１組として、その入力側にレジスタ２２，２３，３２
を設ける構成とされている。
更に、第４図に示すように、部分積を加算する回路構成
としては、セレクタ３及び４から出力される部分積ＰＡ
及びＰＢを加算器４１で加算し、この加算出力とセレク
タ５からの部分積ＰＣを加算器４２で加算し、セレクタ
６及び７から出力される部分積ＰＤ及びＰＥを加算器４
３で加算し、加算器４２及び４３の出力を加算器４４で
加算する構成も可能である。このように、トリー(tree)
状に加算器４１，４２，４３，４４を接続する構成は、
第５図に示すように、これらの加算器の入出力側にレジ
スタ４５，４６，４７，４８，４９，５０，５１，５２
を夫々挿入し、遅延量合わせのためのレジスタ５４，５
５，５６を挿入することにより、パイプライン処理の構
成とすることができる。
としては、セレクタ３及び４から出力される部分積ＰＡ
及びＰＢを加算器４１で加算し、この加算出力とセレク
タ５からの部分積ＰＣを加算器４２で加算し、セレクタ
６及び７から出力される部分積ＰＤ及びＰＥを加算器４
３で加算し、加算器４２及び４３の出力を加算器４４で
加算する構成も可能である。このように、トリー(tree)
状に加算器４１，４２，４３，４４を接続する構成は、
第５図に示すように、これらの加算器の入出力側にレジ
スタ４５，４６，４７，４８，４９，５０，５１，５２
を夫々挿入し、遅延量合わせのためのレジスタ５４，５
５，５６を挿入することにより、パイプライン処理の構
成とすることができる。
これらの第３図及び第５図に示す構成の並列乗算回路
は、第２図の構成と同様に、レジスタの数が多くなる欠
点を有している。
は、第２図の構成と同様に、レジスタの数が多くなる欠
点を有している。
「発明の目的」 この発明は、パイプライン処理によつて高いデータレー
トで変化する入力の乗算を可能とした並列乗算回路にお
いて、レジスタの総計のビツト数を減少させ、回路規模
が小さくされた並列乗算回路の提供を目的とするもので
ある。
トで変化する入力の乗算を可能とした並列乗算回路にお
いて、レジスタの総計のビツト数を減少させ、回路規模
が小さくされた並列乗算回路の提供を目的とするもので
ある。
「発明の概要」 この発明は、被乗数が入力され、乗数の所定ビツトの状
態に応じて部分積が生成される部分積生成回路が必要と
される部分積の数だけ設けられ、各部分積が加算される
ことにより、被乗数の乗算出力を得るようにした並列乗
算回路である。この発明の特徴は、各部分積の加算動作
にパイプライン処理が施されると共に、乗数及び被乗数
を遅延させて部分積が必要になる加算器の直前に所定の
部分積生成回路を配して部分積を得ることにある。
態に応じて部分積が生成される部分積生成回路が必要と
される部分積の数だけ設けられ、各部分積が加算される
ことにより、被乗数の乗算出力を得るようにした並列乗
算回路である。この発明の特徴は、各部分積の加算動作
にパイプライン処理が施されると共に、乗数及び被乗数
を遅延させて部分積が必要になる加算器の直前に所定の
部分積生成回路を配して部分積を得ることにある。
「実施例」 第６図に示すこの発明の一実施例は、第２図に示す並列
乗算回路にこの発明を適用したものである。
乗算回路にこの発明を適用したものである。
レジスタ１に貯えられている例えば１０ビツトの２の補
数のコードの被乗数Ｘがセレクタ３及び４に供給される
と共に、レジスタ６１に供給される。このレジスタ６１
に対してレジスタ６２及び６３が直列に接続される。ま
た、部分積、ＰＡ及びＰＢの加算を行なう加算器１３の
入力側にレジスタ１８，１９が接続される。同様に、部
分積の加算を行なう加算器１４，１５，１６の夫々の入
力側にレジスタ２０，２１，２２，２３，２４，２５が
挿入され、加算器１６の出力側がレジスタ１７に供給さ
れる。このように、加算器１３，１４，１５，１６は、
夫々レジスタによつてはさまれた構成とされる。
数のコードの被乗数Ｘがセレクタ３及び４に供給される
と共に、レジスタ６１に供給される。このレジスタ６１
に対してレジスタ６２及び６３が直列に接続される。ま
た、部分積、ＰＡ及びＰＢの加算を行なう加算器１３の
入力側にレジスタ１８，１９が接続される。同様に、部
分積の加算を行なう加算器１４，１５，１６の夫々の入
力側にレジスタ２０，２１，２２，２３，２４，２５が
挿入され、加算器１６の出力側がレジスタ１７に供給さ
れる。このように、加算器１３，１４，１５，１６は、
夫々レジスタによつてはさまれた構成とされる。
この発明の一実施例における各レジスタは、１クロツク
期間、データをホールドするものである。被乗数Ｘは、
レジスタ６１からセレクタ５に供給される。このセレク
タ５の出力に得られる部分積ＰＣがレジスタ２１を介し
て加算器１４に供給される。レジスタ６２からの被乗数
Ｘがセレクタ６に供給され、セレクタ６の出力に取り出
される部分積ＰＤがレジスタ２３を介して加算器１５に
供給される。更に、レジスタ６３からの被乗数Ｘがセレ
クタ７に供給され、セレクタ７からの部分積ＰＥがレジ
スタ２５を介して加算器１６に供給される。したがつ
て、セレクタ３，４，５，６，７は、各々対応するエン
コーダ８，９，１０，１１，１２とともにレジスタによ
つて挾まれた構成とされる。
期間、データをホールドするものである。被乗数Ｘは、
レジスタ６１からセレクタ５に供給される。このセレク
タ５の出力に得られる部分積ＰＣがレジスタ２１を介し
て加算器１４に供給される。レジスタ６２からの被乗数
Ｘがセレクタ６に供給され、セレクタ６の出力に取り出
される部分積ＰＤがレジスタ２３を介して加算器１５に
供給される。更に、レジスタ６３からの被乗数Ｘがセレ
クタ７に供給され、セレクタ７からの部分積ＰＥがレジ
スタ２５を介して加算器１６に供給される。したがつ
て、セレクタ３，４，５，６，７は、各々対応するエン
コーダ８，９，１０，１１，１２とともにレジスタによ
つて挾まれた構成とされる。
レジスタ１から始まつて、レジスタ６１，６２，６３に
よつて順次遅延された被乗数Ｘがセレクタ３〜７に供給
されるもので、これらのセレクタを制御する信号も、同
様に遅延される。０及び被乗数Ｙの下位の２ビツトy0，
y1は、レジスタ２からエンコーダ８に供給され、被乗数
の３ビツトy1，y2，y3がレジスタ２からエンコーダ９に
供給される。これらのエンコーダ８及び９の出力によつ
てセレクタ３及び４が制御される。エンコーダ１０に
は、各１ビツトのレジスタ６４，６５，６７を介された
被乗数Ｙの３ビツトy3，y4，y5が供給される。このエン
コーダ１０の出力によつてセレクタ５が制御される。エ
ンコーダ１１には、レジスタ６７及び７３を介されたビ
ツトy5と、レジスタ６８及び７４を介されたビツトy
6と、レジスタ７０及び７６を介されたy7とが供給さ
れ、このエンコーダ１１の出力によつてセレクタ６が制
御される。更に、エンコーダ１２には、レジスタ７０，
７６，７９を介されたビツトy7と、レジスタ７１，７
７，８０を介されたビツトy8と、レジスタ７２，７８，
８１を介されたビツトy9とが供給され、このエンコーダ
１２の出力によつてセレクタ７が制御される。エンコー
ダ８〜１２は、２次のブースのアルゴリズムに従つた出
力を発生するもので、セレクタ３〜７の出力に所定の部
分積ＰＡ，ＰＢ，ＰＣ，ＰＤ，ＰＥが生成される。
よつて順次遅延された被乗数Ｘがセレクタ３〜７に供給
されるもので、これらのセレクタを制御する信号も、同
様に遅延される。０及び被乗数Ｙの下位の２ビツトy0，
y1は、レジスタ２からエンコーダ８に供給され、被乗数
の３ビツトy1，y2，y3がレジスタ２からエンコーダ９に
供給される。これらのエンコーダ８及び９の出力によつ
てセレクタ３及び４が制御される。エンコーダ１０に
は、各１ビツトのレジスタ６４，６５，６７を介された
被乗数Ｙの３ビツトy3，y4，y5が供給される。このエン
コーダ１０の出力によつてセレクタ５が制御される。エ
ンコーダ１１には、レジスタ６７及び７３を介されたビ
ツトy5と、レジスタ６８及び７４を介されたビツトy
6と、レジスタ７０及び７６を介されたy7とが供給さ
れ、このエンコーダ１１の出力によつてセレクタ６が制
御される。更に、エンコーダ１２には、レジスタ７０，
７６，７９を介されたビツトy7と、レジスタ７１，７
７，８０を介されたビツトy8と、レジスタ７２，７８，
８１を介されたビツトy9とが供給され、このエンコーダ
１２の出力によつてセレクタ７が制御される。エンコー
ダ８〜１２は、２次のブースのアルゴリズムに従つた出
力を発生するもので、セレクタ３〜７の出力に所定の部
分積ＰＡ，ＰＢ，ＰＣ，ＰＤ，ＰＥが生成される。
上述のこの一実施例が第２図に示す並列演算回路と同等
の演算動作を行なうものであることを第７図及び第８図
を参照して説明する。
の演算動作を行なうものであることを第７図及び第８図
を参照して説明する。
第２図の構成において、部分積ＰＥを生成しているセレ
クタ７，エンコーダ１２、レジスタ３０，３１，３２に
着目すると、先ず、部分積ＰＥを生成し、そして、この
部分積ＰＥをレジスタ３０，３１，３２を通して遅延さ
せ、加算器１６の前のレジスタ２５に供給している。こ
のことは、第７図に示すように、レジスタ６１，６２，
６３により被乗数Ｘを３クロツク期間遅延してセレクタ
７に供給すると共に、部分積ＰＥを形成するのに必要な
乗数Ｙの３ビツトy9，y8，y7をレジスタ７０，７１，７
２，７６，７７，７８，７９，８０，８１によつて３ク
ロツク期間遅延してエンコーダ１２に供給することと等
価である。
クタ７，エンコーダ１２、レジスタ３０，３１，３２に
着目すると、先ず、部分積ＰＥを生成し、そして、この
部分積ＰＥをレジスタ３０，３１，３２を通して遅延さ
せ、加算器１６の前のレジスタ２５に供給している。こ
のことは、第７図に示すように、レジスタ６１，６２，
６３により被乗数Ｘを３クロツク期間遅延してセレクタ
７に供給すると共に、部分積ＰＥを形成するのに必要な
乗数Ｙの３ビツトy9，y8，y7をレジスタ７０，７１，７
２，７６，７７，７８，７９，８０，８１によつて３ク
ロツク期間遅延してエンコーダ１２に供給することと等
価である。
更に、第７図において、部分積ＰＣ，ＰＤを生成する部
分に対して上述と同様の置き換えを行なうと、第８図に
示す回路構成が得られる。つまり、部分積ＰＣに関して
は、被乗数Ｘをレジスタ８２により１クロツク期間遅延
してセレクタ５に供給し、レジスタ６４，６５，６６に
より１クロツク期間遅延したビツトy3，y4，y5をエンコ
ーダ１０に供給し、このエンコーダ１０の出力によりセ
レクタ５を制御する。部分積ＰＤに関しては、被乗数Ｘ
をレジスタ８３及び８４により２クロツク期間遅延して
セレクタ６に供給し、レジスタ６７，６８，６９，７
３，７４，７５により２クロツク期間遅延したビツト
y5，y6，y7をエンコーダ１１に供給し、このエンコーダ
１１の出力によりセレクタ６を制御する。
分に対して上述と同様の置き換えを行なうと、第８図に
示す回路構成が得られる。つまり、部分積ＰＣに関して
は、被乗数Ｘをレジスタ８２により１クロツク期間遅延
してセレクタ５に供給し、レジスタ６４，６５，６６に
より１クロツク期間遅延したビツトy3，y4，y5をエンコ
ーダ１０に供給し、このエンコーダ１０の出力によりセ
レクタ５を制御する。部分積ＰＤに関しては、被乗数Ｘ
をレジスタ８３及び８４により２クロツク期間遅延して
セレクタ６に供給し、レジスタ６７，６８，６９，７
３，７４，７５により２クロツク期間遅延したビツト
y5，y6，y7をエンコーダ１１に供給し、このエンコーダ
１１の出力によりセレクタ６を制御する。
以上の置き換えにより、第２図の構成と等価な第８図に
示す構成が得られる。この第８図において、レジスタ６
１，８２，８３は、共に被乗数Ｘを１クロツク期間遅延
させるもので、レジスタ６２及び８４は、レジスタ６１
及び８３の夫々の出力を１クロツク期間遅延させるもの
である。また、レジスタ６６及び６７の両者は、被乗数
Ｙのビツトy5を１クロツク期間遅延させるものであり、
レジスタ６９及び７０の両者は、被乗数Ｙのビツトy7を
クロツク期間遅延させるものであり、レジスタ７５及び
７６は、共にレジスタ６９及び７０の出力を１クロツク
期間遅延させるものである。これらの機能が重複してい
るレジスタのうちで、ひとつを残して他を省略すること
ができる。つまり、レジスタ８２及び８３を省略し、レ
ジスタ８４を省略し、レジスタ６６及び６９を省略し、
レジスタ７５を省略することによつて、第６図に示すこ
の発明の一実施例の構成が得られる。
示す構成が得られる。この第８図において、レジスタ６
１，８２，８３は、共に被乗数Ｘを１クロツク期間遅延
させるもので、レジスタ６２及び８４は、レジスタ６１
及び８３の夫々の出力を１クロツク期間遅延させるもの
である。また、レジスタ６６及び６７の両者は、被乗数
Ｙのビツトy5を１クロツク期間遅延させるものであり、
レジスタ６９及び７０の両者は、被乗数Ｙのビツトy7を
クロツク期間遅延させるものであり、レジスタ７５及び
７６は、共にレジスタ６９及び７０の出力を１クロツク
期間遅延させるものである。これらの機能が重複してい
るレジスタのうちで、ひとつを残して他を省略すること
ができる。つまり、レジスタ８２及び８３を省略し、レ
ジスタ８４を省略し、レジスタ６６及び６９を省略し、
レジスタ７５を省略することによつて、第６図に示すこ
の発明の一実施例の構成が得られる。
第２図に示す並列乗算回路と第６図に示す並列乗算回路
とを回路規模に関して比較する。両者の間で、乗数Ｘ，
被乗数Ｙ及び積（Ｘ・Ｙ）が夫々貯えられるレジスタ
１，２，１７と、セレクタ３〜７、エンコーダ８〜１２
と、加算器１３〜１６と、これらの加算器１３〜１６の
前後のレジスタ１８〜２５とは、共通している構成部分
である。したがつて、上記以外のレジスタに関する比較
を行なえば良い。
とを回路規模に関して比較する。両者の間で、乗数Ｘ，
被乗数Ｙ及び積（Ｘ・Ｙ）が夫々貯えられるレジスタ
１，２，１７と、セレクタ３〜７、エンコーダ８〜１２
と、加算器１３〜１６と、これらの加算器１３〜１６の
前後のレジスタ１８〜２５とは、共通している構成部分
である。したがつて、上記以外のレジスタに関する比較
を行なえば良い。
一例として、被乗数Ｘ及び乗数Ｙが夫々１０ビツトで、
部分積ＰＡ〜ＰＥが１２ビツトの場合には、第２図の並
列乗算回路におけるレジスタのビツト数は、１２ビツト
×６＝７２ビツトのビツト数となる。一方、第６図に示
すこの一実施例におけるレジスタのビツト数は、（１０
ビツト×３＋１ビツト×１５＝４５ビツト）となり、２
７ビツト分のレジスタの節約を図ることができる。
部分積ＰＡ〜ＰＥが１２ビツトの場合には、第２図の並
列乗算回路におけるレジスタのビツト数は、１２ビツト
×６＝７２ビツトのビツト数となる。一方、第６図に示
すこの一実施例におけるレジスタのビツト数は、（１０
ビツト×３＋１ビツト×１５＝４５ビツト）となり、２
７ビツト分のレジスタの節約を図ることができる。
被乗数Ｘをｍビツト，乗数Ｙをｍビツト，部分積の数を
として一般化する。
として一般化する。
即ち、 である。
第２図に示す構成では、セレクタ５で生成された部分積
ＰＣから更に部分積ＰＤ，ＰＥ……へ順に１段のレジス
タ２７，２段のレジスタ２８，２９……（−２段）の
レジスタが必要となる。これらのレジスタは、（ｍ＋
２）ビツトであるので、必要なレジスタの総数は、 となる。
ＰＣから更に部分積ＰＤ，ＰＥ……へ順に１段のレジス
タ２７，２段のレジスタ２８，２９……（−２段）の
レジスタが必要となる。これらのレジスタは、（ｍ＋
２）ビツトであるので、必要なレジスタの総数は、 となる。
一方、第６図に示すこの発明の一実施例の構成では、ｍ
ビツトの幅のレジスタ６１，６２，……が（−２）段
必要となる。これと共に、一番上位のエンコーダ１２に
入る乗数Ｙの３ビツトのレジスタが（−２）段あり、
それ以外のエンコーダ１１，１０，……に入る乗数Ｙの
２ビツトづつのレジスタが（−３）段、（−４）
段、…ある。従つて必要なレジスタの総数は 上述の一般式に、ビツト幅ｍとして８ビツト，１０ビツ
ト，１２ビット，１６ビツト、３２ビツトの夫々を代入
すると、第２図に示す従来の並列乗算回路と、第６図に
示すこの発明の一実施例の構成とが必要とするビツト数
は、下記の表に示すものとなる。
ビツトの幅のレジスタ６１，６２，……が（−２）段
必要となる。これと共に、一番上位のエンコーダ１２に
入る乗数Ｙの３ビツトのレジスタが（−２）段あり、
それ以外のエンコーダ１１，１０，……に入る乗数Ｙの
２ビツトづつのレジスタが（−３）段、（−４）
段、…ある。従つて必要なレジスタの総数は 上述の一般式に、ビツト幅ｍとして８ビツト，１０ビツ
ト，１２ビット，１６ビツト、３２ビツトの夫々を代入
すると、第２図に示す従来の並列乗算回路と、第６図に
示すこの発明の一実施例の構成とが必要とするビツト数
は、下記の表に示すものとなる。
この表から明かなように、この発明は、ビツト幅ｍが大
きいほどレジスタを節約する効果が非常に大きい。
きいほどレジスタを節約する効果が非常に大きい。
第９図は、この発明の他の実施例の構成を示す。この他
の実施例は、第３図に示すように、加算器の２段ごとに
パイプライン処理を施すようにした並列乗算回路に対し
てこの発明を適用したものである。部分積ＰＡ，ＰＢ，
ＰＣ，ＰＤ，ＰＥを夫々生成するセレクタ３，４，５，
６，７は、加算器１３，１４，１５，１６の直前に配さ
れた構成とされる。
の実施例は、第３図に示すように、加算器の２段ごとに
パイプライン処理を施すようにした並列乗算回路に対し
てこの発明を適用したものである。部分積ＰＡ，ＰＢ，
ＰＣ，ＰＤ，ＰＥを夫々生成するセレクタ３，４，５，
６，７は、加算器１３，１４，１５，１６の直前に配さ
れた構成とされる。
第１０図は、この発明の更に他の実施例を示す。この更
に他の実施例は、第５図に示すように、トリー状に部分
積を加算する回路構成に対してこの発明を適用したもの
である。つまり、第５図におけるレジスタ５４，５５，
５６を１個のレジスタ５６に集約し、このレジスタ５６
からの被乗数Ｘをセレクタ５，６，７に供給し、このセ
レクタ５，６，７を制御するエンコーダ１０，１１，１
２に、乗数Ｙの必要なビツトを各１ビツトのレジスタ９
１，９２，９３，９４，９５，９６，９７を介して供給
する構成とされる。
に他の実施例は、第５図に示すように、トリー状に部分
積を加算する回路構成に対してこの発明を適用したもの
である。つまり、第５図におけるレジスタ５４，５５，
５６を１個のレジスタ５６に集約し、このレジスタ５６
からの被乗数Ｘをセレクタ５，６，７に供給し、このセ
レクタ５，６，７を制御するエンコーダ１０，１１，１
２に、乗数Ｙの必要なビツトを各１ビツトのレジスタ９
１，９２，９３，９４，９５，９６，９７を介して供給
する構成とされる。
上述のこの発明の他の実施例及び更に他の実施例によつ
ても、レジスタ数の節約を図ることができる。
ても、レジスタ数の節約を図ることができる。
また、この発明は、２次のブースのアルゴリズムを用い
た並列乗算回路に限らず、１次のブースのアルゴリズム
を用いた並列乗算回路，ブースのアルゴリズムを用いな
い並列乗算回路にも適用することができる。
た並列乗算回路に限らず、１次のブースのアルゴリズム
を用いた並列乗算回路，ブースのアルゴリズムを用いな
い並列乗算回路にも適用することができる。
「発明の効果」 この発明に依れば、パイプライン処理を行なつて、高速
クロツクで動作を可能とした並列乗算回路であつて、レ
ジスタのビツト数が従来の構成より大幅に減少され、回
路規模が小さな並列乗算回路を実現することができる。
クロツクで動作を可能とした並列乗算回路であつて、レ
ジスタのビツト数が従来の構成より大幅に減少され、回
路規模が小さな並列乗算回路を実現することができる。
第１図及び第２図はこの発明を適用することができる従
来の並列乗算回路の一例のブロック図及びパイプライン
処理を行なうようにした並列乗算回路の一例のブロック
図，第３図はこの発明を適用することができる並列乗算
回路の他の例のブロック図，第４図及び第５図はこの発
明を適用することができる従来の並列乗算回路の更に他
の例のブロツク図及びパイプライン処理を行なうように
した並列乗算回路の更に他の例のブロツク図，第６図は
この発明の一実施例のブロツク図、第７図及び第８図は
この発明の一実施例の説明に用いるブロツク図，第９図
はこの発明の他の実施例のブロツク図，第１０図はこの
発明の更に他の実施例のブロツク図である。 １……被乗数Ｘが貯えられるレジスタ，２……乗数Ｙが
貯えられるレジスタ，３，４，５，６，７……セレク
タ，８，９，１０，１１，１２……エンコーダ，１３，
１４，１５，１６，……加算器，１７……積が貯えられ
るレジスタ。
来の並列乗算回路の一例のブロック図及びパイプライン
処理を行なうようにした並列乗算回路の一例のブロック
図，第３図はこの発明を適用することができる並列乗算
回路の他の例のブロック図，第４図及び第５図はこの発
明を適用することができる従来の並列乗算回路の更に他
の例のブロツク図及びパイプライン処理を行なうように
した並列乗算回路の更に他の例のブロツク図，第６図は
この発明の一実施例のブロツク図、第７図及び第８図は
この発明の一実施例の説明に用いるブロツク図，第９図
はこの発明の他の実施例のブロツク図，第１０図はこの
発明の更に他の実施例のブロツク図である。 １……被乗数Ｘが貯えられるレジスタ，２……乗数Ｙが
貯えられるレジスタ，３，４，５，６，７……セレク
タ，８，９，１０，１１，１２……エンコーダ，１３，
１４，１５，１６，……加算器，１７……積が貯えられ
るレジスタ。
Claims (3)
- 【請求項１】乗数が入力される乗数入力部と、 被乗数が入力される被乗数入力部と、 上記乗数の所定のビットの状態に応じて上記乗数と被乗
数との部分積を形成するとともに、 必要とされる該部分積の数だけ設けられる部分積生成回
路と、 上記各部分積を加算して上記被乗数及び上記乗数の乗算
出力を得る複数の加算器と、 上記乗数を遅延させる乗数遅延部と、上記被乗数を遅延
させる被乗数遅延部とで構成される遅延手段とを有し、 上記部分積生成回路は、 第１の乗数と第１の被乗数より第１の部分積を得る第１
の部分積生成回路と、 第２の乗数と第２の被乗数より第２の部分積を得る第２
の部分積生成回路と、 第３の乗数と第３の被乗数より第３の部分積を得る第３
の部分積生成回路と、 第４の乗数と第４の被乗数より第４の部分積を得る第４
の部分積生成回路とを含み、 上記加算器での加算動作には、 前段での加算器により得た上記第１、第２の部分積の加
算結果と、上記第３の部分積とを加算するようになすと
ともに、該加算結果と上記第４の部分積とを加算するよ
うパイプライン処理が施され、 上記遅延手段は、 上記第１、第２の部分積の加算結果と上記第３の部分積
との加算動作を行わせるために上記乗数を上記乗数遅延
部にて、上記被乗数を上記被乗数遅延部にて夫々遅延さ
せるようになし、 上記第３の部分積形成回路は、 上記第３の乗数を上記乗数遅延部で遅延した信号と、上
記第３の被乗数を上記被乗数遅延部にて遅延した信号と
を利用して上記第３の部分積を形成するように上記遅延
手段の後段に配置されるとともに、 上記第３の部分積と上記第１、第２の部分積の加算結果
との加算処理を行う加算器の前段に配され、 上記第３の乗数を遅延する上記乗数遅延部は、少なくと
も上記第４の部分積を形成するための上記第４の乗数を
遅延することに兼用され、上記第３の被乗数を遅延する
上記被乗数遅延部は少なくとも上記第４の被乗数を遅延
することに兼用されることを特徴とする並列乗算回路。 - 【請求項２】特許請求の範囲第１項記載の並列乗算回路
において、上記部分積生成回路は、上記乗数の所定のビ
ットが入力され、セレクト信号を出力するエンコーダ
と、上記被乗数が入力され、上記セレクト信号により制
御されるセレクタからなることを特徴とする並列乗算回
路。 - 【請求項３】特許請求の範囲第２項記載の並列乗算回路
において、上記エンコーダはブースのアルゴリズムに従
つて上記セレクト信号を出力することを特徴とする並列
乗算回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175881A JPH0640301B2 (ja) | 1983-09-22 | 1983-09-22 | 並列乗算回路 |
| US06/651,155 US4706211A (en) | 1983-09-22 | 1984-09-17 | Digital multiplying circuit |
| CA000463341A CA1219955A (en) | 1983-09-22 | 1984-09-17 | Digital multiplying circuit |
| DE8484111298T DE3473364D1 (en) | 1983-09-22 | 1984-09-21 | Digital multiplying circuit |
| EP84111298A EP0137386B1 (en) | 1983-09-22 | 1984-09-21 | Digital multiplying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175881A JPH0640301B2 (ja) | 1983-09-22 | 1983-09-22 | 並列乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6068433A JPS6068433A (ja) | 1985-04-19 |
| JPH0640301B2 true JPH0640301B2 (ja) | 1994-05-25 |
Family
ID=16003837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175881A Expired - Lifetime JPH0640301B2 (ja) | 1983-09-22 | 1983-09-22 | 並列乗算回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4706211A (ja) |
| EP (1) | EP0137386B1 (ja) |
| JP (1) | JPH0640301B2 (ja) |
| CA (1) | CA1219955A (ja) |
| DE (1) | DE3473364D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4679164A (en) * | 1984-12-17 | 1987-07-07 | The United States Of America As Represented By The Secretary Of The Army | Digital high speed programmable convolver |
| US4831577A (en) * | 1986-09-17 | 1989-05-16 | Intersil, Inc. | Digital multiplier architecture with triple array summation of partial products |
| JPH0816903B2 (ja) * | 1986-09-17 | 1996-02-21 | 富士通株式会社 | 積和演算回路 |
| US4864529A (en) * | 1986-10-09 | 1989-09-05 | North American Philips Corporation | Fast multiplier architecture |
| US5001651A (en) * | 1986-11-10 | 1991-03-19 | Auto-Trol Technology Corporation | Method and apparatus for interpolating groups of pixels on a scan line |
| US4839847A (en) * | 1987-04-14 | 1989-06-13 | Harris Corp. | N-clock, n-bit-serial multiplier |
| DE58906476D1 (de) * | 1988-07-05 | 1994-02-03 | Siemens Ag | In integrierter Schaltungstechnik ausgeführtes digitales neuronales Netz. |
| US5136593A (en) * | 1989-10-30 | 1992-08-04 | Carnegie-Mellon University | Apparatus and method for fixed delay tree search |
| JP2597736B2 (ja) * | 1990-07-17 | 1997-04-09 | 株式会社東芝 | 高速乗算器 |
| JPH096614A (ja) * | 1995-06-21 | 1997-01-10 | Sanyo Electric Co Ltd | データ処理装置 |
| US6484193B1 (en) * | 1999-07-30 | 2002-11-19 | Advanced Micro Devices, Inc. | Fully pipelined parallel multiplier with a fast clock cycle |
| US7424506B2 (en) * | 2001-03-31 | 2008-09-09 | Durham Logistics Llc | Architecture and related methods for efficiently performing complex arithmetic |
| JP2006529043A (ja) * | 2003-05-09 | 2006-12-28 | サンドブリッジ テクノロジーズ インコーポレーテッド | 飽和あり、または飽和なしで、オペランドの積和を実行するプロセッサ簡約ユニット |
| US8074051B2 (en) * | 2004-04-07 | 2011-12-06 | Aspen Acquisition Corporation | Multithreaded processor with multiple concurrent pipelines per thread |
| KR102604087B1 (ko) | 2016-06-24 | 2023-11-21 | 삼성디스플레이 주식회사 | 윈도우 및 이를 포함하는 표시 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3515344A (en) * | 1966-08-31 | 1970-06-02 | Ibm | Apparatus for accumulating the sum of a plurality of operands |
| US4616330A (en) * | 1983-08-25 | 1986-10-07 | Honeywell Inc. | Pipelined multiply-accumulate unit |
-
1983
- 1983-09-22 JP JP58175881A patent/JPH0640301B2/ja not_active Expired - Lifetime
-
1984
- 1984-09-17 CA CA000463341A patent/CA1219955A/en not_active Expired
- 1984-09-17 US US06/651,155 patent/US4706211A/en not_active Expired - Lifetime
- 1984-09-21 DE DE8484111298T patent/DE3473364D1/de not_active Expired
- 1984-09-21 EP EP84111298A patent/EP0137386B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6068433A (ja) | 1985-04-19 |
| DE3473364D1 (en) | 1988-09-15 |
| EP0137386A2 (en) | 1985-04-17 |
| US4706211A (en) | 1987-11-10 |
| EP0137386A3 (en) | 1985-08-21 |
| EP0137386B1 (en) | 1988-08-10 |
| CA1219955A (en) | 1987-03-31 |
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