JPH117439A - 積和器 - Google Patents

Abstract

(57)【要約】 【課題】 デュアル化では、サイクル時間を１／２とす
ることができるが、最終結果を得るための全加算器と、
その結果を格納するレジスタを設ける必要があり、ハー
ドウェア規模が大きくなる。 【解決手段】 乗算部と最終結果加算部とを一対設け、
一対の乗算部では順次供給される２入力を交互に取り込
んで演算を行い、一対の最終結果加算部では対応する一
方の乗算部で生成されたサム及びキャリーと、他方の乗
算部で既に生成されたサム及びキャリーと、他方の最終
結果加算部から既に出力された積和結果とを加算する。
このため、従来のデュアル化と同様にサイクル時間を半
分にすることができると共に、従来のデュアル化に対し
て半加算器を削減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は積和器に関し、高速
の積和処理を行う積和器に関する。近年、ＤＳＰ（Digi
tal Signal Processor) が幅広い分野で適用されてい
る。ＤＳＰは信号処理演算によく現われる積和処理を高
速に実行することが求められており、このため、ＤＳＰ
内で積和処理を実行する積和器の高速動作が要望されて
いる。

【０００２】

【従来の技術】図７は並列乗算器の構成図を示す。同図
中、乗算器１０は入力Ａ，Ｂの部分積を作り、その部分
積を加算して乗算結果を得ている。部分積の加算はキャ
リの伝播の発生しないように考慮されたツリー状の構成
の加算器回路（ワレサのツリー）によって行われる。具
体的には部分積を半加算していき、ビット数をしぼりこ
んでいく。

【０００３】例えば部分積の生成にＢｏｏｔｈのアルゴ
リズムを用いれば１６ビット×１６ビット乗算の場合、
部分積は１６×８ビット発生する。この１２８ビット
（１６×８）を３入力２出力の半加算器により各桁を計
算することで最終的には２つ（サム，キャリー）のデー
タが得られる。この２つのデータをキャリ伝播のある全
加算器１２で加算することで最終結果が得られる。

【０００４】この乗算器を使用して積和器も作られる。
積和器はΣＡｉ・Ｂｉのように乗算結果を加算し続ける
ように構成される。図８に積和器の構成図を示す。積和
器は乗算器とほぼ同じ構成をとるが、乗算器１４の乗算
結果がサム（Ｓ），キャリー（Ｃ）にしぼりこまれた２
つのデータと直前までの積和処理の結果Ａｃｃとを加算
する必要があるため、ここでもう一度、３入力２出力の
半加算器１６でサム＋キャリー＋直前の積和結果を行
い、最終のサム，キャリーを計算する。最後にこれを全
加算器１８で全加算して積和結果を得る。この積和器で
は図９に示す積和のサイクル時間ＴＳは部分積の生成及
び半加算器による絞り込みを行う時間Ｔ１と、得られた
結果と直前の積和結果を加算する時間Ｔ２で決定され
る。

【０００５】この積和のサイクル時間を短くして積和サ
イクルの低減を図る方法としてパイプライン化が従来行
われてきた。この方法は図１０に示すように、部分積の
生成・絞り込みの部分と全加算の部分で処理をレジスタ
１９，２０で時間的に分けることにより、レイテンシは
増加するものの処理サイクルは短くなり、全体の処理時
間を短くすることができる。図１１に示すように、部分
積の生成・絞り込みの時間Ｔ１と、最終結果計算の時間
Ｔ２のうちの長い方の時間をサイクルとしてパイプライ
ン化することができる。つまり、部分積の絞り込みの時
間と最終結果の加算の時間が等しい場合には、積和処理
のサイクル時間は、１／２になる。

【０００６】また別の方法として図１２に示すように単
純に２つの積和器を設け、デュアル化する構成がある。
この構成ではそれぞれの積和器に積和結果記憶用のレジ
スタ２２Ａ，２２Ｂを設け、積和演算を２つの積和器１
４Ａ，１６Ａ，１８Ａと１４Ｂ，１６Ｂ，１８Ｂとに分
けて求める。それぞれの積和処理が終了した時点で、こ
の２つの積和結果を全加算器２４で加算し最終結果を得
てレジスタ２６に格納する。この方法では積和に要する
時間は部分積生成や最終結果加算の時間に関係なく１／
２とすることができる。

【０００７】

【発明が解決しようとする課題】図８に示す構成のパイ
プライン化では、一般的に部分積の絞り込みの時間Ｔ１
と、最終結果の加算の時間Ｔ２とが一致せず、いずれか
長い方の時間がサイクル時間となって、パイプライン化
によりサイクル時間を１／２とすることはできない。

【０００８】図１２に示す構成のデュアル化では、サイ
クル時間を１／２とすることができるが、最終結果を得
るためにレジスタ２２Ａ，２２Ｂと、全加算器２４とを
設ける必要があり、ハードウェア規模が大きくなり、ま
た、積和処理終了後に加算処理が必要になるという問題
がある。また、積和器はＤＳＰの命令により制御され、
積和器のレジスタ構成が変わる（レジスタ２２Ａ，２２
Ｂが増す）ことは命令セットの変更を意味し、ファーム
ウェア資産を生かせないという問題が発生する。

【０００９】本発明は上記の点に鑑みなされたもので、
サイクル時間を半分にできると共に、ハードウェア規模
が大きくなることを抑制でき、レジスタ構成の変更がな
い積和器を提供することを目的とする。

【００１０】

【課題を解決するための手段】請求項１に記載の発明
は、２入力の乗算の部分積を半加算してサムとキャリー
とに絞り込む乗算部と、前記乗算部で生成されたサムと
キャリーを直前に計算された積和結果と加算して新たな
積和結果とする最終結果加算部とよりなる積和器におい
て、前記乗算部と最終結果加算部とを一対設け、前記一
対の乗算部では順次供給される２入力を交互に取り込ん
で演算を行い、前記一対の最終結果加算部では対応する
一方の乗算部で生成されたサム及びキャリーと、他方の
乗算部で既に生成されたサム及びキャリーと、他方の最
終結果加算部から既に出力された積和結果とを加算す
る。

【００１１】このように、各最終結果加算部で対応する
一方の乗算部からの今回の入力に対するサム及びキャリ
ーと、他方の乗算部からの前回の入力に対するサム及び
キャリーと、他方の最終結果加算部からの前前回の入力
に対する積和結果を加算して、今回の入力に対する積和
結果を得ることができ、従来のデュアル化と同様にサイ
クル時間を半分にすることができると共に、従来のデュ
アル化に対して半加算器を削減でき、ハードウェア規模
の増大を抑制でき、かつ、レジスタ構成の変更が生じな
い。

【００１２】請求項２に記載の発明は、請求項１記載の
積和器において、前記一対の乗算部の代りに単一の乗算
部を時分割で使用する。このため、乗算部が単一で済
み、更にハードウェア規模を小さくできる。請求項３に
記載の発明は、請求項１記載の積和器において、前記一
対の最終結果加算部の代りに単一の最終結果加算部を時
分割で使用する。

【００１３】このため、最終結果加算部が単一で済み、
更にハードウェア規模を小さくできる。

【００１４】

【発明の実施の形態】図１は本発明の第１実施例の構成
図を示す。同図中、入力Ａ，Ｂは図２（Ａ）に示すタイ
ミングで供給され、このうち奇数番目の入力Ａ，Ｂはレ
ジスタ３０Ａ，３２Ａにラッチされて乗算器３４Ａに供
給され、偶数番目の入力Ａ，Ｂはレジスタ３０Ｂ，３２
Ｂにラッチされて乗算器３４Ｂに供給される。

【００１５】乗算器（乗算部）３４Ａ，３４Ｂ夫々は入
力Ａ，Ｂの部分積を作り、その部分積を加算して絞り込
み、サム（Ｓ）とキャリー（Ｃ）の２つのデータを生成
する。図２（Ｂ），（Ｃ）は乗算器３４Ａ，３４Ｂ夫々
のデータＳ，Ｃの出力タイミングを示す。乗算器３４Ａ
の出力データＳ，Ｃは半加算器３６Ａ及びレジスタ３８
Ｂに供給され乗算器３４Ｂの出力データＳ，Ｃは半加算
器３６Ｂ及びレジスタ３８Ａに供給される。

【００１６】半加算器３６Ａに乗算器３４Ａからｎ＋１
番目の入力に対する乗算データＳ，Ｃが供給されると
き、レジスタ３８Ａからは図２（Ｅ）に示すｎ番目の入
力に対する乗算データＳ，Ｃが供給され、レジスタ４０
Ａからは図２（Ｇ）に示すｎ−１番目の入力に対する積
和データが供給され、これらのデータに対するサム
（Ｓ），キャリー（Ｃ）の２つのデータが出力される。
全加算器４２Ａでは上記のデータＳ，Ｃの加算が行われ
最終結果つまりｎ＋１番目の入力に対する積和データが
求められる。この積和データはセレクタ４４で選択され
てレジスタ４６，４０Ｂ夫々に格納される。図２（Ｈ）
はレジスタ４６の内容を示す。

【００１７】半加算器３６Ｂに乗算器３４Ｂからｎ＋２
番目の入力に対する乗算データＳ，Ｃが供給されると
き、レジスタ３８Ｂからは図２（Ｄ）に示すｎ＋１番目
の入力に対する乗算データＳ，Ｃが供給され、レジスタ
４０Ｂからは図２（Ｆ）に示すｎ−１番目の入力に対す
る積和データが供給され、これらのデータに対するサム
（Ｓ），キャリー（Ｃ）の２つのデータが出力される。
全加算器４２Ｂでは上記のデータＳ，Ｃの加算が行われ
最終結果つまりｎ＋２番目の入力に対する積和データが
求められる。この積和データはセレクタ４４で選択され
てレジスタ４６，４０Ａ夫々に格納される。図２（Ｈ）
はレジスタ４６の内容を示す。

【００１８】上記の半加算器３６Ａ，３６Ｂと全加算器
４２Ａ，４２Ｂ及びレジスタ４０Ａ，４０Ｂ，３８Ａ，
３８Ｂが最終結果加算部に対応する。図３は半加算器３
６Ａ，３６Ｂとして使用される４ビット５入力半加算器
の構成図を示す。端子５０にはレジスタ４０Ａより積和
データが入来し、端子５１，５２にはレジスタ３８Ａか
ら２つのデータＳ，Ｃが入来し、これらのデータは半加
算器５４ａ〜５４ｄで加算され、これらで得られたデー
タＳは半加算器５６ａ〜５６ｄに供給され、またデータ
Ｃは半加算器５８ａ，５６ａ〜５６ｃ夫々に供給され
る。半加算器５６ａ〜５６ｄには端子５３より乗算器３
４Ａ出力のデータＳが供給されて加算される。半加算器
５６ａ〜５６ｄの出力するデータＳは半加算器５８ｂ〜
５８ｅに供給され、半加算器５８ａ〜５８ｄの出力する
データＣは半加算器５８ａ〜５８ｄに供給される。ま
た、半加算器５８ｂ〜５８ｅには端子５５より乗算器３
４Ａ出力のデータＣが供給されて加算される。上記の半
加算器５８ａ〜５８ｅ夫々の出力するデータＣ，Ｓが全
加算器４２Ａに供給される。

【００１９】ここでは、端子５０〜５２に入力するデー
タの加算は段数が多く遅延時間が大きいと考えられる
が、レジスタ４０Ａ，３８Ａ夫々のデータは加算サイク
ルの開始時点で既に値が決定しており、乗算器３４Ａの
出力データＳ，Ｃの加算はこれより遅れて開始されるこ
とを考慮すると、上記半加算器５８ａ〜５８ｄにおける
遅延は全体に何ら影響を与えない。

【００２０】このように乗算器３４Ａ，３４Ｂ，半加算
器３６Ａ，３６Ｂ，全加算器４２Ａ，４２Ｂで構成され
る２つの積和回路を１８０度位相をずらして交互に動作
させることで、積和処理に必要なサイクル時間をデュア
ル化と同様に半分にすることができる。また、デュアル
化のように余分なレジスタ２２Ａ，２２Ｂ及び全加算器
２４が必要ないためハードウェアが大規模化することが
なく、かつ、レジスタ構成の変更が生じない。

【００２１】図４は本発明の第２実施例の構成図を示
す。同図中、入力Ａ，Ｂは図５（Ａ）に示すタイミング
で供給され、乗算器３３に供給される。乗算器３３は入
力Ａ，Ｂの部分積を作り、その部分積を加算して絞り込
み、サム（Ｓ）とキャリー（Ｃ）の２つのデータを生成
する。図５（Ｂ）は乗算器３３のデータＳ，Ｃの出力タ
イミングを示す。乗算器３３の出力データＳ，Ｃはレジ
スタ３５Ａ，３５Ｂに供給される。

【００２２】レジスタ３５Ａは図５（Ｃ）に示すラッチ
クロックのローレベル期間に奇数番目の入力に対する乗
算器３３出力Ｓ，Ｃを図５（Ｄ）に示すように格納し、
レジスタ３５Ｂは上記ラッチクロックのハイレベル期間
に偶数番目の入力に対する乗算器３３出力Ｓ，Ｃを図５
（Ｇ）に示すように格納する。レジスタ３５Ａに格納さ
れた奇数番目の２つのデータＳ，Ｃは半加算器３６Ａ及
びレジスタ３８Ｂに供給され、レジスタ３５Ｂに格納さ
れた偶数番目の２つのデータは半加算器３６Ｂ及びレジ
スタ３８Ａに供給される。

【００２３】半加算器３６Ａにレジスタ３５Ａからｎ＋
１番目の入力に対する乗算データＳ，Ｃが供給されると
き、レジスタ３８Ａからは図５（Ｅ）に示すｎ番目の入
力に対する乗算データＳ，Ｃが供給され、レジスタ４０
Ａからは図５（Ｆ）に示すｎ−１番目の入力に対する積
和データが供給され、これらのデータに対するサム
（Ｓ），キャリー（Ｃ）の２つのデータが出力される。
全加算器４２Ａでは上記のデータＳ，Ｃの加算が行われ
最終結果つまりｎ＋１番目の入力に対する積和データが
求められる。この積和データはセレクタ４４で選択され
てレジスタ４６，４０Ｂ夫々に格納される。図５（Ｊ）
はレジスタ４６の内容を示す。

【００２４】半加算器３６Ｂにレジスタ３５Ｂからｎ＋
２番目の入力に対する乗算データＳ，Ｃが供給されると
き、レジスタ３８Ｂからは図５（Ｈ）に示すｎ＋１番目
の入力に対する乗算データＳ，Ｃが供給され、レジスタ
４０Ｂからは図５（Ｉ）に示すｎ番目の入力に対する積
和データが供給され、これらのデータに対するサム
（Ｓ），キャリー（Ｃ）の２つのデータが出力される。
全加算器４２Ｂでは上記のデータＳ，Ｃの加算が行われ
最終結果つまりｎ＋２番目の入力に対する積和データが
求められる。この積和データはセレクタ４４で選択され
てレジスタ４６，４０Ａ夫々に格納される。図５（Ｊ）
はレジスタ４６の内容を示す。

【００２５】部分積の絞り込みの時間が最終結果の加算
時間よりも短いとした場合、乗算器３３は積和サイクル
の半分以下の時間で動作することになり、この実施例で
は乗算器３３を時分割で使用することで乗算器を１つに
削除でき回路規模を小さくしている。この実施例でも従
来のデュアル化と同様に積和処理に必要なサイクル時間
を半分にすることができる。

【００２６】これとは逆に、部分積の絞り込みの時間が
最終結果の加算時間よりも長い場合は図６に示す第３実
施例の回路構成とする。図６において、入力Ａ，Ｂのう
ち奇数番目の入力Ａ，Ｂはレジスタ３０Ａ，３２Ａにラ
ッチされて乗算器３４Ａに供給され、偶数番目の入力
Ａ，Ｂはレジスタ３０Ｂ，３２Ｂにラッチされて乗算器
３４Ｂに供給される。

【００２７】乗算器３４Ａ，３４Ｂ夫々は入力Ａ，Ｂの
部分積を作り、その部分積を加算して絞り込み、サム
（Ｓ）とキャリー（Ｃ）の２つのデータを生成する。乗
算器３４Ａの出力データＳ，Ｃ夫々はセレクタ３７，３
９に供給され乗算器３４Ｂの出力データＳ，Ｃ夫々はセ
レクタ３７，３９に供給される。セレクタ３７，３９は
２つのデータＳ，Ｃを奇数番目、偶数番目で順次選択し
て半加算器４１に供給する。半加算器４１にはレジスタ
４５から前サイクルで得られた積和データが供給されて
おり、半加算器４１はこれらのデータに対するＳ，Ｃの
２つのデータを出力する。全加算器４３は上記のデータ
Ｓ，Ｃの加算を行い、最終結果の積和データがレジスタ
４５に格納される。

【００２８】この場合は最終結果の加算時間が短いた
め、時分割多重を行って１つの半加算器４１及び１つの
全加算器４３で処理している。逆に部分積の絞り込みの
時間が長いため、２つの乗算器３４Ａ，３４Ｂを使用し
てサイクルタイムの短縮を行っている。この実施例でも
従来のデュアル化と同様に積和処理に必要なサイクル時
間を半分にすることができる。

【００２９】

【発明の効果】上述の如く、請求項１に記載の発明は、
２入力の乗算の部分積を半加算してサムとキャリーとに
絞り込む乗算部と、前記乗算部で生成されたサムとキャ
リーを直前に計算された積和結果と加算して新たな積和
結果とする最終結果加算部とよりなる積和器において、
前記乗算部と最終結果加算部とを一対設け、前記一対の
乗算部では順次供給される２入力を交互に取り込んで演
算を行い、前記一対の最終結果加算部では対応する一方
の乗算部で生成されたサム及びキャリーと、他方の乗算
部で既に生成されたサム及びキャリーと、他方の最終結
果加算部から既に出力された積和結果とを加算する。

【００３０】このように、各最終結果加算部で対応する
一方の乗算部からの今回の入力に対するサム及びキャリ
ーと、他方の乗算部からの前回の入力に対するサム及び
キャリーと、他方の最終結果加算部からの前前回の入力
に対する積和結果を加算して、今回の入力に対する積和
結果を得ることができ、従来のデュアル化と同様にサイ
クル時間を半分にすることができると共に、従来のデュ
アル化に対して半加算器を削減でき、ハードウェア規模
の増大を抑制でき、かつ、レジスタ構成の変更が生じな
い。

【００３１】また、請求項２に記載の発明は、請求項１
記載の積和器において、前記一対の乗算部の代りに単一
の乗算部を時分割で使用する。このため、乗算部が単一
で済み、更にハードウェア規模を小さくできる。また、
請求項３に記載の発明は、請求項１記載の積和器におい
て、前記一対の最終結果加算部の代りに単一の最終結果
加算部を時分割で使用する。

【００３２】このため、最終結果加算部が単一で済み、
更にハードウェア規模を小さくできる。

【図面の簡単な説明】

【図１】本発明の構成図である。

【図２】図１の信号タイミングチャートである。

【図３】半加算器の構成図である。

【図４】本発明の構成図である。

【図５】図４の信号タイミングチャートである。

【図６】本発明の構成図である。

【図７】従来の乗算器の構成図である。

【図８】従来の積和器の構成図である。

【図９】図７の乗算サイクルを説明するための図であ
る。

【図１０】従来の積和器の構成図である。

【図１１】図１０の乗算サイクルを説明するための図で
ある。

【図１２】従来の積和器の構成図である。

【符号の説明】

３０Ａ，３０Ｂ，３２Ａ，３２Ｂ，３５Ａ，３５Ｂ，３
８Ａ，３８Ｂ，４０Ａ，４０Ｂ，４５，４６ レジスタ ３３，３４Ａ，３４Ｂ 乗算器 ３６Ａ，３６Ｂ，４１ 半加算器 ４２Ａ，４２Ｂ，４３ 全加算器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ２入力の乗算の部分積を半加算してサム
   とキャリーとに絞り込む乗算部と、 前記乗算部で生成されたサムとキャリーを直前に計算さ
   れた積和結果と加算して新たな積和結果とする最終結果
   加算部とよりなる積和器において、 前記乗算部と最終結果加算部とを一対設け、 前記一対の乗算部では順次供給される２入力を交互に取
   り込んで演算を行い、 前記一対の最終結果加算部では対応する一方の乗算部で
   生成されたサム及びキャリーと、他方の乗算部で既に生
   成されたサム及びキャリーと、他方の最終結果加算部か
   ら既に出力された積和結果とを加算することを特徴とす
   る積和器。
2. 【請求項２】 請求項１記載の積和器において、 前記一対の乗算部の代りに単一の乗算部を時分割で使用
   することを特徴とする積和器。
3. 【請求項３】 請求項１記載の積和器において、 前記一対の最終結果加算部の代りに単一の最終結果加算
   部を時分割で使用することを特徴とする積和器。