JP3222313B2 - 演算装置及び演算方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、乗算や積和演算を行う
ための演算装置及び演算方法の改良に関し、特に、乗算
命令や積和演算命令を高速に実行するための演算装置及
び演算方法に関する。

【０００２】

【従来の技術】近年、通信分野や画像処理分野における
高速かつ大量データを対象としたデジタル信号処理を行
うためのハードウェアとして、高速なデジタル・シグナ
ル・プロセッサ（ＤＳＰ）の開発が進んでいる。特に、
ＤＳＰにおいて最も使用頻度の高い積和演算命令を高速
に実行するため、乗算器や累算器の高速化が行なわれて
いる。従来のＤＳＰに搭載されている積和演算装置とし
ては、乗算器と累算処理を行うための加算器をパイプラ
イン構成したものがある。例えば、１９９３年ＩＳＳＣ
Ｃ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒ ｐｐ．２８−２
９記載参照。

【０００３】以下図面を参照しながら、上記した従来の
積和演算装置の一例について説明する。図１２は従来の
積和演算装置のブロック図を示すものである。図１２に
おいて、１０１は部分積をキャリーセーブ加算器で加算
し、生成される１組の乗算結果を出力する乗算器であ
る。１０２は乗算器１０１の出力結果を加算し、２進数
にするキャリールックアヘッド加算器（以下、ＣＬＡと
略す）である。１０３はＣＬＡ１０２の出力の累算を行
う累算処理部である。１０４はソースオペランドを前記
乗算器１０１に供給する記憶装置である。

【０００４】また、１１０〜１１３まではすべてラッチ
である。この内、１１０は乗数Ｙを蓄える第１の入力ラ
ッチ、１１１は被乗数Ｘを蓄える第２の入力ラッチ、１
１２はＣＬＡ１０２の出力結果を蓄える中間ラッチ、１
１３は累算処理部１０３の結果を蓄え、かつ出力を累算
処理部１０３に送る累算結果ラッチである。また、１１
４は中間ラッチ１１２の出力と累算結果ラッチ１１３の
出力とを選択し出力するセレクタである。

【０００５】以上のように構成された積和演算装置につ
いて、以下その動作について説明する。

【０００６】乗算命令を実行する場合、まず命令のデコ
ード結果からセレクタ１１４を操作して中間ラッチ１１
２の出力を積和演算装置の出力とする。また、記憶装置
１０４から１組のソースオペランド（Ｘ，Ｙ）が選択、
出力される。

【０００７】次に、前記ソースオペランド（Ｘ，Ｙ）は
第１及び第２の入力ラッチ１１０〜１１１を通して供給
されると共に乗算器１０１において乗算を行ない１組の
乗算結果を生成する。前記乗算器１０１の出力結果はＣ
ＬＡ１０２において加算される。

【０００８】次に、前記ＣＬＡ１０２の出力結果は中間
ラッチ１１２にラッチされ、セレクタ１１４を通して出
力される。

【０００９】積和演算命令を実行する場合、まず命令の
デコード結果からセレクタ１１４を操作して累算結果ラ
ッチ１１３の出力を積和演算装置の出力とする。また、
記憶装置１０４から１組のソースオペランド（Ｘ０，Ｙ
０）が選択、出力される。

【００１０】更に、前記ソースオペランド（Ｘ０，Ｙ
０）は第１及び第２の入力ラッチ１１０〜１１１を通し
て供給されると共に乗算部１０１において乗算を行ない
１組の乗算結果を生成する。前記乗算部１０１の出力結
果はＣＬＡ１０２において加算される。

【００１１】続いて、前記ＣＬＡ１０２の出力結果は中
間ラッチ１１２にラッチされ、累算結果ラッチ１１３の
出力と共に累算処理部１０３に供給され、加算を行う。

【００１２】次に、前記累算処理部１０３の出力は累算
結果ラッチ１１３にラッチされ、セレクタ１１４を通し
て出力される。

【００１３】また、積和演算装置を構成する乗算器を考
える場合、従来の高速乗算器として冗長２進数乗算器が
ある。

【００１４】以下、図面を参照しながら、上記した従来
の冗長２進数乗算器の一例について説明する。

【００１５】図１３は従来の１６Ｘ１６冗長２進数乗算
器のブロック図を示すものである。図１３において、１
３０〜１３３までは第１から第４の部分積生成回路アレ
イ（以下、ＰＰＧアレイと略す）である。また、１４０
はブースのリコード回路である。

【００１６】１２０〜１２３は冗長２進数同士の加算を
行い、冗長２進数出力（符号と絶対値または正出力と負
出力の組み合わせ）を生成する冗長２進数加算器アレイ
（以下、ＲＢＡアレイと略す）である。この内、１２０
は上位桁側の結果を生成する第１のＲＢＡアレイ、１２
１は下位桁側の結果を生成する第２のＲＢＡアレイ、１
２２は前記第１のＲＢＡアレイ１２０の結果と第２のＲ
ＢＡアレイ１２１の結果を加算する第３のＲＢＡアレ
イ、１２３は前記第３のＲＢＡアレイ１２２の結果と第
１のＰＰＧアレイ１３０が生成する補正項を加算する第
４のＲＢＡアレイである。

【００１７】以上のように構成された冗長２進数乗算器
について、以下、その動作について説明する。

【００１８】第１の入力ラッチ１１０から供給される１
６桁の乗数はブースのリコード回路１４０で８組のリコ
ード値に変換される。第１〜第４のＰＰＧアレイ１３０
〜１３３は前記８組のリコード値と第２の入力ラッチ１
１１から供給される被乗数を用いて４つの部分積と４つ
の補正項を生成する。前記各補正項は、冗長２進数表現
での加算において、ある桁からの桁上げを必ずその１つ
上位の桁で吸収して、桁上げがそれ以上上位に伝播しな
いようにして、桁上げが高々１桁しか伝播しないように
するためのものである。第２のＲＢＡアレイ１２１にお
いて、第４のＰＰＧアレイ１３３で生成された部分積及
び補正項と第３のＰＰＧアレイ１３２で生成された部分
積の加算が行なわれる。また、第１のＲＢＡアレイ１２
０において、第３のＰＰＧアレイ１３２で生成された補
正項と第２のＰＰＧアレイ１３１で生成された部分積及
び補正項と第１のＰＰＧアレイ１３０で生成された部分
積との加算が行なわれる。つぎに第３のＲＢＡアレイ１
２２において、前記第１及び第２のＲＢＡアレイ１２０
〜１２１の出力の加算が行なわれる。最後に第４のＲＢ
Ａアレイ１２３において、前記第３のＲＢＡアレイ１２
２の出力と第１のＰＰＧアレイ１３０で生成された補正
項との加算を行ない、冗長２進数の出力を得る。

【００１９】

【発明が解決しようとする課題】しかしながら、前記図
１２のような従来の積和演算装置の構成では、乗算器１
０１の処理時間と他のＣＬＡ等の各回路の処理時間とを
比較すると、乗算器１０１の処理時間が最も長く、この
ため、乗算器の動作速度が演算の高速化における律速条
件となるという問題点を有していた。

【００２０】また、前記のような従来の冗長２進数乗算
器の構成では、乗数が４の倍数の場合に、図１３のよう
な２進木加算構造をとるときには、第３のＲＢＡアレイ
１２２の出力に最上位の補正項を加算する第４のＲＢＡ
アレイ１２３を必要とするために、加算段数が１段増え
るという問題点を有していた。

【００２１】本発明は前記問題点に鑑み、その目的は、
冗長２進数乗算器を用いて乗算を行う演算装置、及び冗
長２進数乗算器を用いて積和演算を行う演算装置におい
て、その乗算命令や積和演算命令を高速に実行させると
共に、冗長２進数乗算器における最上位の補正項を加算
するためのゲート段数の増加を抑えることにある。

【００２２】

【課題を解決するための手段】前記問題点を解決するた
めに、本発明では、冗長２進数表現の数同志の乗算後
は、その冗長２進数表現の乗算結果を２進数表現に変換
する場合に、その２進数表現への変換にキャリールック
アヘッド加算器を使用する点に着目し、その加算器にお
けるキャリーのプロパゲーション及びジェネレーション
の生成を前記冗長２進数乗算器における最上位の補正項
を考慮した形で行うことにより、前記前記冗長２進数乗
算器における最上位の補正項の加算を行ったに等しくす
る。

【００２３】その場合に、本発明では、更に、冗長２進
数表現の数同志の乗算とその乗算結果の累積とを行う積
和演算において、その積和演算の演算時間を短縮する構
成を採用する。

【００２４】すなわち、請求項１記載の発明の演算装置
では、乗算に関し、１組の冗長２進数乗算結果及び１つ
の補正項を生成する冗長２進数乗算部と、前記冗長２進
数乗算部により生成された補正項を用いて直接プロパゲ
ーション及びジェネレーションの生成を行ない、この生
成されたプロパゲーション及びジェネレーションを用い
て前記冗長２進数乗算部の出力の冗長２進数／２進数変
換を行なう冗長２進数／２進数変換部とを備える構成と
する。

【００２５】また、請求項２記載の発明の演算装置で
は、積和演算に関し、前記請求項１記載の発明の構成に
加えて、冗長２進数乗算部と冗長２進数／２進数変換部
との間に配置される累算処理部を有し、前記累算処理部
は、前記冗長２進数乗算部の冗長２進数乗算結果と累算
値との加算を行ない、前記累算値は、前記累算処理部の
加算結果を冗長２進数／２進数変換した前記冗長２進数
／２進数変換部の出力である構成とする。

【００２６】更に、請求項３記載の発明の演算装置で
は、１組の冗長２進数乗算結果及び１つの補正項を生成
する冗長２進数乗算部と、前記冗長２進数乗算部内の乗
数下位側部分と被乗数との下位側部分積加算結果及び乗
数上位側部分と被乗数との上位側部分積加算結果を取り
出すパスと、前記２組の部分積加算結果及び前記補正項
を蓄える第１、第２及び第３の中間ラッチと、累算結果
ラッチと、前記第１ないし第３の中間ラッチの結果と前
記累算結果ラッチの値を累算し、その累算結果を前記累
算結果ラッチに蓄える冗長２進数累算処理部と、前記冗
長２進数乗算部の結果及び前記冗長２進数累算処理部の
結果の何れか一方を選択するセレクタと、前記補正項を
用いて直接プロパゲーション及びジェネレーションの生
成を行なうと共に、このプロパゲーション及びジェネレ
ーションを用いて前記セレクタを介して供給される値を
２進数に変換する冗長２進数／２進数変換部とを備える
構成とする。

【００２７】加えて、請求項４記載の発明の演算方法で
は、前記請求項３記載の演算装置を用いた演算方法を前
提として、乗算命令を実行する場合には、冗長２進数乗
算部により１組の冗長２進数乗算結果及び１つの補正項
を生成し、次いで、セレクタにより前記冗長２進数乗算
部の結果を選択し、冗長２進数／２進数変換部により前
記選択された冗長２進数乗算部の結果から前記補正項を
用いて直接プロパゲーション及びジェネレーションを生
成した後、その加算処理を行なって冗長２進数／２進数
変換を行うノンパイプライン動作を行い、積和演算命令
を実行する場合には、第１ステージにおいて冗長２進数
乗算部により２組の部分積加算結果及び１つの補正項の
生成を行った後、第２ステージにおいて冗長２進数累算
部により前記２組の部分積加算結果及び１つの補正項と
過去の累算値との冗長２進数加算を行い、次いで、積和
演算命令で指定された回数の乗算処理及び累算処理を各
々前記第１ステージ及び第２ステージで行なうことを繰
返し、その後、ステージ３において前記積和演算命令で
指定された回数の累算処理を終えた冗長２進数累算結果
をセレクタにより選択し、この冗長２進数累算結果を冗
長２進数／２進数変換部により２進数に変換するパイプ
ライン動作を第１ないし第３の中間ラッチより成る第１
のパイプラインラッチ及び累算結果ラッチより成る第２
のパイプラインラッチを用いて行う方法である。

【００２８】また、請求項５記載の発明の演算方法で
は、積和演算に関し、乗算命令を実行する場合には、１
組の冗長２進数乗算結果及び１つの補正項を生成し、次
いで、前記１組の冗長２進数乗算結果から前記補正項を
用いて直接プロパゲーション及びジェネレーションを生
成し、その加算処理を行なって冗長２進数／２進数変換
を行うノンパイプライン動作を行い、一方、積和演算命
令を実行する場合には、第１ステージにおいて乗数下位
側部分と被乗数との下位側部分積加算結果及び乗数上位
側部分と被乗数との下位側部分積加算結果並びに１つの
補正項の生成を行った後、第２ステージにおいて前記２
組の部分積加算結果及び１つの補正項と過去の累算値と
の冗長２進数加算を行い、次いで、積和演算命令で指定
された回数の乗算処理及び累算処理を各々前記第１ステ
ージ及び第２ステージで行なうことを繰返し、その後、
第３ステージにおいて前記積和演算命令で指定された回
数の累算処理を終えた冗長２進数累算結果を２進数に変
換するパイプライン動作を行う演算方法である。

【００２９】更に、請求項６記載の発明では、前記請求
項１〜３記載の演算装置において、冗長２進数／２進数
変換部は、冗長２進数入力に関して最上位の補正項の桁
位置より１桁下までの演算処理を行なう第１の加算器
と、前記最上位の補正項の桁位置の値及びこの桁位置よ
り上位の値に関してプロパゲーションとジェネレーショ
ンを生成するｐｇ生成部と、前記ｐｇ生成部の出力及び
前記第１の加算器の桁上げ信号を用いて加算処理を行な
う第２の加算器とから成る構成とする。

【００３０】加えて、請求項７記載の発明では、前記請
求項６記載の演算装置において、冗長２進数は、正出力
と負出力との組合せより成り、第１の加算器は、前記冗
長２進数入力に関して最上位の補正項の桁位置より１桁
下までの減算処理を行なうもので構成する。

【００３１】また、請求項８記載の発明では、前記請求
項６記載の演算装置において、冗長２進数は絶対値と符
号から成り、ｐｇ生成部は、前記冗長２進数における最
上位の補正項の桁位置より上位の桁位置までの任意のｉ
桁目に関して、ｉ桁目の絶対値とｉ‐１桁目の符号の反
転との論理積を中間桁上げ、ｉ桁目の絶対値とｉ‐１桁
目の符号の反転との排他的論理和を中間和として、前記
ｉ桁目の中間和とｉ‐１桁目の中間桁上げとの論理積を
ジェネレーション、前記ｉ桁目の中間和とｉ‐１桁目の
中間桁上げとの排他的論理和をプロパゲーションとする
ｉ桁目のｐｇ生成セルを備える構成とする。

【００３２】更に、請求項９記載の発明では、前記請求
項１〜請求項３又は請求項９記載の発明の演算装置にお
いて、冗長２進数乗算部により生成された補正項は絶対
値と符号とから成り、冗長２進数／２進数変換部は、前
記冗長２進数乗算部により生成された補正項を複数の選
択信号に変換する変換選択信号生成部を有し、前記変換
選択信号生成部により変換された複数の選択信号を用い
てプロパゲーション及びジェネレーションの生成を行な
う構成とする。

【００３３】加えて、請求項１０記載の発明では、前記
請求項９記載の発明の演算装置において、冗長２進数は
絶対値と符号から成り、ｐｇ生成部は、前記冗長２進数
における最上位の補正項の桁位置ｊに関して、ｊ桁目の
絶対値と前記補正項の絶対値との排他的論理和をジェネ
レーションｇｊとし、１をプロパゲーションｐｊとする
と共に、前記補正項が１のとき、ｊ桁目の絶対値の反転
を中間桁上げ、ｊ桁目の符号をｊ桁目の符号とし、前記
補正項が０のとき、１を中間桁上げ、ｊ桁目の符号をｊ
桁目の符号とし、前記補正項が−１のとき、ｊ桁目の絶
対値とｊ桁目の符号の反転との積の反転を中間桁上げ、
１をｊ桁目の符号とするｊ桁目のｐｇ生成セルを備える
構成とする。

【００３４】また、請求項１１記載の発明では、前記請
求項１〜請求項３記載の演算装置において、冗長２進数
／２進数変換部は、冗長２進数乗算部により生成された
１組の冗長２進数乗算結果のうち、最下位桁から所定桁
までの１部分を入力し、この１部分を冗長２進数から２
進数に変換する冗長２進数／２進数部分変換部を有する
構成とする。

【００３５】更に、請求項１２記載の発明の演算装置で
は、乗数の下位側部分と被乗数との下位側部分積加算結
果、前記乗数の上位側部分と被乗数との上位側部分積加
算結果、及び１つの補正項を生成する冗長２進数乗算部
分処理部と、前記下位側部分積加算結果のうち最下位桁
から所定桁までの一部分以外の部分と前記上位側部分積
加算結果との加算処理を行なう累算処理部と、前記下位
側部分積加算結果のうち最下位桁から所定桁までの一部
分を冗長２進数から２進数に変換する冗長２進数／２進
数部分変換部と、前記冗長２進数乗算部分処理部により
生成された補正項を用いてプロパゲーション及びジェネ
レーションを生成し、この生成されたプロパゲーション
及びジェネレーションを用いて前記累算処理部の演算処
理結果を冗長２進数から２進数に変換する冗長２進数／
２進数変換部とを備えて、１回の乗算機能を有する構成
とする。

【００３６】加えて、請求項１３記載の発明では、前記
請求項１２記載の演算装置において、累算処理部は、冗
長２進数乗算部分処理部により生成された下位側部分積
加算結果のうち最下位桁から所定桁までの一部分及び補
正項と、累算値との３者を累算する累算処理と、この累
算処理結果及び加算処理結果とを加算する他の加算処理
とをも行なうものであり、前記他の加算処理結果は前記
累算値として用いられ、また、冗長２進数／２進数部分
変換部は、前記累算処理部による累算処理結果のうち最
下位桁から所定桁までの一部分を冗長２進数から２進数
に変換する機能を有し、更に、冗長２進数／２進数変換
部は、冗長２進数乗算部分処理部により生成された補正
項を無視してプロパゲーション及びジェネレーションを
生成し、この生成されたプロパゲーション及びジェネレ
ーションを用いて前記累算処理部の他の加算処理結果を
冗長２進数から２進数に変換する機能を有し、積和演算
機能を併有する構成とする。

【００３７】また、請求項１４記載の発明では、前記請
求項１３記載の演算装置において、累算処理部は、冗長
２進数乗算部分処理部により生成された下位側部分積加
算結果のうち最下位桁から所定桁までの一部分以外の部
分と上位側部分積加算結果との加算処理結果と、この加
算処理結果と累算処理結果との加算処理結果との何れか
一方を選択して出力する第１セレクタを有し、冗長２進
数／２進数部分変換部の前段には、前記下位側部分積加
算結果のうち最下位桁から所定桁までの一部分と、累算
処理部による累算処理結果のうち最下位桁から所定桁ま
での一部分との何れか一方を選択して前記冗長２進数／
２進数部分変換部に出力する第２セレクタとを有する構
成とする。

【００３８】更に、請求項１５記載の発明では、前記請
求項１１〜請求項１４記載の演算装置において、冗長２
進数／２進数部分変換部は、冗長２進数の符合及び絶対
値を入力し、前記絶対値の論理否定をプロパゲーション
とし、前記符号の論理否定と前記絶対値との論理積をジ
ェネレーションとして、前記プロパゲーション及びジェ
ネレーションに基づき加算処理を行なう加算器を備える
構成とする。

【００３９】加えて、請求項１６記載の発明の演算方法
では、乗数の下位側部分と被乗数との下位側部分積加算
結果、前記乗数の上位側部分と被乗数との上位側部分積
加算結果、及び１つの補正項を生成した後、前記下位側
部分積加算結果のうち最下位桁から所定桁までの一部分
以外の部分と前記上位側部分積加算結果との加算処理を
行ない、この加算処理に併行して、前記下位側部分積加
算結果のうち最下位桁から所定桁までの一部分を冗長２
進数から２進数に変換し、その後、前記補正項を用いて
プロパゲーション及びジェネレーションを生成し、この
生成されたプロパゲーション及びジェネレーションを用
いて前記加算処理結果を冗長２進数から２進数に変換し
て、乗算命令の実行をノンパイプライン動作により行う
方法とする。

【００４０】また、請求項１７記載の発明の演算方法で
は、ステージ１では、乗数の下位側部分と被乗数との下
位側部分積加算結果、前記乗数の上位側部分と被乗数と
の上位側部分積加算結果、及び１つの補正項を生成し、
ステージ２では、前記２組の部分積加算結果と、前記１
つの補正項と、過去の累算値との累算を冗長２進数で行
ない、前記ステージ１とステージ２とをパイプライン動
作により繰返し行い、最終累算処理時での前記ステージ
２では、前記下位側部分積加算結果のうち最下位桁から
所定桁までの一部分以外の部分と前記上位側部分積加算
結果との加算処理を冗長２進数で行ない、この加算処理
に併行して、前記下位側部分積加算結果のうち最下位桁
から所定桁までの一部分を冗長２進数から２進数に変換
し、ステップＳ３では、前記最終累算処理におけるステ
ージ２での加算処理結果を冗長２進数から２進数に変換
する構成とする。

【００４１】

【作用】以上の構成により、請求項１記載の発明の冗長
２進数の乗算を行う演算装置、及び請求項２記載の発明
の冗長２進数の積和演算を行う演算装置、並びに請求項
６、請求項７、請求項８及び請求項１０記載の演算装置
では、冗長２進数乗算部により１組の冗長２進数乗算結
果と１つの補正項とが生成された後は、その補正項の影
響を考慮して冗長２進数／２進数変換部がプロパゲーシ
ョンとジェネレーションの生成を行なって、前記冗長２
進数乗算部の冗長２進数乗算結果を２進数に変換するの
で、冗長２進数乗算部において最上位の補正項の加算を
行うことなく、冗長２進数の乗算が可能となる。従っ
て、冗長２進数乗算部での最上位の補正項の加算を行う
ためのゲートを不要として、ゲート段数を削減すること
ができる。また、プロパゲーション及びジェネレーショ
ンの生成に際して補正項の影響が考慮されるので、その
プロパゲーション及びジェネレーションの生成に要する
時間は従来とほぼ同様であるので、従来の最上位の補正
項の加算を行う時間を無くして、乗算結果を高速に生成
することができる。

【００４２】また、請求項３、請求項４及び請求項５記
載の発明の演算装置及び演算方法では、乗算命令を実行
する場合には、ノンパイプライン動作モードとなって、
１組の冗長２進数の乗算結果と１つの補正項を生成した
後、補正項の影響を考慮して直接プロパゲーションとジ
ェネレーションとの生成を行なって冗長２進数／２進数
変換を行うので、従来の最上位の補正項の加算を行う時
間が不要となり、乗算結果が高速に生成される。一方、
積和演算命令を実行する場合には、パイプライン動作モ
ードとなって、第１ステージでは２組の部分積加算結果
と１つの補正項の生成までを行ない、第２ステージでは
前記２組の部分積加算結果と１つの補正項と過去の累算
値との累算を冗長２進数で行ない、第３ステージでは前
記第２ステージにおいて最終まで累算された冗長２進数
の結果の２進数への変換のみを行なうので、第１及び第
２の各ステージの演算時間が相互に均一に近付き、従っ
てクロック周波数を高めることができ、演算速度が速く
なる。

【００４３】更に、請求項９記載の演算装置では、１つ
の補正項が冗長２進数／２進数変換部内の変換選択信号
生成部により複数の選択信号に変換され、この複数の選
択信号を用いてプロパゲーション及びジェネレーション
が生成されるので、その１つの補正項を用いてプロパゲ
ーション及びジェネレーションを生成する場合に比し
て、その生成を簡易に且つ早期に行うことができる。

【００４４】加えて、請求項１１記載の演算装置では、
乗数と被乗数との乗算処理や積和処理において、その各
演算処理の途中の段階、即ち、その乗算結果や積和結果
の全桁が確定する前の段階で、その乗算結果や積和結果
のうち確定した最小桁から所定桁までの桁が、冗長２進
数／２進数部分変換部で早期に冗長２進数から２進数に
変換されるので、乗算結果や積和結果の全桁が最終的に
確定して行われる冗長２進数／２進数変換の桁数が少く
なって、その確定した残りの桁部分の乗算結果や積和結
果の冗長２進数／２進数変換が早期に行われる。従っ
て、乗算処理や積和処理を早期に実行することができ
る。

【００４５】また、請求項１２、請求項１３、請求項１
４、請求項１５、請求項１６及び請求項１７記載の演算
装置及び演算方法では、前記請求項１１記載の発明と同
様に、冗長２進数／２進数部分変換部が乗算処理や積和
処理の途中で既に確定した最小桁から所定桁までの桁を
早期に冗長２進数から２進数に変換するので、乗算処理
や積和処理を早期に実行することができると共に、冗長
２進数乗算部分処理部は上位側部分積加算結果と下位側
部分責加算結果とを生成し、その両結果の加算処理は累
算処理部が累算処理と兼用して行うので、その分、ゲー
ト段数を削減することができる。

【００４６】

【実施例】以下、本発明の一実施例の演算装置について
図面を参照しながら説明する。

【００４７】（第１の実施例）図１は本発明の第１の実
施例における演算装置のブロック図を示す。

【００４８】同図において、１は１組の冗長２進数乗算
結果と１つの補正項を生成する冗長２進数乗算部（以
下、ＲＢ乗算部と略す）である。４は冗長２進数／２進
数変換部（以下、ＲＢ／Ｂ変換部と略す）である。５は
ラッチに対するイネーブル信号を制御する制御部であ
る。６は、ソースオペランドを前記ＲＢ乗算部１に供給
する記憶装置である。

【００４９】また、１０〜１１と１６〜１８まではすべ
てラッチである。この内、１０は乗数Ｙを蓄える第１の
入力ラッチ、１１は被乗数Ｘを蓄える第２の入力ラッ
チ、１６はＲＢ／Ｂ変換部４の出力を蓄える出力ラッ
チ、１７はＲＢ乗算部１の出力である１組の冗長２進数
乗算結果をラッチする乗算結果中間ラッチ、１８はＲＢ
乗算部１の出力である補正項及び変換選択信号生成部５
０の出力である変換選択信号をラッチする補正項及び変
換選択信号ラッチである。

【００５０】また、１９は出力ラッチ１６からの出力ま
たは”０”を選択し、ＲＢＡ累算アレイ２６（後述）に
与える累算アレイ入力セレクタである。

【００５１】更に、２０〜２２と２６は冗長２進数同士
の加算を行い、冗長２進数出力（最上位の補正項の桁位
置である第１６桁目以上の第１６〜第４０桁目では符号
と絶対値との組合せ、最上位の補正項の桁位置未満の第
１〜第１５桁目では正出力と負出力の組み合わせより成
るものとする）を生成する冗長２進数加算器アレイ（以
下、ＲＢＡアレイと略す）であって、冗長２進数加算ツ
リーを構成する。このうち、２０はＲＢ乗算部１の上位
桁側の結果を生成する第１のＲＢＡアレイ、２１はＲＢ
乗算部１の下位桁側の結果を生成する第２のＲＢＡアレ
イ、２２は第１のＲＢＡアレイ２０の結果と第２のＲＢ
Ａアレイの結果を加算しＲＢ乗算部１の出力とする第３
のＲＢＡアレイ、２６は乗算結果中間ラッチ１７の出力
結果とセレクタ１９の出力結果を加算するＲＢＡ累算ア
レイである。

【００５２】加えて、３０〜３３までは第１から第４の
部分積生成回路アレイ（以下、ＰＰＧアレイと略す）で
ある。４０はブースのリコード回路である。

【００５３】前記４個のＰＰＧアレイ３０〜３３は、各
々、リコード回路４０から供給されるリコード値と第２
の入力ラッチ１１から供給される被乗数とを用いて部分
積と補正項を生成する。また、前記第２ＲＢＡアレイ２
１は、第４のＰＰＧアレイ３３で生成された部分積及び
補正項と第３のＰＰＧアレイ３２で生成された部分積と
の加算を行う。前記第１ＲＢＡアレイ２０は、第３のＰ
ＰＧアレイ３２で生成された補正項と第２のＰＰＧアレ
イ３１で生成された部分積及び補正項と第１のＰＰＧア
レイ３０で生成された部分積との加算を行う。更に、第
３ＲＢＡアレイ２２は、前記第１、第２ＲＢＡアレイ２
０、２１の出力の加算を行う。従って、ＲＢ乗算部１の
出力は、第３ＲＢＡアレイ２２から出力される１組の冗
長２進数と、第１のＰＰＧアレイ３０から出力される補
正項とから成る。

【００５４】更にまた、５０はＲＢ／Ｂ変換部４に内蔵
される変換選択信号生成部であって、ＲＢ／Ｂ変換部４
において冗長２進数を２進数に変換する際に前記ＲＢ乗
算部１（具体的には第１のＰＰＧアレイ３０）により生
成された補正項Ｃの影響を選択するものである。

【００５５】加えて、８０はクロックΦである。８２は
ブロックイネーブル信号である。８３は第１及び第２の
入力ラッチ１０〜１１に対するイネーブル信号Ｅ１であ
る。８６は出力ラッチ１６に対するイネーブル信号Ｅ４
である。８９は乗算結果中間ラッチ１７及び補正項ラッ
チ１８に対するイネーブル信号Ｅ５である。

【００５６】図２は本発明の第１の実施例を示す演算装
置のタイミング図である。

【００５７】以上のように構成された演算装置につい
て、以下、図１と図２を用いて第１の実施例の動作を説
明する。

【００５８】乗算命令を実行する場合、まず命令のデコ
ード結果から累算アレイ入力セレクタ１９を操作してＲ
ＢＡ累算アレイ２６のＲＢ／Ｂ変換部４出力結果入力側
を”０”とする。また、制御部５はブロックイネーブル
信号８２を受けてイネーブル信号Ｅ１：８３とＥ５：８
９をＨｉｇｈとする。また、記憶装置６から１組のソー
スオペランド（Ｘ，Ｙ）が選択、出力される。

【００５９】次に、第１及び第２の入力ラッチ１０〜１
１はクロックΦ（８０）の立ち上がりで前記ソースオペ
ランド（Ｘ，Ｙ）をラッチし、ＲＢ乗算部１は前記ソー
スオペランド（Ｘ，Ｙ）に関する乗算を行ない、１組の
冗長２進数乗算結果と１つの補正項を生成する。前記Ｒ
Ｂ乗算部１の出力結果ＸＹＲと補正項ＣＲはそれぞれ乗
算結果中間ラッチ１７と補正項ラッチ１８に供給され
る。

【００６０】続いて、乗算結果中間ラッチ１７と補正項
ラッチ１８はクロックΦ（８０）の立ち上がりで前記Ｒ
Ｂ乗算部１の出力結果ＸＹＲと補正項ＣＲをラッチす
る。前記出力結果ＸＹＲはＲＢＡ累算アレイ２６におい
て前記セレクタ１９からの出力である”０”と加算され
た後、ＲＢ／Ｂ変換部４に送られ、前記補正項ＣＲを用
いて２進数ＸＹに変換された後、出力ラッチ１６に供給
される。また、制御部５はイネーブル信号Ｅ４（８６）
をＨｉｇｈとする。

【００６１】最終的に、出力ラッチ１６は前記イネーブ
ル信号Ｅ４（８６）を受け取り、クロックΦ（８０）の
立ち上がりで前記演算結果ＸＹをラッチする。

【００６２】ここで、前記ＲＢ／Ｂ変換部４における２
進数変換動作について詳しく説明する。

【００６３】図５は本発明の実施例におけるＲＢ／Ｂ変
換部４のブロック図を示す。

【００６４】図５において、７０は、４０桁の冗長２進
数のうちｉ＝０〜１４までの下位１５桁の加算を実行す
るキャリールックアヘッド加算器１（以下、ＣＬＡ１と
略す）である。また、６０は、ｉ＝１５（最上位の補正
項の桁位置である第１６桁目）〜３９までの上位２５桁
の冗長２進数と、前記ＲＢ乗算部１（具体的には第１の
ＰＰＧアレイ３０）により生成された補正項Ｃと、変換
選択信号生成部５０の出力との３者から直接プロパゲー
ションｐとジェネレーションｇとを生成するｐｇ生成部
である。７１は前記ＣＬＡ１（７０）から出力されるキ
ャリー信号である。７２は前記ｐｇ生成部６０の出力ｐ
及びｇと前記ＣＬＡ７０のキャリー信号７１とを用いて
加算を行うキャリールックアヘッド加算器２（以下、Ｃ
ＬＡ２と略す）である。また、５０は前述した変換選択
信号生成部である。

【００６５】図６は前記図５のｐｇ生成部６０の具体的
な論理回路図である。

【００６６】図６において、６１…は、ｉ桁目（ｉ＝１
６（最上位の補正項の桁位置より１桁上位の桁）〜３
９）において、冗長２進数の符号Ｓｉの反転及びその絶
対値Ａｉと、ｉ桁目の１桁下位からの中間桁上げ信号Ｂ
ｉ- １の反転とからｉ桁目のプロパゲーションｐｉ及び
ジェネレーションｇｉを生成する複数個（２４個）のｐ
ｇｉ生成セルである。また、６２はｉ＝１５（最上位の
補正項の桁位置）において、冗長２進数の符号Ｓ１５の
反転及びその絶対値Ａ１５と、変換選択信号生成部５０
の出力ｔ（２：０）と、補正項の符号ＣＳ及びその絶対
値ＣＡとから、第１６桁目（ｉ＝１５）のプロパゲーシ
ョンｐ１５及びジェネレーションｇ１５を生成するｐｇ
１５生成セルである。

【００６７】図７は、前記変換選択信号生成部５０の論
理回路図を示しており、１個の排他的論理和５０ａと、
１個の論理積５０ｂと、２個のインバータ５０ｃ，５０
ｄとから成る。

【００６８】次に、本発明の実施例におけるＲＢ／Ｂ変
換部４の２進数変換動作について詳しく述べる。

【００６９】２進数変換動作は、以下の２つの処理から
なる。

【００７０】すなわち、第１の処理は第１のＰＰＧアレ
イ３０で生成される補正項Ｃの桁位置が最下位から１６
桁目であることから、下位１５桁は第３ＲＢＡアレイ２
２から出力される正出力と負出力の減算処理により２進
数に変換する。

【００７１】第２の処理では、まず１６桁目より上位に
ついて符号と絶対値で表される冗長２進数と補正項から
プロパゲーションｐとジェネレーションｇを生成する。

【００７２】ここで、１５桁以下の桁では冗長２進数を
正出力Ｐｌｕｓと負出力Ｍｉｎｕｓとで表現し、１６桁
以上の桁では冗長２進数を符号Ｓと絶対値Ａとで表現し
たが、全桁について冗長２進数の表現を一方の表現に統
一してもよい。

【００７３】補正項の影響の伝搬を考慮し、冗長２進数
入力Ｍｉから中間和Ｒｉと中間桁上げＢｉとを生成す
る。前記冗長２進数入力Ｍｉと下位桁の符合Ｓｉと中間
和Ｒｉと中間桁上げＢｉとの関係を（表１）に示す。

【００７４】

【表１】 ｉ桁目の値は、ｉ桁目の中間和Ｒｉとｉ- １桁目の中間
桁上げＢｉ- １の和から１をひいたものである。これを
正値ｐｌｕｓと負値ｍｉｎｕｓで表されるとする。２進
数変換を行なうためには、前記正値ｐｌｕｓと前記負値
ｍｉｎｕｓの減算を行なえばよい。

【００７５】したがって、ｉ桁目のプロパゲーションｐ
ｉとジェネレーションｇｉは、それぞれ（数１）及び
（数２）で表される。

【００７６】（数１） ｐｉ＝ＥＸＯＲ（Ｒｉ，Ｂｉ- １） （数２） ｇｉ＝Ｒｉ・Ｂｉ- １ 以上のことから、ｉ＝１６〜３９の各ｐｇｉ生成セル
（ｐｇ生成部）６１…は、図６に具体的に示すように、
絶対値Ａ及び符号Ｓから成る冗長２進数における最上位
の補正項の桁位置より上位の桁位置までの任意のｉ桁目
に関して、ｉ桁目の絶対値Ａｉとｉ‐１桁目の符号Ｓｉ
の反転との論理積６１ａを中間桁上げＢｉとし、ｉ桁目
の絶対値Ａｉとｉ‐１桁目の符号Ｓｉの反転との排他的
論理和６１ｂを中間和Ｒｉとして、前記ｉ桁目の中間和
Ｒｉとｉ‐１桁目の中間桁上げＢｉ- １との論理積６１
ｃをジェネレーションｇｉとし、前記ｉ桁目の中間和Ｒ
ｉとｉ‐１桁目の中間桁上げＢｉ- １との排他的論理和
６１ｄをプロパゲーションｐｉとしている。

【００７７】次に、補正項Ｃの値によって１６桁目の中
間桁上げＢ１５及び符合Ｓ１５は（表２）の関係にな
る。

【００７８】

【表２】 （表１）及び（表２）の関係と（数１）及び（数２）の
関係に従って前記ｐｇ生成部６０においてプロパゲーシ
ョン及びジェネレーションを生成する。

【００７９】次に、前記プロパゲーション及びジェネレ
ーションとＣＬＡ１（７０）のキャリー信号７１を用い
ることにより、ＣＬＡ２（７２）において通常の加算処
理を行ない、２進数変換処理とする。

【００８０】以上の２つの処理を並列に行なうことによ
り、冗長２進数／２進数変換を行なっている。

【００８１】次に、Ｎ回の連続積和演算の実行例につい
て示す。

【００８２】積和演算は一般に（数３）で表せる。

【００８３】（数３） Ｚ＝Ａ＋ΣＸｉＹｉ （ｉ＝０〜Ｎ- １） （数３）のＡの値としては、”０”または出力ラッチ１
６の値を命令により選択できるものとする。

【００８４】積和演算命令を実行する場合、まず命令の
デコード結果から累算アレイ入力セレクタ１９を操作し
てＲＢＡ累算アレイ２６のＲＢ／Ｂ変換部４出力結果入
力側に”０”または出力ラッチ１６の値を供給する。ま
た、記憶装置６から１組のソースオペランド（Ｙ０，Ｘ
０）が選択、出力される。また、制御部５はブロックイ
ネーブル信号８２を受けてイネーブル信号Ｅ１（８３）
とＥ５（８９）をＨｉｇｈとする。

【００８５】サイクル０において、第１及び第２の入力
ラッチ１０〜１１はクロックΦ（８０）の立ち上がりで
前記ソースオペランド（Ｙ０，Ｘ０）をラッチする。Ｒ
Ｂ乗算部１は前記ソースオペランド（Ｙ０，Ｘ０）を乗
数Ｙ０及び被乗数Ｘ０として乗算を行ない冗長２進数乗
算結果ＸＹＲ０と１つの補正項ＣＲ０を生成し、乗算結
果中間ラッチ１７と補正項ラッチ１８に供給する。ま
た、記憶装置６から次のソースオペランド（Ｙ１，Ｘ
１）が第１及び第２の入力ラッチ１０〜１１に供給され
る。

【００８６】サイクル１において、第１及び第２の入力
ラッチ１０〜１１はクロックΦ（８０）の立ち上がりで
前記ソースオペランド（Ｙ１，Ｘ１）をラッチし、乗算
結果中間ラッチ１７と補正項ラッチ１８は前記冗長２進
数乗算結果ＸＹＲ０と補正項ＣＲ０をラッチする。ＲＢ
乗算部１は前記ソースオペランド（Ｙ１，Ｘ１）を乗数
Ｙ１及び被乗数Ｘ１として乗算を行ない、冗長２進数乗
算結果ＸＹＲ１と１つの補正項ＣＲ１を生成し、乗算結
果中間ラッチ１７と補正項ラッチ１８に供給する。ま
た、前記冗長２進数乗算結果ＸＹＲ０はＲＢＡ累算アレ
イ２６において前記累算アレイ入力セレクタ１９を介し
て”０”または出力ラッチ１６の値と加算された後、Ｒ
Ｂ／Ｂ変換部４に送られ、前記補正項ＣＲ０を用いて２
進数ＸＹ０に変換された後、出力ラッチ１６に供給され
る。また、記憶装置６から次のソースオペランド（Ｙ
２，Ｘ２）が第１及び第２の入力ラッチ１０〜１１に供
給される。また、制御部５はイネーブル信号Ｅ４（８
６）をＨｉｇｈとする。

【００８７】サイクル２において、第１及び第２の入力
ラッチ１０〜１１はクロックΦ（８０）の立ち上がりで
前記ソースオペランド（Ｙ２，Ｘ２）をラッチし、乗算
結果中間ラッチ１７と補正項ラッチ１８は前記冗長２進
数乗算結果ＸＹＲ１と補正項ＣＲ１をラッチし、出力ラ
ッチ１６は前記２進数ＸＹ０をラッチする。ＲＢ乗算部
１は前記ソースオペランド（Ｙ１，Ｘ１）を乗数Ｙ１及
び被乗数Ｘ１として乗算を行ない、冗長２進数乗算結果
ＸＹＲ１と１つの補正項ＣＲ１を生成し、乗算結果中間
ラッチ１７と補正項ラッチ１８に供給する。また、前記
冗長２進数乗算結果ＸＹＲ０はＲＢＡ累算アレイ２６に
おいて前記累算アレイ入力セレクタ１９を介して出力ラ
ッチ１６の値と加算された後、ＲＢ／Ｂ変換部４に送ら
れ、前記補正項ＣＲ０を用いて２進数ＸＹ１に変換され
た後、出力ラッチ１６に供給される。また、記憶装置６
から次のソースオペランド（Ｙ２，Ｘ２）が第１及び第
２の入力ラッチ１０〜１１に供給される。

【００８８】サイクル３〜Ｎ- １では、サイクル２と同
様の処理を行なう。

【００８９】サイクルＮにおいて、乗算結果中間ラッチ
１７と補正項ラッチ１８はクロックΦ（８０）の立ち上
がりで前記冗長２進数乗算結果ＸＹＲＮ- １と補正項Ｃ
ＲＮ- １をラッチする。前記冗長２進数乗算結果ＸＹＲ
Ｎ- １はＲＢＡ累算アレイ２６において前記累算アレイ
入力セレクタ１９を介して出力ラッチ１６の値と加算さ
れた後、ＲＢ／Ｂ変換部４に送られ、前記補正項ＣＲＮ
- １を用いて２進数演算結果Ｚに変換された後、出力ラ
ッチ１６に供給される。

【００９０】最終的に、出力ラッチ１６はクロックΦ
（８０）の立ち上がりで前記演算結果Ｚをラッチする。

【００９１】以上のように本実施例によれば、演算装置
において１組の冗長２進数乗算結果と１つの補正項を生
成する冗長２進乗算部と、前記冗長２進数乗算結果と累
算値との加算を行なう冗長２進数加算器と、前記冗長２
進数加算器の出力を冗長２進数／２進数変換を行なう際
に前記補正項の影響を選択し、直接プロパゲーションと
ジェネレーションの生成を行なう冗長２進数／２進数変
換部とを設けることにより、冗長２進数乗算部における
補正項加算のためのゲート段数を削減でき、演算の高速
化を達成することができる。

【００９２】（第２の実施例）以下、本発明の第２の実
施例について図３と図４を参照しながら説明する。

【００９３】図３は本発明の第２の実施例における積和
演算装置のブロック図を示すものである。図３におい
て、１は１組の冗長２進数乗算結果と１つの補正項を生
成する冗長２進数乗算部（以下、ＲＢ乗算部と略す）で
ある。２はＲＢ乗算部１内の中間結果である２組の部分
積加算結果を出力する乗算部分処理部である。３は乗算
部分処理部２の出力結果の累算を行なう冗長２進数累算
処理部（以下、ＲＢ累算処理部と略す）である。４はＲ
Ｂ乗算部１もしくはＲＢ累算処理部３の出力結果を２進
数に変換する冗長２進数／２進数変換部（以下、ＲＢ／
Ｂ変換部と略す）である。５はパイプライン動作モード
とノンパイプライン動作モードにおいて積和演算装置全
体を制御する制御部である。６は、ソースオペランドを
前記ＲＢ乗算部１に供給する記憶装置である。

【００９４】また、１０〜１６まではすべてラッチであ
る。この内、１０は乗数Ｙを蓄える第１の入力ラッチ、
１１は被乗数Ｘを蓄える第２の入力ラッチ、１２は乗算
部分処理部２の上位桁側の結果を蓄える第１の中間ラッ
チ、１３は乗算部分処理部２の下位桁側の結果を蓄える
第２の中間ラッチ、１４は乗算部分処理部２の補正項を
蓄える第３の中間ラッチ、１５はＲＢ累算処理部３の結
果を蓄え、かつ出力をＲＢ累算処理部３またはＲＢ／Ｂ
変換部４に送り、リセット機能を有する累算結果中間ラ
ッチ、１６はＲＢ／Ｂ変換部４の出力を蓄える出力ラッ
チである。

【００９５】また、２０〜２５まではすべて冗長２進数
加算器アレイ（以下、ＲＢＡアレイと略す）である。こ
の内、２０は乗算部分処理部２の上位桁側の結果を生成
する第１のＲＢＡアレイ、２１は乗算部分処理部２の下
位桁側の結果を生成する第２のＲＢＡアレイ、２２は第
１のＲＢＡアレイの結果と第２のＲＢＡアレイの結果を
加算し、ＲＢ／Ｂ変換部４に入力する第３のＲＢＡアレ
イ、２３は乗算部分処理部２の上位桁側の結果と累算結
果中間ラッチ１５の出力の上位桁側の値と第３の中間ラ
ッチ１４の出力との加算を行なう第４のＲＢＡアレイ、
２４は乗算部分処理部２の下位桁側の結果と累算結果中
間ラッチ１５の出力の下位桁側の値との加算を行なう第
５のＲＢＡアレイ、２５は第４のＲＢＡアレイの出力と
第５のＲＢＡアレイの出力との加算を行ない、結果を累
算結果中間ラッチ１５に送る第６のＲＢＡアレイであ
る。

【００９６】更に、３０〜３３までは第１から第４の部
分積生成回路アレイ（以下、ＰＰＧアレイと略す）であ
る。４０はブースのリコード回路である。

【００９７】加えて、５０はＲＢ／Ｂ変換部４において
２進数変換する際に補正項の影響を選択する変換選択信
号生成部である。更に、５１〜５２は全てセレクタであ
る。このセレクタのうち、５１はＲＢ乗算部１の出力結
果または累算結果中間ラッチ１５の出力結果又は”０”
を選択してＲＢ／Ｂ変換部４に供給するＲＢ／Ｂ変換部
入力セレクタである。５２は補正項を強制的に”０”と
するための補正項セレクタである。

【００９８】また、８０〜８８は全てて制御部５に対す
る入出力信号である。このうち、８０はクロックΦであ
る。８１はパイプライン動作またはノンパイプライン動
作の実行を指示するパイプライン動作信号である。８２
はブロックイネーブル信号である。８３は第１〜第２の
入力ラッチ１０〜１１に対するイネーブル信号Ｅ１であ
る。８４は第１〜第３の中間ラッチ１２〜１４に対する
イネーブル信号Ｅ２である。８５は累算結果中間ラッチ
１５に対するイネーブル信号Ｅ３である。８６は出力ラ
ッチ１６に対するイネーブル信号Ｅ４である。８７はＲ
Ｂ／Ｂ変換部入力セレクタ５１に対するセレクト信号Ｓ
ｅｌ１であり、Ｓｅｌ１＝”００”の時前記セレクタ５
１の出力として”０”を選択し、Ｓｅｌ１＝”０１”の
時前記セレクタ５１の出力として第３のＲＢＡアレイ２
２の出力を選択しＳｅｌ１＝”１０”の時前記セレクタ
５１の出力として累算結果中間ラッチ１５の出力を選択
する。８８は補正項セレクタ５２に対するセレクト信号
Ｓｅｌ２であり、Ｓｅｌ２＝Ｌｏｗの時前記補正項セレ
クタ５２の出力として第１のＰＰＧアレイ３０の出力を
選択し、Ｓｅｌ２＝Ｈｉｇｈの時前記補正項セレクタ５
２の出力として”０”を選択する。

【００９９】図４は本発明の第２の実施例を示す積和演
算装置のタイミング図である。

【０１００】以上のように構成された積和演算装置につ
いて、以下図３と図４を用いて第２の実施例の動作を説
明する。

【０１０１】初期状態として、制御部５の出力信号はす
べてＬｏｗである。

【０１０２】乗算命令を実行する場合、先ず、命令のデ
コード結果からパイプライン動作信号８１がＬｏｗに設
定される。制御部５は、前記パイプライン動作信号８１
とブロックイネーブル信号８２を受けとり、イネーブル
信号Ｅ１（８３）をＨｉｇｈとし、ＲＢ／Ｂ変換部入力
セレクタ５１を操作して第３のＲＢＡアレイ２２の出力
をＲＢ／Ｂ変換部４の入力とする。また、記憶装置６か
ら１組のソースオペランド（Ｘ，Ｙ）が選択、出力され
る。

【０１０３】次に、第１及び第２の入力ラッチ１０〜１
１はクロックΦ（８０）の立ち上がりで前記ソースオペ
ランド（Ｘ，Ｙ）をラッチし、ＲＢ乗算部１は前記ソー
スオペランドに関して乗算を行ない冗長２進数乗算結果
ＸＹＲと１つの補正項Ｃを生成する。

【０１０４】続いて、前記冗長２進数乗算結果ＸＹＲ
は、ＲＢ／Ｂ変換部入力セレクタ５１を介してＲＢ／Ｂ
変換部４に入力され、前記補正項Ｃを用いて２進数ＸＹ
に変換された後、出力ラッチ１６に供給される。

【０１０５】また、前記制御部５は前記イネーブル信号
Ｅ１（８３）の立ち上がりから２クロック後にイネーブ
ル信号Ｅ４（８６）をＨｉｇｈに設定する。

【０１０６】出力ラッチ１６は前記イネーブル信号Ｅ４
（８６）を受けとり、クロックΦ（８０）の立ち上がり
で前記演算結果ＸＹをラッチする。

【０１０７】次に、Ｎ回の連続積和演算の実行例につい
て示す。

【０１０８】（数３）の値としては、”０”または累算
結果中間ラッチ１５の値を命令により選択できるものと
する。

【０１０９】積和演算命令を実行する場合、まず命令の
デコード結果からパイプライン動作信号８１をＨｉｇｈ
とする。制御部５は、前記パイプライン動作信号８１と
ブロックイネーブル信号８２を受けとり、イネーブル信
号Ｅ１（８３）をＨｉｇｈとする。また、ＲＢ／Ｂ変換
部入力セレクタ５１を操作して”０”をＲＢ／Ｂ変換部
４の入力とする。また、（数３）のＡが”０”である場
合、リセット信号を送ることで累算結果中間ラッチ１５
の値を”０”とする。また、記憶装置６から１組のソー
スオペランド（Ｙ０，Ｘ０）が選択、出力される。

【０１１０】サイクル０において、第１及び第２の入力
ラッチ１０〜１１はクロックΦ８０の立ち上がりで乗数
Ｙ０及び被乗数Ｘ０をラッチし、ＲＢ乗算部１において
乗算を行ない１組の冗長２進数乗算結果（ＸＹ０Ｈ，Ｘ
Ｙ０Ｌ）と１つの補正項Ｃ０を生成し、第１〜第３の中
間ラッチ１２〜１４に供給する。また、記憶装置６から
次のソースオペランド（Ｙ１，Ｘ１）を第１及び第２の
入力ラッチ１０〜１１に供給する。また、制御部５は、
イネーブル信号Ｅ２（８４）をＨｉｇｈとする。

【０１１１】サイクル１において、第１及び第２の入力
ラッチ１０〜１１はクロックΦ（８０）の立ち上がりで
乗数Ｙ１及び被乗数Ｘ１をラッチし、第１〜第３の中間
ラッチ１２〜１４は前記冗長２進数乗算結果（ＸＹ０
Ｈ，ＸＹ０Ｌ）と補正項Ｃ０をラッチする。ＲＢ乗算部
１では、前記乗数Ｙ１と被乗数Ｘ１の乗算を行い、１組
の冗長２進数乗算結果（ＸＹ１Ｈ，ＸＹ１Ｌ）と１つの
補正項Ｃ１を生成し、第１〜第３の中間ラッチ１２〜１
４に供給する。またＲＢ累算処理部３では、前記冗長２
進数乗算結果（ＸＹ０Ｈ，ＸＹ０Ｌ）と補正項Ｃ０と累
算結果中間ラッチ１５にラッチされた値の加算を行な
い、加算結果ＸＹ０Ｓを前記累算結果中間ラッチ１５に
供給する。また、記憶装置６から次のソースオペランド
（Ｙ２，Ｘ２）を第１及び第２の入力ラッチ１０〜１１
に供給する。また、制御部５はイネーブル信号Ｅ３（８
５）をＨｉｇｈとする。

【０１１２】サイクル２において、第１及び第２の入力
ラッチ１０〜１１はクロックΦ（８０）の立ち上がりで
乗数Ｙ２及び被乗数Ｘ２をラッチし、第１〜第３の中間
ラッチ１２〜１４は前記冗長２進数乗算結果（ＸＹ１
Ｈ，ＸＹ１Ｌ）と補正項Ｃ１をラッチし、累算結果中間
ラッチ１５は前記加算結果ＸＹ０Ｓをラッチする。ＲＢ
乗算部１では、前記乗数Ｙ２と被乗数Ｘ２の乗算を行
い、１組の冗長２進数乗算結果（ＸＹ２Ｈ，ＸＹ２Ｌ）
と１つの補正項Ｃ２を生成し、第１〜第３の中間ラッチ
１２〜１４に供給する。またＲＢ累算処理部３では、前
記冗長２進数乗算結果（ＸＹ１Ｈ，ＸＹ１Ｌ）と補正項
Ｃ１と累算結果中間ラッチ１５にラッチされた値ＸＹ０
Ｓの加算を行ない、加算結果ＸＹ１Ｓを前記累算結果中
間ラッチ１５に供給する。また、記憶装置６から次のソ
ースオペランド（Ｙ３，Ｘ３）を第１及び第２の入力ラ
ッチ１０〜１１に供給する。

【０１１３】サイクル３〜Ｎ- ２では、サイクル２と同
様の処理を行なう。

【０１１４】サイクルＮ- １では、サイクル２と同様の
処理を行なうが、記憶装置６からのソースオペランドの
供給は行なわない。また、制御部５はイネーブル信号Ｅ
１（８３）をＬｏｗとするサイクルＮにおいて、第１〜
第３の中間ラッチ１２〜１４はクロックΦ（８０）の立
ち上がりで前記冗長２進数乗算結果（ＸＹＮ- １Ｈ，Ｘ
ＹＮ- １Ｌ）と補正項ＣＮ- １をラッチし、累算結果中
間ラッチ１５は前記加算結果ＸＹＮ- ２Ｓをラッチす
る。ＲＢ累算処理部３では、前記冗長２進数乗算結果
（ＸＹＮ- １Ｈ，ＸＹＮ- １Ｌ）と補正項ＣＮ- １と累
算結果中間ラッチ１５にラッチされた値ＸＹＮ- ２Ｓの
加算を行ない、加算結果ＸＹＮ- １Ｓを前記累算結果中
間ラッチ１５に供給する。また、制御部５は、ＲＢ／Ｂ
変換部入力セレクタ５１を操作して累算結果中間ラッチ
１５の出力をＲＢ／Ｂ変換部４の入力とし、補正項セレ
クタ５２を操作して”０”を選択し、イネーブル信号Ｅ
２（８４）をＬｏｗとする。

【０１１５】サイクルＮ＋１において、累算結果中間ラ
ッチ１５はクロックΦ（８０）の立ち上がりで前記加算
結果ＸＹＮ- １Ｓをラッチする。ＲＢ／Ｂ変換部４は、
ＲＢ／Ｂ変換部入力セレクタ５１を通して前記加算結果
ＸＹＮ- １Ｓを受けとり、補正項として”０”を受けと
り、冗長２進数から２進数への変換を行ない、演算結果
Ｚを得る。また、制御部５は、イネーブル信号Ｅ４（８
６）をＨｉｇｈとし、イネーブル信号Ｅ３（８５）をＬ
ｏｗとする。

【０１１６】最終的に、出力ラッチ１６はイネーブル信
号Ｅ４（８６）を受けとり、クロックΦ（８０）の立ち
上がりで前記演算結果Ｚをラッチする。

【０１１７】以上のように、本発明の第２の実施例に示
す積和演算装置は、ノンパイプライン動作とパイプライ
ン動作の２つの動作モードに対応するものであり、１組
の冗長２進数乗算結果と１つの補正項を生成するＲＢ乗
算部と、前記ＲＢ乗算部内の冗長２進数加算木において
中間結果として生成される２組の部分積加算結果をとり
出すパスと、２組の部分積加算結果を蓄える第１〜第３
の中間ラッチと、前記第１〜第３の中間ラッチの結果と
累算結果ラッチの値を累算し前記累算結果ラッチに蓄え
るＲＢ累算処理部と、前記ＲＢ乗算部の結果または前記
ＲＢ累算処理部の結果を２進数に変換するＲＢ／Ｂ変換
部とを設けることにより、乗算命令実行時にはノンパイ
プライン動作モードとなり、乗算結果を生成するための
ゲート段数を削減し、積和演算命令実行時にはパイプラ
イン動作モードとなり各パイプラインステージの演算実
行時間を短縮することができ、かつ実効的に動作するゲ
ート数を削減することができる。

【０１１８】尚、第１の実施例において、ＲＢＡ累算ア
レイ２６は冗長２進数加算器としたが、キャリーセーブ
加算器としてもよい。

【０１１９】また、第２の実施例において、ＲＢ乗算部
１とＲＢ／Ｂ変換部４から高速な乗算器を得ることがで
きる。

【０１２０】（第３の実施例）以下、本発明の第３の実
施例について図８〜図１０に基いて説明する。

【０１２１】本第３の実施例は、前記図３の第２の実施
例を改良したものであり、その図３の４個のＲＢＡアレ
イ２２〜２５を同一機能を保持しつつ３個に低減すると
共に、乗算途中で早期に確定する最下位桁から数桁目ま
での乗算結果を、それ以上上位の桁の演算途中の段階で
冗長２進数から２進数に変換することにより、最終的に
行われる残りの桁の冗長２進数／２進数変換を短時間で
終了して、乗算命令の実行速度を速めるようにしたもの
である。

【０１２２】図８は本発明の第３の実施例における積和
演算装置のブロック図を示す。同図において、２は２組
の部分積加算結果と１つの補正項を出力する乗算部分処
理部である。３は乗算部分処理部２の出力結果の累算を
行なう冗長２進数累算処理部（以下、ＲＢ累算処理部と
略す）である。４は冗長２進数乗算結果もしくは冗長２
進数累算結果を２進数に変換する冗長２進数／２進数変
換部（以下、ＲＢ／Ｂ変換部と略す）である。５はパイ
プライン動作モードとノンパイプライン動作モードにお
いて積和演算装置全体を制御する制御部である。６は、
ソ−スオペランドを前記乗算部分処理部２に供給する記
憶装置である。

【０１２３】また、１０〜１６、１１７はすべてラッチ
である。この内、１０は乗数Ｙを蓄える第１の入力ラッ
チ、１１は被乗数Ｘを蓄える第２の入力ラッチ、１２は
乗算部分処理部２の上位桁側の結果を蓄える第１の中間
ラッチ、１３は乗算部分処理部２の下位桁側の結果を蓄
える第２の中間ラッチ、１４は乗算部分処理部２の補正
項を蓄える第３の中間ラッチ、１５はＲＢ累算処理部３
の結果を蓄え、かつ出力をＲＢ累算処理部３またはＲＢ
／Ｂ変換部４に送り、リセット機能を有する累算結果中
間ラッチ、１６はＲＢ／Ｂ変換部４の出力を蓄える出力
ラッチ、１１７は後述する部分変換部７０の出力を蓄え
る部分変換出力ラッチである。

【０１２４】更に、２０〜２４まではすべて冗長２進数
加算器アレイ（以下、ＲＢＡアレイと略す）である。こ
の内、２０は乗算部分処理部２の上位桁側の乗算結果を
生成する第１のＲＢＡアレイ、２１は乗算部分処理部２
の下位桁側の乗算結果を生成する第２のＲＢＡアレイ、
２２は前記第１のＲＢＡアレイ２０の結果と第２のＲＢ
Ａアレイ２１の結果とを加算してＲＢ／Ｂ変換部４また
は後述する第５のＲＢＡアレイ２４に出力する第３のＲ
ＢＡアレイである。また、２３は乗算部分処理部２の下
位桁側の一部の乗算結果と、乗算部分処理部２の補正項
と、後述する入力セレクタ５５の出力（即ち、累算結果
中間ラッチ１５の出力または出力ラッチ１６の出力）と
の３者の加算を行なう第４のＲＢＡアレイ、２４は第３
のＲＢＡアレイ２２の出力と第４のＲＢＡアレイ２３の
出力との加算を行ない、その結果を累算結果中間ラッチ
１５に送る第５のＲＢＡアレイである。

【０１２５】加えて、３０〜３３までは第１から第４の
部分積生成回路アレイ（以下、ＰＰＧアレイと略す）で
ある。４０はブースのリコード回路である。

【０１２６】更に、５０は、ＲＢ／Ｂ変換部４において
冗長２進数／２進数変換する際に補正項の影響を選択す
る変換選択信号生成部である。

【０１２７】加えて、５１〜５６は全てセレクタであ
る。この内、５１はＲＢ累算処理部３の第３のＲＢＡア
レイ２２の出力または累算結果中間ラッチ１５の出力を
選択してＲＢ／Ｂ変換部４に供給するＲＢ／Ｂ変換部入
力セレクタである。５２は補正項を強制的に”０”とす
るための補正項セレクタである。５３は第１のＲＢＡア
レイ２０の出力または第１の中間ラッチ１２の出力を選
択して第３のＲＢＡアレイ２２に出力する第１のＲＢ累
算処理部入力セレクタである。５４は第２のＲＢＡアレ
イ２１の出力または第２の中間ラッチ１３の出力を選択
して第３のＲＢＡアレイ２２及び第４のＲＢＡアレイ２
３に出力する第２のＲＢ累算処理部入力セレクタであ
る。５５は累算結果中間ラッチ１５の出力または出力ラ
ッチ１６の出力を選択して第４のＲＢＡアレイ２３に出
力する第３のＲＢ累算処理部入力セレクタである。５６
は乗算部分処理部２の下位桁側の一部の結果（即ち、第
２のＲＢＡアレイ２１の出力の一部）または第４のＲＢ
Ａアレイ２３の出力の一部を選択する部分変換部入力セ
レクタある。

【０１２８】また、７０は前記部分変換部入力セレクタ
５６の出力（即ち、乗算部分処理部２の下位桁側の一部
の結果または第４のＲＢＡアレイ２３の出力の一部）を
冗長２進数から２進数に変換する部分変換部である。

【０１２９】更に、８０〜９０はすべて制御部５に対す
る入出力信号である。この内、８０はクロックΦであ
る。８１はパイプライン動作またはノンパイプライン動
作の実行を指示するパイプライン動作信号である。８２
はブロックイネ−ブル信号である。８３は第１〜第２の
入力ラッチ１０〜１１に対するイネ−ブル信号Ｅ１であ
る。８４は第１〜第３の中間ラッチ１２〜１４に対する
イネ−ブル信号Ｅ２である。８５は累算結果中間ラッチ
１５に対するイネ−ブル信号Ｅ３である。８６は出力ラ
ッチ１６に対するイネ−ブル信号Ｅ４である。

【０１３０】加えて、８７はＲＢ／Ｂ変換部入力セレク
タ５１に対するセレクト信号Ｓｅｌ１であって、Ｓｅｌ
１＝”００”のとき前記入力セレクタ５１の出力とし
て”０”を選択させ、Ｓｅｌ１＝”０１”のとき前記入
力セレクタ５１の出力として第３のＲＢＡアレイ２２の
出力を選択させ、Ｓｅｌ１＝”１０”のとき前記入力セ
レクタ５１の出力として累算結果中間ラッチ１５の出力
を選択させるものである。更に、８８は補正項セレクタ
５２に対するセレクト信号Ｓｅｌ２であって、Ｓｅｌ２
＝Ｌｏｗのとき前記補正項セレクタ５２の出力として第
１のＰＰＧアレイ３０の出力を選択させ、Ｓｅｌ２＝Ｈ
ｉｇｈのとき前記補正項セレクタ５２の出力として”
０”を選択させるものである。

【０１３１】また、８９は第３のＲＢ累算処理部入力セ
レクタ５５に対するセレクト信号Ｓｅｌ３であって、Ｓ
ｅｌ３＝Ｌｏｗのとき前記入力セレクタ５５の出力とし
て累算結果中間ラッチ１５の出力を選択し、Ｓｅｌ３＝
Ｈｉｇｈのとき前記入力セレクタ５５の出力として出力
ラッチ１６の出力を選択させる。また、９０は部分変換
部入力セレクタ５６に対するセレクト信号Ｓｅｌ４であ
って、Ｓｅｌ４＝Ｌｏｗのとき前記入力セレクタ５６の
出力として第２の中間ラッチ１３の下位桁の出力を選択
させ、Ｓｅｌ４＝Ｈｉｇｈのとき前記入力セレクタ５６
の出力として第４のＲＢＡアレイ２３の下位桁の出力を
選択させるものである。

【０１３２】次に、第２のＲＢ加算結果の下位側１５５
ｂ及び第４のＲＢ加算結果の下位側１５７ｂの冗長２進
数のデータを２進数に変換する部分変換部７０について
詳細に説明する。

【０１３３】図１１は前記図８の部分変換部７０のブロ
ック図を示す。

【０１３４】同図において、１９０…は部分変換部入力
セレクタ５６からの７桁の冗長２進数を表わすｉ桁目の
符号Ｓｉ及び絶対値Ａｉからｉ桁目のプロパゲーション
ｐｉ及びジェネレーションｇｉを生成するｉ＋１個（図
では７個）のｐｇ生成回路である。また、１９１は前記
各ｐｇ生成回路１９０の出力であるプロパゲーションｐ
及びジェネレーションｇを用いて加算を行なう加算器で
ある。

【０１３５】前記第１の実施例の冗長２進数／２進数変
換動作の説明で述べた通り、冗長２進数／２進数変換
は、正値ｐｌｕｓと負値ｍｉｎｕｓの減算により行われ
る点を考慮して、ｉ桁目のプロパゲーションｐｉ及びジ
ェネレーションｇｉは、冗長２進数を表わす１組のｉ桁
目の符合Ｓｉ及び絶対値Ａｉを用いて（数４）及び（数
５）で表される。

【０１３６】［数４］ ｐｉ＝ＥＸＯＲ（ｐｌｕｓ，／ｍｉｎｕｓ） ＝／Ａｉ ［数５］ ｇｉ＝ｐｌｕｓ・／ｍｉｎｕｓ ＝／Ｓｉ・Ａｉ 尚、前記数４及び数５において、／ｍｉｎｕｓ、／Ａｉ
及び／Ｓｉは各々負値ｍｉｎｕｓ、絶対値Ａｉ及び符号
Ｓｉの論理反転を示す。

【０１３７】従って、前記（数４）及び（数５）の関係
に従って、前記各ｐｇ生成回路１９０…は、絶対値Ａｉ
からプロパゲーションｇｉを生成するインバータ１９０
ａと、符号Ｓｉ及び絶対値Ａｉからジェネレーションｇ
ｉを生成するインバータ１９０ｂ及び論理積１９０ｃを
備えて、１組の絶対値及び符号よりなるｉ桁の冗長２進
数を２進数に変換する処理を行う。

【０１３８】本実施例における図８に示すＲＢ／Ｂ変換
部４は、図３に示した第２実施例のＲＢ／Ｂ変換部４に
比して、部分変換部７０が冗長２進数／２進数変換を担
当する桁数分だけ簡易な構成になっている。

【０１３９】次に、本第３の実施例における積和演算装
置の具体的な構成及び動作を図８、図９及び図１０に基
いて説明する。

【０１４０】乗算命令を実行する場合には、次のように
動作する。

【０１４１】先ず、図８及び図９において、第１及び第
２の入力ラッチ１０〜１１に入力されたソ−スオペラン
ド（Ｘ，Ｙ）に基づき、第１のＰＰＧアレイ３０は、第
１の部分積１５０と第１の補正項１６０とを生成し、第
２のＰＰＧアレイ３１は、第２の部分積１５１と第２の
補正項１６１とを生成し、同様に、第３及び第４のＰＰ
Ｇアレイ３２、３３は、各々、第３及び第４の部分積１
５２、１５３と第３及び第４の補正項１６２、１６３と
を生成する。ここで、各部分積１５０〜１５３は数桁づ
つずれていると共に、第１の補正項１６０が他の第２〜
第４の補正項１６１〜１６３に比して、最も上位に位置
する補正項である。

【０１４２】第１のＲＢＡアレイ２０は、前記第１及び
第２の各部分積１５０、１５１及び第２及び第３の各補
正項１６１、１６２を加算して第１の冗長２進数加算結
果（以下Ｒ、Ｂ加算結果と略す）１５４を生成する。同
様に、第２のＲＢＡアレイ２１は、前記第３の部分積１
５２と第４の部分積１５３と第４の補正項１６３とを加
算して第２のＲＢ加算結果１５５を生成する。

【０１４３】続いて、第３のＲＢＡアレイ２２は、前記
第１のＲＢ加算結果１５４と、この第１のＲＢ加算結果
１５４の最下位桁までの桁部分の第２のＲＢ加算結果１
５５ａとをそれぞれ第１及び第２のＲＢ累算処理部入力
セレクタ５３、５４を介して受けて加算し、その加算結
果である第３のＲＢ加算結果１５６を生成する。同時
に、部分変換部７０は、前記第２のＲＢ加算結果１５５
のうち、前記第１のＲＢ加算結果１５４の最下位桁より
未満の桁部分１５５ｂを部分変換部入力セレクタ５６を
介して入力し、これ等より成る冗長２進数を２進数に変
換して、その変換結果１７１及びキャリ１７２を生成す
る。

【０１４４】次に、ＲＢ／Ｂ変換部４は、前記第３のＲ
Ｂ加算結果１５６をＲＢ／Ｂ変換部入力セレクタ５１を
介して入力すると共に、部分変換部７０により生成され
たキャリ１７２を入力し、これ等より成る冗長２進数を
前記第１ＰＰＧアレイ３０により生成された第１の補正
項１６０を用いて２進数に変換する。

【０１４５】前記ＲＢ／Ｂ変換部４により変換された２
進数（乗算結果の上位側）、及び前記部分変換部７０に
より生成された変換結果１７１（乗算結果の下位側）
は、出力ラッチ１６に供給される。

【０１４６】続いて、Ｎ回の連続積和演算の場合を図８
及び図１０に基いて説明する。尚、（数３）のＡの値と
しては、”０”、累算結果中間ラッチ１５の値、または
出力ラッチ１６の値を命令により選択できるものとす
る。

【０１４７】積和演算命令を実行する場合、ステージ１
の処理では、以下の動作を各クロックサイクル毎にＮ回
繰り返す。先ず、第１及び第２の入力ラッチ１０〜１１
に入力されたソ−スオペランド（Ｘｉ，Ｙｉ）（ｉ＝０
〜Ｎ−１）に基づき、第１〜第４のＰＰＧアレイ３０〜
３３においてそれぞれ第１〜第４の部分積１５０〜１５
３及び第１〜第４の補正項１６０〜１６３を生成した
後、第１のＲＢＡアレイ２０が前記第１及び第２の部分
積１５０、１５１並びに第２及び第３の補正項１６１、
１６２を加算して第１のＲＢ加算結果１５４を生成する
と共に、第２のＲＢＡアレイ２１が前記第３の部分積１
５２と第４の部分積１５３と第４の補正項１６３とを加
算して第２のＲＢ加算結果１５５を生成する。

【０１４８】前記ステージ１に続くステージ２の処理
は、前記ステージ１の処理から１クロック遅れて開始さ
れる。ステージ２での１回目の動作（ｉ＝０）では、前
記第１のＲＢ加算結果１５４と、第２のＲＢ加算結果１
５５のうち前記第１のＲＢ加算結果１５４の最下位桁以
上の上位側桁部分１５５ａとが、それぞれ第１及び第２
のＲＢ累算処理部入力セレクタ５３、５４を介して第３
のＲＢＡアレイ２２に入力され、加算されて第３のＲＢ
加算結果１５６となる。同時に、前記第２のＲＢ加算結
果１５５のうち、前記第１のＲＢ加算結果１５４の最下
位桁未満の下位側桁部分１５５ｂが第２のＲＢ累算処理
部入力セレクタ５４を介して第４のＲＢＡアレイ２３に
入力されると共に、この第４のＲＢＡアレイ２３には更
に第１の補正項１６０と、第３のＲＢ累算処理部入力セ
レクタ５５を介して被累算値（式１のＡと等価の被累算
値）１８０としての出力ラッチ１６の出力とが入力さ
れ、加算されて第４のＲＢ加算結果１５７となる。次い
で、第５のＲＢＡアレイ２４は前記第３のＲＢ加算結果
１５６と第４のＲＢ加算結果１５７ａとを入力し、前記
第３のＲＢ加算結果１５６と、前記第４のＲＢ加算結果
１５７のうち前記第３のＲＢ加算結果１５６の最下位桁
以上の上位側桁部分１５７ａとを加算して、第５のＲＢ
加算結果１５８を生成する。この第５のＲＢ加算結果１
５８と第４のＲＢ加算結果の下位側桁部分１５７ｂは累
算結果中間ラッチ１５にラッチされる。

【０１４９】以後、ステージ２における２回目以降の動
作（ｉ＝１〜Ｎ−２）では、第３のＲＢ累算処理部入力
セレクタ５５を介して第４のＲＢＡアレイ２３に入力さ
れる被累算値１８０として前記累算結果中間ラッチ１５
の出力が選択される。第３〜第５のＲＢＡアレイ２２〜
２４の動作は前記１回目の動作と同様である。従って、
ここまでの動作では、部分変換部７０は動作しない。

【０１５０】次に、Ｎ回目の動作（ｉ＝Ｎ−１）では、
前記２回目以降の動作と異なる点について説明すると、
第４のＲＢＡアレイ２３により生成された第４のＲＢ加
算結果１５７のうち、第３のＲＢ加算結果１５６の最下
位桁以上の上位側桁部分１５７ａは、第５のＲＢＡアレ
イ２４に入力され、第３のＲＢ加算結果１５６と加算さ
れて第５のＲＢ加算結果１５８となる一方、前記第４の
ＲＢ加算結果１５７の下位側桁部分１５７ｂは部分変換
部入力セレクタ５６を介して部分変換部７０に供給され
て冗長２進数から２進数に変換されて、２進数変換結果
１７３とそのキャリ１７４とが生成される。

【０１５１】そして、ステージ３の処理では、前記第５
のＲＢ加算結果１５８はＲＢ／Ｂ変換部入力セレクタ５
１を介してＲＢ／Ｂ変換部４に入力されると共に、この
ＲＢ／Ｂ変換部４には更に前記２進数変換結果１７３の
キャリ１７４が入力され、これ等が２進数に変換され
て、前記２進数変換結果１７３と合わせて、出力ラッチ
１６に供給されることになる。

【０１５２】したがって、本第３の実施例に示す積和演
算装置では、乗算においては、乗算部分処理部２の２個
のＲＢＡアレイ２０、２１で各々ＲＢＡ加算結果１５
４、１５５が生成された時点で、その一方の加算結果１
５５のうち下位側桁部分１５５ｂが、ソースオペランド
（Ｘ，Ｙ）の乗算結果の下位側桁部分として既に確定し
ていて、この下位桁側部分１５５ｂの冗長２進数／２進
数変換が前記ソースオペランド（Ｘ，Ｙ）の乗算結果の
各桁が全て確定する前の段階（ＲＢＡアレイ２２による
ＲＢＡ加算結果１５５の上位側桁部分１５５ａとＲＢＡ
加算結果１５４との加算動作と同時期）で早期に部分変
換部７０で行われる。従って、部分変換部７０が冗長２
進数／２進数変換を行う分だけＲＢ／Ｂ変換部４が冗長
２進数／２進数変換する桁数が減って、その冗長２進数
／２進数変換が早期に終了するので、乗算命令の実行を
早期に完了することができる。

【０１５３】また、積和演算においては、Ｎ回目（最終
回）にＲＢ累算処理部３の２個のＲＢＡアレイ２２、２
３で各々ＲＢＡ累算結果１５６、１５７が生成された時
点で、その一方の累算結果１５７のうち下位側桁部分１
５７ｂが、累算結果の下位側桁部分として既に確定して
いて、この下位桁側部分１５７ｂの冗長２進数／２進数
変換が、累算結果の各桁が全て確定する前の段階で（Ｒ
ＢＡアレイ２４によるＲＢＡ累算結果１５７の上位側桁
部分１５７ａとＲＢＡ累算結果１５６との加算動作と同
時期）で早期に部分変換部７０で行われる。従って、部
分変換部７０が冗長２進数／２進数変換を行う分だけＲ
Ｂ／Ｂ変換部４が冗長２進数／２進数変換する桁数が減
って、その冗長２進数／２進数変換が早期に終了するの
で、積和演算命令の実行を早期に完了することができ
る。

【０１５４】しかも、ＲＢＡアレイ２０〜２４の数は５
個であるので、前記図３のＲＢＡアレイ２０〜２５の数
（即ち、６個）より少なくて、構成が簡易である。

【０１５５】よって、本第３の実施例では、前記第２の
実施例の効果に加えて、更に、演算実行時間を短縮する
ことができると共に、実効的に動作するゲート数を削減
することができる。

【０１５６】尚、本第３の実施例では、ＲＢＡアレイ２
０〜２４の数を削減して５個とした構成に対して更にＲ
Ｂ／Ｂ部分変換部７０を設けたが、図３に示す第２の実
施例（即ち、ＲＢＡアレイ２０〜２５の数を６個とした
構成）に対して、前記ＲＢ／Ｂ部分変換部７０と同一構
成のＲＢ／Ｂ部分変換部を設けてもよいのは勿論であ
る。

【０１５７】

【発明の効果】以上説明したように、請求項１、請求項
２、請求項６、請求項７、請求項８及び請求項１０記載
の発明の演算装置によれば、冗長２進数乗算によって生
成された最上位の補正項を考慮してプロパゲーション及
びジェネレーションの生成を行なって、冗長２進数／２
進数の変換を行ったので、最上位の補正項を加算するゲ
ートを不要にして、乗算実行部のゲート段数を削減する
ことができると共に、乗算結果を高速に生成することが
できる。

【０１５８】また、本発明の請求項３、請求項４及び請
求項５記載の発明の演算装置及び演算方法によれば、前
記冗長２進数乗算での冗長２進数加算木において中間結
果として生成される２組の部分積加算結果を取り出して
中間ラッチに蓄える第１ステージと、前記中間ラッチの
結果と累算結果ラッチの値とを累算した結果を前記累算
結果ラッチに蓄える第２ステージと、前記冗長２進数累
算結果を２進数に変換する第３ステージとを設け、２次
以上の積和演算命令の実行時には最終項の累算処理が終
わるまで第１及び第２ステージのみで処理を行い、前記
最終項の累算処理終了後の値に関して第３ステージにお
いて冗長２進数／２進数変換を行うので、第１ステージ
及び第２ステージの演算時間を相互に均一にできて、ク
ロック周波数を高めて演算の高速化を図ることができる
と共に、低電力化を実現できる。

【０１５９】更に、請求項９記載の発明の演算装置によ
れば、１つの補正項を複数の選択信号に変換し、この複
数の選択信号を用いてプロパゲーション及びジェネレー
ションが生成したので、そのプロパゲーション及びジェ
ネレーションの生成を簡易に且つ早期に行うことができ
る。

【０１６０】加えて、請求項１１記載の演算装置によれ
ば、乗数と被乗数との乗算処理や積和処理の途中の段階
で、既に確定した最小桁から所定桁までの桁の結果を早
期に冗長２進数から２進数に変換したので、乗算結果や
積和結果の全桁が最終的に確定して行われる冗長２進数
／２進数変換の桁数を少く制限して、その確定した残り
の桁部分の冗長２進数／２進数変換を早期に行なうこと
ができ、乗算処理や積和処理を早期に実行できる。

【０１６１】また、請求項１２、請求項１３、請求項１
４、請求項１５、請求項１６及び請求項１７記載の演算
装置及び演算方法によれば、前記請求項１１記載の発明
と同様に、乗算処理や積和処理の途中の段階で既に確定
した最小桁から所定桁までの桁を早期に冗長２進数から
２進数に変換したで、乗算処理や積和処理を早期に実行
することができると共に、上位側部分積加算結果と下位
側部分責加算結果との加算処理を累算処理部で兼用して
行う構成としたので、その分、ゲート段数を削減するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の乗算を行う演算装置の
ブロック図である。

【図２】同実施例における動作説明のためのタイミング
図である。

【図３】本発明の第２の実施例の積和演算を行う演算装
置のブロック図である。

【図４】同実施例における動作説明のためのタイミング
図である。

【図５】本発明の第１の実施例の冗長２進数／２進数変
換部のブロック図である。

【図６】同第１の実施例におけるｐｇ生成部の論理回路
図である。

【図７】同第１の実施例における変換選択信号生成部の
論理回路図である。

【図８】本発明の第３の実施例における積和演算装置の
ブロック図である。

【図９】同第３の実施例における乗算命令を実施した場
合の部分積加算関係の説明図である。

【図１０】同第３の実施例における積和演算命令を実施
した場合の部分積加算関係の説明図である。

【図１１】同第３の実施例における部分変換部のブロッ
ク図である。

【図１２】従来の積和演算を行う演算装置のブロック図
である。

【図１３】従来の冗長２進数乗算器のブロック図であ
る。

【符号の説明】 １ 冗長２進数乗算部 ２ 乗算部分処理部 ３ 冗長２進数累算処理部 ４ 冗長２進数／２進数変換部 ５ 制御部 ６ 記憶装置 １０ 第１の入力ラッチ １１ 第２の入力ラッチ １２ 第１の中間ラッチ １３ 第２の中間ラッチ １４ 第３の中間ラッチ １５ 累算結果中間ラッチ １６ 出力ラッチ １７ 乗算結果中間ラッチ １８ 補正項及び変換選択信号ラッチ １９ 累算アレイ入力セレクタ ２０ 第１のＲＢＡアレイ ２１ 第２のＲＢＡアレイ ２２ 第３のＲＢＡアレイ ２３ 第４のＲＢＡアレイ ２４ 第５のＲＢＡアレイ ２５ 第６のＲＢＡアレイ ２６ ＲＢＡ累算アレイ ５０ 変換選択信号生成部 ５１ ＲＢ／Ｂ変換部入力セレクタ ５２ 補正項セレクタ ６０ ｐｇ生成部 ６１〜６２ ｐｇ生成セル ７０ 部分変換部

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】 １組の冗長２進数乗算結果及び１つの補
   正項を生成する冗長２進数乗算部と、前記冗長２進数乗
   算部により生成された補正項を用いて直接プロパゲーシ
   ョン及びジェネレーションの生成を行ない、この生成さ
   れたプロパゲーション及びジェネレーションを用いて前
   記冗長２進数乗算部の出力の冗長２進数／２進数変換を
   行なう冗長２進数／２進数変換部とを備えたことを特徴
   とする演算装置。
2. 【請求項２】 冗長２進数乗算部と冗長２進数／２進数
   変換部との間に配置される累算処理部を有し、前記累算
   処理部は、前記冗長２進数乗算部の冗長２進数乗算結果
   と累算値との加算を行ない、前記累算値は、前記累算処
   理部の加算結果を冗長２進数／２進数変換した前記冗長
   ２進数／２進数変換部の出力であることを特徴とする請
   求項１記載の演算装置。
3. 【請求項３】 １組の冗長２進数乗算結果及び１つの補
   正項を生成する冗長２進数乗算部と、前記冗長２進数乗
   算部内の乗数下位側部分と被乗数との下位側部分積加算
   結果及び乗数上位側部分と被乗数との上位側部分積加算
   結果を取り出すパスと、前記２組の部分積加算結果及び
   前記補正項を蓄える第１、第２及び第３の中間ラッチ
   と、累算結果ラッチと、前記第１ないし第３の中間ラッ
   チの結果と前記累算結果ラッチの値を累算し、その累算
   結果を前記累算結果ラッチに蓄える冗長２進数累算処理
   部と、前記冗長２進数乗算部の結果及び前記冗長２進数
   累算処理部の結果の何れか一方を選択するセレクタと、
   前記補正項を用いて直接プロパゲーション及びジェネレ
   ーションの生成を行なうと共に、このプロパゲーション
   及びジェネレーションを用いて前記セレクタを介して供
   給される値を２進数に変換する冗長２進数／２進数変換
   部とを備えたことを特徴とする演算装置。
4. 【請求項４】 乗算命令を実行する場合には、冗長２進
   数乗算部により１組の冗長２進数乗算結果及び１つの補
   正項を生成し、次いで、セレクタにより前記冗長２進数
   乗算部の結果を選択し、冗長２進数／２進数変換部によ
   り前記選択された冗長２進数乗算部の結果から前記補正
   項を用いて直接プロパゲーション及びジェネレーション
   を生成した後、その加算処理を行なって冗長２進数／２
   進数変換を行うノンパイプライン動作を行い、 積和演算命令を実行する場合には、第１ステージにおい
   て冗長２進数乗算部により２組の部分積加算結果及び１
   つの補正項の生成を行った後、第２ステージにおいて冗
   長２進数累算部により前記２組の部分積加算結果及び１
   つの補正項と過去の累算値との冗長２進数加算を行い、
   次いで、積和演算命令で指定された回数の乗算処理及び
   累算処理を各々前記第１ステージ及び第２ステージで行
   なうことを繰返し、その後、ステージ３において前記積
   和演算命令で指定された回数の累算処理を終えた冗長２
   進数累算結果をセレクタにより選択し、この冗長２進数
   累算結果を冗長２進数／２進数変換部により２進数に変
   換するパイプライン動作を第１ないし第３の中間ラッチ
   より成る第１のパイプラインラッチ及び累算結果ラッチ
   より成る第２のパイプラインラッチを用いて行うことを
   特徴とする請求項３記載の演算装置を用いた演算方法。
5. 【請求項５】 乗算命令を実行する場合には、１組の冗
   長２進数乗算結果及び１つの補正項を生成し、次いで、
   前記１組の冗長２進数乗算結果から前記補正項を用いて
   直接プロパゲーション及びジェネレーションを生成し、
   その加算処理を行なって冗長２進数／２進数変換を行う
   ノンパイプライン動作を行い、 積和演算命令を実行する場合には、第１ステージにおい
   て乗数下位側部分と被乗数との下位側部分積加算結果及
   び乗数上位側部分と被乗数との上位側部分積加算結果並
   びに１つの補正項の生成を行った後、第２ステージにお
   いて前記２組の部分積加算結果及び１つの補正項と過去
   の累算値との冗長２進数加算を行い、次いで、積和演算
   命令で指定された回数の乗算処理及び累算処理を各々前
   記第１ステージ及び第２ステージで行なうことを繰返
   し、その後、第３ステージにおいて前記積和演算命令で
   指定された回数の累算処理を終えた冗長２進数累算結果
   を２進数に変換するパイプライン動作を行うことを特徴
   とする演算方法。
6. 【請求項６】 冗長２進数／２進数変換部は、冗長２進
   数入力に関して最上位の補正項の桁位置より１桁下まで
   の演算処理を行なう第１の加算器と、前記最上位の補正
   項の桁位置の値及びこの桁位置より上位の値に関してプ
   ロパゲーションとジェネレーションを生成するｐｇ生成
   部と、前記ｐｇ生成部の出力及び前記第１の加算器の桁
   上げ信号を用いて加算処理を行なう第２の加算器とから
   成ることを特徴とする請求項１、請求項２又は請求項３
   記載の演算装置。
7. 【請求項７】 冗長２進数は、正出力と負出力との組合
   せより成り、第１の加算器は、前記冗長２進数入力に関
   して最上位の補正項の桁位置より１桁下までの減算処理
   を行なうものであることを特徴とする請求項６記載の演
   算装置。
8. 【請求項８】 冗長２進数は絶対値と符号から成り、ｐ
   ｇ生成部は、前記冗長２進数における最上位の補正項の
   桁位置より上位の桁位置までの任意のｉ桁目に関して、 ｉ桁目の絶対値とｉ‐１桁目の符号の反転との論理積を
   中間桁上げ、ｉ桁目の絶対値とｉ‐１桁目の符号の反転
   との排他的論理和を中間和として、 前記ｉ桁目の中間和とｉ‐１桁目の中間桁上げとの論理
   積をジェネレーション、 前記ｉ桁目の中間和とｉ‐１
   桁目の中間桁上げとの排他的論理和をプロパゲーション
   とするｉ桁目のｐｇ生成セルを備えることを特徴とする
   請求項６記載の演算装置。
9. 【請求項９】 冗長２進数乗算部により生成された補正
   項は絶対値と符号とから成り、冗長２進数／２進数変換
   部は、前記冗長２進数乗算部により生成された補正項を
   複数の選択信号に変換する変換選択信号生成部を有し、
   前記変換選択信号生成部により変換された複数の選択信
   号を用いてプロパゲーション及びジェネレーションの生
   成を行なうことを特徴とする請求項１、請求項２又は請
   求項３記載の演算装置。
10. 【請求項１０】 冗長２進数は絶対値と符号から成り、
    ｐｇ生成部は、前記冗長２進数における最上位の補正項
    の桁位置ｊに関して、 ｊ桁目の絶対値と前記補正項の絶対値との排他的論理和
    をジェネレーションｇｊとし、１をプロパゲーションｐ
    ｊとすると共に、 前記補正項が１のとき、ｊ桁目の絶対値の反転を中間桁
    上げ、ｊ桁目の符号をｊ桁目の符号とし、 前記補正項が０のとき、１を中間桁上げ、ｊ桁目の符号
    をｊ桁目の符号とし、 前記補正項が−１のとき、ｊ桁目の絶対値とｊ桁目の符
    号の反転との積の反転を中間桁上げ、１をｊ桁目の符号
    とするｊ桁目のｐｇ生成セルを備えることを特徴とする
    請求項１、請求項２、請求項３又は請求項９記載の演算
    装置。
11. 【請求項１１】 冗長２進数／２進数変換部は、冗長２
    進数乗算部により生成された１組の冗長２進数乗算結果
    のうち、最下位桁から所定桁までの１部分を入力し、こ
    の１部分を冗長２進数から２進数に変換する冗長２進数
    ／２進数部分変換部を有することを特徴とする請求項
    １、請求項２又は請求項３記載の演算装置。
12. 【請求項１２】 乗数の下位側部分と被乗数との下位側
    部分積加算結果、前記乗数の上位側部分と被乗数との上
    位側部分積加算結果、及び１つの補正項を生成する冗長
    ２進数乗算部分処理部と、前記下位側部分積加算結果の
    うち最下位桁から所定桁までの一部分以外の部分と前記
    上位側部分積加算結果との加算処理を行なう累算処理部
    と、前記下位側部分積加算結果のうち最下位桁から所定
    桁までの一部分を冗長２進数から２進数に変換する冗長
    ２進数／２進数部分変換部と、前記冗長２進数乗算部分
    処理部により生成された補正項を用いてプロパゲーショ
    ン及びジェネレーションを生成し、この生成されたプロ
    パゲーション及びジェネレーションを用いて前記累算処
    理部の演算処理結果を冗長２進数から２進数に変換する
    冗長２進数／２進数変換部とを備えて、１回の乗算機能
    を有することを特徴とする演算装置。
13. 【請求項１３】 累算処理部は、冗長２進数乗算部分処
    理部により生成された下位側部分積加算結果のうち最下
    位桁から所定桁までの一部分及び補正項と、累算値との
    ３者を累算する累算処理と、この累算処理結果及び加算
    処理結果とを加算する他の加算処理とをも行なうもので
    あり、前記他の加算処理結果は前記累算値として用いら
    れ、また、冗長２進数／２進数部分変換部は、前記累算
    処理部による累算処理結果のうち最下位桁から所定桁ま
    での一部分を冗長２進数から２進数に変換する機能を有
    し、更に、冗長２進数／２進数変換部は、冗長２進数乗
    算部分処理部により生成された補正項を無視してプロパ
    ゲーション及びジェネレーションを生成し、この生成さ
    れたプロパゲーション及びジェネレーションを用いて前
    記累算処理部の他の加算処理結果を冗長２進数から２進
    数に変換する機能を有し、積和演算機能を併有すること
    を特徴とする請求項１２記載の演算装置。
14. 【請求項１４】 累算処理部は、冗長２進数乗算部分処
    理部により生成された下位側部分積加算結果のうち最下
    位桁から所定桁までの一部分以外の部分と上位側部分積
    加算結果との加算処理結果と、この加算処理結果と累算
    処理結果との加算処理結果との何れか一方を選択して出
    力する第１セレクタを有し、冗長２進数／２進数部分変
    換部の前段には、前記下位側部分積加算結果のうち最下
    位桁から所定桁までの一部分と、累算処理部による累算
    処理結果のうち最下位桁から所定桁までの一部分との何
    れか一方を選択して前記冗長２進数／２進数部分変換部
    に出力する第２セレクタとを有することを特徴とする請
    求項１３記載の演算装置。
15. 【請求項１５】 冗長２進数／２進数部分変換部は、冗
    長２進数の符合及び絶対値を入力し、前記絶対値の論理
    否定をプロパゲーションとし、前記符号の論理否定と前
    記絶対値との論理積をジェネレーションとして、前記プ
    ロパゲーション及びジェネレーションに基づき加算処理
    を行なう加算器を備えることを特徴とする請求項１１、
    請求項１２、請求項１３又は請求項１４記載の演算装
    置。
16. 【請求項１６】 乗数の下位側部分と被乗数との下位側
    部分積加算結果、前記乗数の上位側部分と被乗数との上
    位側部分積加算結果、及び１つの補正項を生成した後、 前記下位側部分積加算結果のうち最下位桁から所定桁ま
    での一部分以外の部分と前記上位側部分積加算結果との
    加算処理を行ない、この加算処理に併行して、前記下位
    側部分積加算結果のうち最下位桁から所定桁までの一部
    分を冗長２進数から２進数に変換し、 その後、前記補正項を用いてプロパゲーション及びジェ
    ネレーションを生成し、この生成されたプロパゲーショ
    ン及びジェネレーションを用いて前記加算処理結果を冗
    長２進数から２進数に変換して、 乗算命令の実行をノンパイプライン動作により行うこと
    を特徴とする演算方法。
17. 【請求項１７】 ステージ１では、乗数の下位側部分と
    被乗数との下位側部分積加算結果、前記乗数の上位側部
    分と被乗数との上位側部分積加算結果、及び１つの補正
    項を生成し、 ステージ２では、前記２組の部分積加算結果と、前記１
    つの補正項と、過去の累算値との累算を冗長２進数で行
    ない、 前記ステージ１とステージ２とをパイプライン動作によ
    り繰返し行い、 最終累算処理時での前記ステージ２では、前記下位側部
    分積加算結果のうち最下位桁から所定桁までの一部分以
    外の部分と前記上位側部分積加算結果との加算処理を冗
    長２進数で行ない、この加算処理に併行して、前記下位
    側部分積加算結果のうち最下位桁から所定桁までの一部
    分を冗長２進数から２進数に変換し、 ステップＳ３では、前記最終累算処理におけるステージ
    ２での加算処理結果を冗長２進数から２進数に変換する
    ことを特徴とする演算方法。