JPS61267829A

JPS61267829A - ビツト分割型同期式累算器

Info

Publication number: JPS61267829A
Application number: JP11101385A
Authority: JP
Inventors: Hiroaki Kikuchi; 菊地　浩昭
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-05-23
Filing date: 1985-05-23
Publication date: 1986-11-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、同期式累算器におけるディジタル電子回路
に関Ｔるものである。

〔従来の技術〕

第４図は従来の同期式累算器を示すブロック構成図であ
る。図において、１は入力パラレルデータ、２は入力レ
ジスタ、３は累算レジスタ、４は制御回路、５はクリア
信号、６は加算器、７は加算器出力、８は累算出力レジ
スタ、９はラッチストローブ、１０は累算出力である。

次に、上記第４図に示す従来の同期式累算器の動作につ
いて説明する。累算器べき入力パラレルデータｌを各入
力データｘ１　ｅ　”ｔ　＃・・・、　ｘＫとすると、
１番目の入力データｘ１が入力レジスタ２によシクロツ
ク同期でラッチされると同時に、累算レジスタ３は制御
回路４からのクリア信号５によプクリアされる。入力レ
ジスタ２及び累算レジスタ３の各出力は、加算器６にお
いて加算されて加算缶出カフとなる。続いて、入力レジ
スタ２及び累算レジスタ３は、次のクロックに同期して
各々累３１スべき２番目の入力データＸ、と前回の加算
缶出カフをラッチして加算器６に出力する。この入力デ
ータＸ、に対Ｔる手順を累算Ｔべき最終の入力データｘ
Ｋまで繰シ返し行うことにより、加算器６の加算缶出カ
フは、累算すべきすべての各入力データＸＩ　、　！！
　、・・・、　ＸＫを累算した値になる。このような加
算缶出カフの値を累算出力レジスタ８に入力し、制御回
路４では累算出力レジスタ８に対してラッチストローブ
９を送出し、上記値をラッチして累算出力１０を得る。

なお、上記各入力レジスタ２．累算レジスタ４及び累算
出力レジスタ８等のレジスタ群は同期式レジスタで構成
される。

〔発明が解決しようとする問題点〕

上記のような従来の同期式累算器では１以上のように構
成されているので、加算のための演算時ると、ｆが高周
波の場合や、累算すべきデータビットが多い場合には、
　Ｔ／≧ＴＡの条件を満たせなくなり、このため、同期
式累算器としての累算が不可能になるという問題点があ
った。

この発明は、かかる問題点を解決するためになされたも
ので、クロック周波数ｆが高い場合や、累算すべきデー
タビットが多い場合、つまりＴＡ＜Ｔ／の場合において
も累算が可能であるビット分割型同期式累算器を得るこ
とを目的とする。

〔問題点を解決するための手段〕

この発明に係るビット分割型同期式累算器は。

累算スべきデータビットを任意のビット幅で分割し、さ
らに、この分割されたデータの各々を時分割で累算して
求めるべき累算結果を得るようにしたものである。

〔作用〕

この発明のビット分割型同期式演算器においては、累算
すべきデータビットを任意のピット数に分割し、各段の
加算時間をクロック周期以下に抑え、かつ各段の累算を
時分割的に順次に行うようにする。

〔実施例〕

第１図はこの発明の一実施例であるビット分割型同期式
累算器を示すブロック構成図である。第１図に示すビッ
ト分割型同期式累算器は１ｍビット、ｌビットの２段に
分割した実施例の構成を成している。図において、１は
入力パラレルデータ。

ｌＯは累算出力、１１は入力上位ビットデータ。

１２は入力下位ビットデータ、１３は同期式遅延回路、
１４は第１段系算ユニツ）、１５はｉ＠１段累算ユニッ
ト出力、１６は第１段累算ユニットキャリ出力、１７は
第２段累算ユニット、１８は第２段累算ユニット出力、
１９は時分割制御回路。

２０は第１段クリア信号、２１は第１段ラッチストロー
ブ、２２は第２段クリア信号、２３は第２段ラッチスト
ローブ、２４は下位ビット累算結果である。

第２図は、第１図のビット分割型同期式累算器における
第１段累算ユニットを詳細に示すブロック構成図で、各
符号２．３は上記第４図に示す従来例と同一のものであ
り、また、各符号１２．１５゜１６．２０．２１は上記
第１図に示す実施例と同一のものである。図において、
２５は全加算器。

２６はキャリ入力、２７はキャリ出力、２８は全フロ算
器出力、２９はキャリレジスタである。

次に、上記第１図に示すこの発明の一実施例であるビッ
ト分割型同期式累算器の動作について、第２図を参照し
て説明する。累算すべき入力パラレルデータ１を各入力
データ３ＣＩ　＋　Ｘｔ　＊・・・、ｘＫとし、この各
入力データＸｌ　、　ｘ、　、・・・、　ＸＫを入力上
位ビットデータ１１の入力データ”ｍと入力下位ビット
データ１２の入力データＸｔに分割し、各々を同期式遅
延回路１３と第１段累算ユニット１４に入力する。第１
段累算ユニット１４は、入力された入力データＸｔを入
力レジスタ２でラッチすると共に、累算レジスタ３では
前回の７ＪＯ算結果である全加算器出力２８をラッチす
る。入力データＸｔが累算すべき最初のデータである場
合は、時分割制御回路１９は第１段クリア信号２０を送
出し、累算レジスタ３をクリアする。全７７０算器２５
では。

入力レジスタ２の出力と累算レジスタ３の出力、さらに
、前段から桁上りのキャリ入力２６（第１段累算ユニッ
ト１４の場合は「Ｌ」）を加算し、全加算器出力２８と
次段への桁上りをキャリ出力２７として出力する。キャ
リレジスタ２９では全７ＪｒＪｇ器２５のキャリ出力２
７をラッチし、第２段累算ユニット１７への第１段累算
ユニットキャリ出力１６を出力する。累算出力レジスタ
８では。

時分割１＃Ｊ御回路１９からの第１段ラッチストローブ
２１により累算結果をラッチし、第１段累算ユニット出
力１５として同期式遅延回路１３へ出力する。入力デー
タＸｒｒｌを入力した第２段累算ユニット１７では、上
記第１段累算ユニット１４と同様に累算を行い１時分割
制御回路１９からの第２段ラッチストローブ２３により
上位ビット累算結果として第１段累算ユニット出力１５
を出力する。

第１段累算ユニット出力１５を取り込んだ同期式遅延回
路１３は、第２段累算ユニット１７の出力タイミングに
合わせて下位ビット累算結果２４を出力する。これによ
り、求めるべき累算出力１０を４ることかできる。なお
、上記各入力レジスタ２、累算レジスタ３．累算出力レ
ジスタ８及びキャリレジスタ２９等のレジスタ群は同期
式レジスタで構成される。

第３図はこの発明の他の実施例であるビット分割型同期
式Ｊ１１４算器を示すブロック構成図であり。

上記第１図と同一あるいは相当部分には同一符号を付し
である。第３図に示すビット分割型同期式累算器では、
第１図の実施例と比べて累算ユニット及び同期式遅延回
路の制御方法を変えたものである。その動作について説
明すると、入力パラレルデータ１を入力上位ビットデー
タ１１の入力データＸ　と入力下位ビットデータ１２の
入力データＸｔに分割し、各々を同期式遅延回路１３と
第１段累算ユニット１４に入力する。入力データｘｒｎ
は。

同期式遅延回路１３による遅延、さらには、第１段累算
ユニット１フにおける累算までの過程は。

上記第１図に示す実施例と同様である。入力データＸｔ
を取υ込んだ第１段累算ユニツ）１４では。

上記Ｍ１図に示す実施例におけるように１時分割制御回
路１９からの第１段ラッチストローブ２１で累算出力レ
ジスタ８が累算結果である全加算器出力２８をラッチす
るのではなく、クロックに同期してラッチする。これに
より、第１段累算ユニット１４の第１段累算ユニット出
力１５は、その時点までの！Ａ算結果である。この累算
結果を取９込んだ同期式遅延回路１３では、時分ＷＩｌ
制御回路１９からの第２段ラッチストローブ２３によシ
データをラッチして出力することにより、入力下位ビッ
トデータ１２の下位ビット累算結果２４を得る。この結
果、求めるべき累算出力１０を得ることが可能となる。

〔発明の効果〕

この発明は以上説明したように、ビット分割型同期式累
算器において、累算すべきデータビットを任意のビット
幅で分割し、さらに、この分割されたデータの各々を時
分割で累算して求めるべき累算結果を得るように構成し
たので、クロック周波数が高い場合や、累算すべきデー
タビットが多い場合でも、求めるべき累算結果を得るこ
とができるという優れた効果を奏するものである。

【図面の簡単な説明】

第１図はこの発明の一実施例であるビット分割型同期式
累算器を示すブロック構成図、第２図は、第１図のビッ
ト分割型同期式累算器におけるＷ、１段累算ユニットを
詳細に示すブロック構成図、第３図はこの発明の他の実
施例であるビット分割型同期式累算器を示すブロック構
成図、第４図は従来の＋？ｆｌ　ノｔＪ１式累算器を示
すブロック構成図である。図において、１・・・入力パラレルデータ、２・・・入
力レジスタ、３・・・累算レジスタ、８・・・累算出力
レジスタ、１０・−・累算出力、１１・・・入力上位ビ
ットデータ、１２・・・入力下位ビットデータ、１３・
・・同期式遅延回路、１４・・・第１段累算ユニット、
１５・・・第１段累算ユニット出力、１６・・・第１段
累算ユニットキャリ出力、１７・・・第２段累算ユニッ
ト。１８・・・第２段累算ユニット出力、１９・・・時分割
制御回路、２０・・・第１段クリア信号、２１・・・第
１段ラッチストローブ、２２・・・＠２段クリア信号、
２３・・・第２段ラッチストローブ、２４・・・下位ピ
ット累算結果、２５・・・全加算器、２６・・・キャリ
入力、２７・・・キャリ出力、２８・・・全加算器出力
、２９・・・キャリレジスタである。なお、各図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

（１）ディジタルパラレルデータを累算する同期式累算
器において、データビットを任意のビット幅で分割し、
その分割されたデータの各々を時分割で演算させ、求め
るべき累算結果を得ることを特徴とするビット分割型同
期式累算器。
（２）前記分割されたデータを入力し、入力データ、キ
ャリ入力をクリア信号、ラッチストローブで制御し、累
算出力とキャリ出力とを得る累算ユニットと、同期式遅
延回路とにより、下位ビット段から順次に累算を開始し
、下位段から上位段へキャリを伝えながら最上位段の累
算結果出力と同時刻に全段の累算結果が揃うように配置
した演算手段と、この演算手段に時分割処理を行わせる
ために、各段の累算ユニットに対しクリア信号、ラッチ
ストローブを送出する制御手段とを備えたことを特徴と
する特許請求の範囲第１項記載のビット分割型同期式累
算器。
（３）前記制御手段において、最上位段の累算ユニット
へのラッチストローブを各段の出力側の同期式遅延回路
にも送出し、最上位段以外の各段の累算ユニットには、
クリア信号のみを送出することで時分割制御をすること
を特徴とする特許請求の範囲第１項又は第２項記載のビ
ット分割型同期式累算器。