SU1215120A1 - Стохастический интегратор - Google Patents
Стохастический интегратор Download PDFInfo
- Publication number
- SU1215120A1 SU1215120A1 SU843789477A SU3789477A SU1215120A1 SU 1215120 A1 SU1215120 A1 SU 1215120A1 SU 843789477 A SU843789477 A SU 843789477A SU 3789477 A SU3789477 A SU 3789477A SU 1215120 A1 SU1215120 A1 SU 1215120A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- elements
- group
- output
- outputs
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано при построении интегрирующих маоин, веро тностных вычислительных и моделирзпощих устройств. Цель изобретени - расширение фушсциональ- ных возможносте интегратора за счет интегрировани - знакопеременных функций и увеличени числа его выходов до дв. Интегратор содержит реверсивный счетчик т входы которого вл;. ютс входами.устройства, элемент ЗАПРЕТ, суммирующий счетчик, группу элементов И, выходы которых соединены с входами элемента ИЛИ и вход синхронизации. Новьв4 вл етс введение группы элементов НЕЭКВИВАЛЕНТНОСТЬ , группы каналов формировани потоков импульсов, каждый из которых содержит элемент И и элемент ЗАПРЕТ, источник случайного потока импульсов . Изобретение позвол ет реализовать стохастический интегратор дл знакопеременных функций (в том числе и дл функций одного знака) , эффективно его использование в стохастических вычислительных и моделирующих устройствах, в которых в ходе работы требуетс оперативно измен ть параметры и структуру моделей в соответствии с заданной системой диффе- ; ренциальных уравнений. 3 ил. СО ел го
Description
Изобретение относитс к вычисли- тельной технике и может быть использовано при построении интегрирующи машин с последовательным переносом, стохастических вьгчислитель ных и модлирующих устройств.
Целью изобретени вл етс расширение функциональных возможностей интегратора за счет интегрировани знакопеременных функций и образовани выходов положительных и отрица- тельных приращений интеграла.
Сущность изобретени состоит в реализации с помощью группы элементов НЕЭКВИВАЛЕНТНОСТЬ и старшего разр да реверсивного счетчика двоично-кодового представлени значений знакопеременной подынтегральной функции. В результате у предлагаемого интегратора.по вл етс свойство системы с двухлинейным стохастическим кодированием текущих значений подынтегральной функции в виде .случайной бернуллиевской последовательности импульсов на одном из двух выходов, положительных либо отрицательных приращений интеграла.
На фиг. 1 приведена структурна схема предлагаемого интегратора; на фиг. 2 - структурна схема элемента НЕЭКВИВАЛЕНТНОСТЬ; на фиг.З - временные диаграммы, по сн ющие работу интегратора.
Стохастический интегратор содержит входы положительных 1 и отрицательных 2 приращений подынтегральной функции, реверсивный (h+l)-разр дный двоичный счетчик 3, элемент ЗАПРЕТ 4, суммирующий h -разр дный счетчик 5, группу h элементов НЕЭКВИВАЛЕНТНОСТЬ 6, (h+l) блоков 7 формировани потоков импульсов, каждый из которых содержит элемент И 8 и элемент ЗАПРЕТ 9, группу 10 элементов И, элемент ИЛИ 11, источник 12 случайного потока импульсов, вход 13 синхронизации, выходы положительных 14 и отрицательных 15 приращений интеграла.
Входы 1 и 2 интегратора соединены соответственно с сумирующим и вычитающим входами (h + 1)-го разр дного реверсивного счетчика 3. Выход (ь + 1 -mj-ro разр да реверсивного счетчика 3 через соответствующий элемент НЕЭКВИВАЛЕНТНОСТЬ 6 группы соединен с первым входом tn -го элемента И группы 10 ((TI 1 ,
15120
2,..,.,HJ. Вторые входы элементов НЕЭКВИВАЛЕНТНОСТЬ 6 группы объединены между собой и соединены с вько- дом старшего (h+l)-го разр да ре5 версивного счетчика 3 и с управл ющими входами элементов И 8 и ЗАПРЕТ 9 (н + 1)-го блока 7 формировани . Выход источника 12 случайного потока импульсов через элемент ЗАПРЕТ 4
О соединен со счетным входом счетчика 5 , выход каждого из разр дов счетчика 5 соединен с объединенньми управл ющими входами элементов И 8 и ЗАПРЕТ 9 соответствующего блока 7
15 формировани . Выходы элементов И 8 первых ti блоков 7 формировани сое- динены с первыми входами соответствующих элементов И группы 10, выходы которых соединены с входами эле20 мента ИЛИ 11, выход которого соединен с объединенными информационными входами элементов И 8 и ЗАПРЕТ 9 (h+ 1)-го блока 7 формировани . Выход элемента ЗАПРЕТ 9 hi -го бло25 ка 7 формировани соединен с объединенными информационными входами элементов И 8 и ЗАПРЕТ 9( l)-го блока 7 формировани (tri 1 , 2,.. , h - l) . Вход 13 синхронизации сое30 динен с управл ющим входом элемента ЗАПРЕТ 4 и с объединенными информационными входами элементов И 8 и ЗАПРЕТ 9 первого блока 7 формировани .
35 Каждый элемент НЕЭКВИВАЛЕНТНОСТЬ 6 группы реализует логическую функцию вида Z с помощью типовых элементов И, ИЛИ, НЕ дискрет- . ной техники (фиг.2) и представл ет
40 собой последовательно соединенные
элемент ЭКВИВАЛЕНТНОСТЬ и элемент НЕ.
Интегратор работает следующим образом.
Импульсы синхронизации с часто45 той ff. (фиг.Зб)с входа 13 поступают на информационные входы элементов И 8 и ЗАПРЕТ 9 первого блока 7 формировани . На управл ющие входы этих же элементов И 8 и ЗАПРЕТ 9 поступает
50 двоичный сигнал Хфиг. первдго разр да счетчика 5, который работает в режиме пересчета случайного потока импульсов (фиг.За) источника 12 с интенсивностью Д . При этом дл
55 надежного прохождени импульсов синхронизации через блоки 7 формировани вход счетчика 5 на врем действи импульсов синхронизации с помощью
элемента ЗАПРЕТ 4 отключаетс от источника 12.
Поскольку среднее врем пребывани элементов И 8 - 1 и ЗАПРЕТ 9-1 в открытом состо нии одинаково, то веро тности Р (1), Р, (0) событий, заключающихс в том, что импульс синхронизации по витс на выходах элементов И 8-1 и ЗАПРЕТ 9-1 соответственно равны между собой и составл ют полную группу событий Р, (l)+ Р,, (0) 1. Осюда следует, что Р, (1) Р, (0) 0,5. Кроме того, при вьтолнении услови Дд : обеспечиваетс независимость состо ни первого разр да счетчика 5 в тактовые моменты:
t, -, h О, 1, 2(1)
си
Последовательность импульсов с веро тностью P/j (1) 0,5 их по вле-; ни в тактовые моменты 1и(Фиг.Зг поступает на вход первого элемента И группы 10. Идентична случайна последовательность импульсов (фиг.З) поступает на информационные входы элементов И 8 и ЗАПРЕТ 9 второго блока 7 формировани .
Работа второго блока 7 формировани аналогична работе первого блока 7.
Управл ющим сигналом второго блока 7 вл етс двоичный сигнал (фиг.Зе) с выхода второго разр да счетчика 5. Веро тности по влени синхроимпульса на выходах элементов И 8-2 (фиг.5г; и ЗАПРЕТ 9-2 (ФИГ.ЗЗР) также равны между собой и составл ют соответственно:
PI (Dj, Р, (0) Pi( 0,5-0,5 2 ;
Р,(0) Р, (0) Р2(0) 0,5--0,5
- О
- 1
где р() )- веро тности состо ний второго разр да счетчика 5. С учетом того, что веро тности Рщ() PfT,CO) 0,5 одинаковы дл всех (h- 1 , 2 ...hj блоков 7 формировани , веро тность по влени синхроимпульса на входе элемента И группы 10 составит
Р(1) ит ГТ.
В процессе интегрировани на входы реверсивного счетчика 3 в унитарном коде поступают положитель
15120«
ные и отрицательные приращени подьм- тегральной функции. При этом подьмтв ральна функци может принимать как положительные, так и отрицательные 5 значени . Знак (+), (-) значений функции отображаетс состо ни ми старшего разр да реверсивного счетчика 3 Qj,, 0 либо соответственно . . Положительные значени подынтегральной функции в реверсивном
счетчике 3 представлены пр мьм двоичным кодом ХПР , отрицательные - дополнительным двоичным кодом Хооп .
Преобразование дополнительного,.
двоичного кода Хп(,„ в пр мой вы- полн ет группа элементов НЕЭКВИВАЛЕНТНОСТЬ 6. В зависимости от состо ни старшего (и + I) -го разр да реверсивного счетчика За, О
либо 1 каждый элемент НЕЭКВИВАЛЕНТНОСТЬ 6 группы передает состо ние соответствующего разр да реверсивно- . го счетчика 3 на первые входы h элементов И группы 10 без инверсии либо с инверсией соответственно. Приближенное равенство Хаог ХПР справедливо с точностью до 2 и при больших значени х h 10-12 может рассматриватьс как точное.
Таким образом, при любых значени х (положительных и отрицательных ) подынтегральной функции на управл ющих входах группы 10 элементов И действует двоичный код, который соотвествует абсолютным значени м ординат подынтегральной функции. Преобразование абсолютных значений ординат подынтегральной функции в стохастическую последовательность
импульсов (приращений интеграла) происходит следующим образом.
С выходов элементов И 8 первых ь блоков 7 формировани последовательности „ несовместных событий (сиихроимпульсов ) с веро тност ми их по влени Руп 2, т ,п поступают на элементы И группы 10, где выполн ютс операции умножени : Pm- mi-hfinSo Рн,-й,,,где Q(a)- пр
мое (инверсное) состо ние разр дов реверсивного счетчика 3.
Элемент ИЛИ 1.1 объедин ет событи (синхроимпульсы), по вл ющиес на выходах h элементов И группы 10. и
Р(Хпр) а,
т: 1
- л г
(2)
Из (2) следует, что веро тность по влени синхроимпульса на входе элемента ИЛИ 11 равна абсолютному значению ординаты подынтегральной функции, представленному в виде пра- вильной двоичной дроби I ХПР 0. Q. a-iа„. 0,1 , ho l,h .
С выхода старшего (n-t-l)-го разр да реверсивного Ьчетчика 3 информаци о знаке подьитегральной функции -поступает на управл ющие входы элементов И 8 и ЗАПРЕТ 9 (Ц + } - го блока 7 формировани и используетс дп подключени выхода элемента ИЛИ .11 к каналу положительньгх 14 либо отрицательных 15 приращений интеграла.
Фо.рмула изобретени
Стохастический интегратор, содержащий реверсивный (h + 1)-разр дньй двоичный счетчик, суммирующий и вычитающий входы которого вл ютс соответственно входами положительных и отрицательных подынтегральных приращений интегратора, элемент ЗАПРЕТ , суммирующий h -разр дный двоичный счетчик, группу элементов И, вы- ходы которых подключены соответственно к входам элемента ИЛИ, о т л и - чающийс тем, что, с целью расширени функциональных возможностей за счет интегрировани знакопе- ременных функций, он содержит источник сл}гчайного потока импульсов, группу из h элементов НЕЭКВИВАЛЕНТНОСТЬ , {h+ l) блоков формировани потоков импульсов, каждый из кото- рых состоит из элемента ЗАПРЕТ и элемента И, при этом h выходов реверсивного двоичного -счетчика подключены соответственно к первым входам элементов НЕЭКВИВАЛЕНТНОСТЬ группы, вторые входы которых объеди нены с первыми входами элемента И и
0
s
0
5 0 5 0 5
элемента ЗАПРЕТ (И + 1 -го блока формировани потоков импульсов и подключены к (ы- 1) -разр дному выходу, реверсивного двоичного счетчика , вторые входы элементов И и ЗАПРЕТ (h + 1)-го блока формировани потоков импульсов объединены и подключены к выходу элемента ИЛИ, а выходы элементов И и ЗАПРЕТ блока формировани потоков импульсов вл ютс соответственно выходами отрицательных и положительных приращений интеграла интегратора, выход источника случайного потока импульсов соединен с -первым входом элемента ЗАПРЕТ, выход которого соединен со счетным входом суммирующего и -разр дного двоичного счетчика, а второй вход объединен с первыми входами элементов И и ЗАПРЕТ первого блока формировани потоков импульсов и подключен к вхоДу синхронизации интегратора, выход элемента И каждого из h блоков формировани потоков импульсов соединен с первым входом соответствующего элемента И группы, а вторые входы элементов И и ЗАПРЕТ в каждом блоке форг шровани потоков импульсов объединены и подключены к соответствующему из п выходов суммирующего п-разр дного двоичиого счетчика, выход элемента ЗАПРЕТ каждого предыдущего из h блока формировани потоков импульсов, кроме последнего, подключен к объединенным первым входам элементов И и ЗАПРЕТ последующего блока формировани потоков импульсов, выход эле- мента ЗАПРЕТ последнего h -го блока формировани потоков импульсов вл етс выходом значени веро тности данного разр да, выходы h элементов НЕЭКВИВАЛЕНТНОСТЬ группы с первого по h -и подключены к вторым входам h элементов И группы с П -го по первый соответственно.
ТаЬмца j/«7ve/«(,,-A;
Ф14г2
Claims (1)
- Формула изобретенияСтохастический интегратор, содержащий реверсивный (h + 1)-разрядный двоичный счетчик, суммирующий и вычитающий входы которого являются соответственно входами положительных и отрицательных подынтегральных приращений интегратора, элемент ЗАПРЕТ, суммирующий h -разрядный двоичный счетчик, группу элементов И, выходы которых подключены соответственно к входам элемента ИЛИ, о т л и чающийс я тем, что, с целью расширения функциональных возможностей за счет интегрирования знакопеременных функций, он содержит источник случайного потока импульсов, группу из h элементов НЕЭКВИВАЛЕНТНОСТЬ, (h+ 1) блоков формирования потоков импульсов, каждый из которых состоит из элемента ЗАПРЕТ и элемента И, при этом h выходов реверсивного двоичного -счетчика подключены соответственно к первым входам элементов НЕЭКВИВАЛЕНТНОСТЬ группы, вторые входы которых объеди йены с первыми входами элемента И и элемента ЗАПРЕТ (П + 1) -го блока формирования потоков импульсов и подключены к (h + 1) -разрядному выходу, реверсивного двоичного счетчика, вторые входы элементов И и ЗАПРЕТ (И + 1)-го блока формирования потоков импульсов объединены и подключены к выходу элемента ИЛИ, а выходы элементов И и ЗАПРЕТ блока формирования потоков импульсов являются 'соответственно выходами отрицательных и положительных приращений интеграла интегратора, выход источника случайного потока импульсов соединен с -первым входом элемента ЗАПРЕТ, выход которого соединен со счетным входом суммирующего +» -разрядного' двоичного счетчика, а второй вход объединен с первыми входами элементов И и ЗАПРЕТ первого блока формирования потоков импульсов и подключен к входу синхронизации интегратора, выход элемента И каждого из h блоков формирования потоков импульсов соединен с первым входом соответствующего элемента И группы, а вторые входы элементов И и ЗАПРЕТ в каждом блоке формирования потоков импульсов объединены и подключены к соответствующему из η выходов суммирующего п-раэрядного двоичного счетчика, выход элемента ЗАПРЕТ каждого предыдущего из h блока формирования потоков импульсов, кроме последнего, подключен к объединенным первым входам элементов И и ЗАПРЕТ последующего блока формирования потоков импульсов, выход элемента ЗАПРЕТ последнего h -го блока формирования потоков импульсов является выходом значения вероятности данного разряда, выходы h элементов НЕЭКВИВАЛЕНТНОСТЬ группы с первого по h -й подключены к вторым входам щ элементов И группы с П -го по первый соответственно.Фиг.2.Подписное а
шьпггг1__л_пппппг й__ 1 1 1 1 zL- ... 1 Ϊ-_ —-1. 1 1 п ГТ ГТ гт г*~ тп t «п_— L 1ц---- ---и— -- 1...... ---й------- -J rAt ВНИИПИЗаказ 908/57Тираж 673Филиал ППП Патент, г. Ужгород, ул. Проектная, 4
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843789477A SU1215120A1 (ru) | 1984-09-11 | 1984-09-11 | Стохастический интегратор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843789477A SU1215120A1 (ru) | 1984-09-11 | 1984-09-11 | Стохастический интегратор |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1215120A1 true SU1215120A1 (ru) | 1986-02-28 |
Family
ID=21138062
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843789477A SU1215120A1 (ru) | 1984-09-11 | 1984-09-11 | Стохастический интегратор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1215120A1 (ru) |
-
1984
- 1984-09-11 SU SU843789477A patent/SU1215120A1/ru active
Non-Patent Citations (1)
Title |
---|
Яковлев В.В., Федоров Р.Ф. Стохастические вычислительные машины. Л., 1974, с. 148 - 150. Авторское свидетельство СССР 744607, кл, &06 F 15/36, 1978. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1215120A1 (ru) | Стохастический интегратор | |
RU2015539C1 (ru) | Делитель частоты с переменным коэффициентом деления | |
CN1037600A (zh) | Cmos并串行乘法电路及其乘法单元和加法单元 | |
RU2273951C1 (ru) | Реверсивный счетчик импульсов | |
RU2273043C1 (ru) | Делитель частоты с переменным коэффициентом деления | |
SU1176454A1 (ru) | Кодирующее устройство | |
SU1229754A1 (ru) | Арифметическое устройство | |
SU798902A1 (ru) | Интегро-дифференциальный вычис-лиТЕль | |
US3514584A (en) | Ternary digital computer circuits | |
SU1338092A2 (ru) | Устройство фазировани импульсов | |
SU771660A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
SU452827A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU1244658A1 (ru) | Устройство дл определени двузначного характера элементов конечного пол | |
SU978376A1 (ru) | Устройство фазировани импульсов | |
SU544960A1 (ru) | Устройство дл извлечени квадратного корн | |
SU1272342A1 (ru) | Устройство дл вычислени показател экспоненциальной функции | |
SU790220A1 (ru) | Устройство задержки импульсов | |
SU1762304A1 (ru) | Устройство дл выделени экстремального числа | |
SU1525884A1 (ru) | Формирователь тактовых импульсов | |
SU924688A1 (ru) | Устройство дл формировани регулируемой временной последовательности импульсов | |
RU1795542C (ru) | Кольцевой делитель частоты | |
SU1483461A1 (ru) | Устройство дл делени многочленов | |
SU1443013A1 (ru) | Устройство дл формировани информативных признаков при распознавании образов | |
JP2529902B2 (ja) | ビット相関判定回路 | |
RU2096822C1 (ru) | Обнаружитель комбинации двоичных сигналов |