RU1795542C - Кольцевой делитель частоты - Google Patents
Кольцевой делитель частотыInfo
- Publication number
- RU1795542C RU1795542C SU914845946A SU4845946A RU1795542C RU 1795542 C RU1795542 C RU 1795542C SU 914845946 A SU914845946 A SU 914845946A SU 4845946 A SU4845946 A SU 4845946A RU 1795542 C RU1795542 C RU 1795542C
- Authority
- RU
- Russia
- Prior art keywords
- input
- trigger
- elements
- output
- inputs
- Prior art date
Links
Landscapes
- Electronic Switches (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл построени экономичных делителей частоты с нечетным коэффициентом делени , который программно может измен тьс под действием управл ющих сигналов. Устройство содержит шину выходных тактовых импульсов, одноступенчатые потенциальные триггеры на элементах И-ИЛИ, при этом пр мой вход каждого триггера соединен с первыми входами двух элементов И инверсного плеча этого триггера , второй вход которого соединен с вторым входом второго элемента И и с выходом тактирующего сигнала. Выходы элемента И соединены с входами элемента ИЛИ, выход которого соединен с входом элемента НЕ, выход которого св зан с управл ющим входом последующего триггера и с входом вентил пр мого плеча триггера. В устройстве задействованы дополнительные входы в элементах И, ИЛИ, дополнительные входы дл подачи сигналов управлени . Введены дополнительные два элемента И в нечетные разр ды делител . 3 ил., 2 табл. ел с
Description
Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл построени экономических делителей частоты с нечетным коэффициентом делени , который программно может измен тьс под действием управл ющих .сигналов,
Известные схемы, кольцевых делителей частоты с нечетным коэффициентом делени содержит в своей структуре двухступенчатые синхронные триггеры, что приводит к увеличению аппаратурных затрат и потребл емой мощности, а также к снижению пре- дельной частоты входных сигналов и к уменьшению надежности устройства. Например , делитель частоты в коде Либау- Крейга с коэффициентом делени Кд 5, содержит п ть двухступенчатых D-тригге- ров, каждый из которых состоит из четырех вентилей типа И-ИЛИ-НЕ, образующих основной и коммутационный синхронные R$- триггеры (одноступенчатые). Потребл ема мощность такого делител пр мопропорциональна числу используемых вентилей (20 вентилей). Максимальна частота входных сигналов равна
Ттитах 1 /41зтах,
где тэтах - максимальна задержка переключени вентил типа И-ИЛИ-НЕ.
Более быстродействующим и более экономичным вл етс кольцевой делитель частоты , содержащий п ть одноступенчатых синхронных D-триггеров, т.е. дес ть вентилей типа И-ИЛИ-НЕ, при этом максимальна частота входных сигналов равна fomax
1 /2t3max,
т.е. в два раза выше, чем у рассмотренной ранее схемы.
Недостатком его вл етс отсутствие возможности измен ть коэффициент делени под действием управл ющих сигналов,
XI ю
СП
ел
-N
ю
что часто необходимо осуществл ть в программно-управл емых устройствах технической диагностики, в синтезаторах частоты и т.д. .
Целью изобретени вл етс расширение функциональных возможностей кольцевого делител частоты, содержащего шину входных тактовых импульсов и нечетное число одноступенчатых потенциальных триггеров, построенных на основе потенциальных логических элементов типа И-ИЛИ- НЕ, причем пр мой выход каждого триггера соединен с первыми входами двух элементов VI инверсного плеча этого же триггера, второй вход первого элемента И соединен с управл ющим входом триггера и с первым входом третьего элемента И, второй вход которого соединен с вторым входом второго элемента И и с входом тактирующего сигнала , выходы элементов И соединены с входами элемента ИЛИ, выход которого соединен с входом элемента НЕ, выход которого св зан с управл ющим входом последующего триггера и с. входом вентил пр мого плеча триггера.
Поставленна цель достигаетс за счет обеспечени изменени коэффициента делени кольцевого делител под действием управл ющих сигналов путем введени дополнительных входов в элементы И, ИЛИ, дополнительных двух .элементов И в нечетные разр ды делител , кроме последнего, и дополнительных входов дл подачи сигналов управлени , при этом первый вход первого дополнительного элемента И соединен с шиной тактовых импульсов, первый вход второго дополнительного элемента И соединен с инверсным выходом триггера этого же разр да, вторые входы дополнительных .элементов И соединены с одним из дополнительных управл ющих входов, а третьи входы этих элементов соединены с инверсным выходом триггера последнего разр да устройства; дополнительные входы первого и третьего основных элементов И в нечетных разр дах соединены с соответствующи- ми дополнительными входами дл управл ющих сигналов.
На фиг.1. представлена логическа схема Известного статического триггера; на фиг.2 - логическа схема триггера с дополнительными элементами; на фиг.З - структурна схема предлагаемого устройства.
На фиг.1 обозначены: 1, 2, 3 - логические элементы И; 4 - логический элемент ИЛИ; 5 - вентиль пр мого плеча триггера; б -- вход дл подачи управл ющего сигнала (Di); 7 - вход дл подачи тактирующего (синхронизирующего ) сигнала (С); 8 - вход установки О элемента пам ти.
На фиг.2 дополнительно обозначены: 9, 10 - дополнительные элементы И; 11, 12 - дополнительные стробирующие (разрешающие ) выходы дл выбора соответственно уп равл ющего сигнала DI или Da; 13- вход дл подачи управл ющего сигнала D2.
На фиг.З обозначены: Ti-Ts - триггер- ные каскады предлагаемого делител частоты; PI-З, Р2-з входы дл подачи
0 управл ющих сигналов на третий каскад делител частоты; Pi-5, Р2-5- входы дл подачи управл ющих сигналов на п тый каскад делител частоты; 14 - шина тактовых импульсов (с).
5 Предлагаемое устройство содержит в своей структуре нечетное число триггерных каскадов, каждый из которых представл ет синхронный одноступенчатый D-триггер (фиг.1), построенный на основе потенциаль0 ных логических элементов типа И-ИЛИ-НЕ, причем пр мой выход Q каждого триггера соединен с первыми входами элементов И 1 и 3, второй вход элемента 1 соединен с входом 6 триггера (дл подачи управл ющего
5 сигнала Di), вход 6 соединен с первым входом элемента И 2, второй вход которого и второй вход элемента 3 соединен с входом 7 (подача тактирующего сигнала С), выходы элементов И 1, 2, 3 соединены с входами
0 элемента ИЛИ 4, выход которого подключен к входу элемента НЕ, формирующег р инверсный выходной сигнал триггера Q, выход этого элемента НЕ соединен с входом вентил 5 пр мого плеча триггера (вентиль 5
5 может представл ть собой либо элемент
НЕ, либо вентиль И-НЕ, ИЛИ-НЕ, И-ИЛИНЕ , выполн ющий логическую операцию
НЕ.
Как в прототипе, инверсные выходы Q
0 каждого триггерного каскада соединены с управл ющим входом (Di) последующего каскада (см. фиг.З), тактирующие входы 7 триггеров соединены с шиной тактовых импульсов 14.
5
В отличие от прототипа,в нечетные триггерные каскады (Тз и ТБ) введены (фиг,2) дополнительные элементы И 9 и 10, при этом: первый вход элемента 9 соединен с
0 входом 7 триггера, второй вход элемента 9 соединен с входом 12 дл подачи стробиру- ющего сигнала Ра, а третий вход соединен с входом 13 дл подачи второго управл ющего сигнала Da; первый вход элемента 10 со5 единен с выходом Q триггера, второй вход соединен с входом 13 триггера, а третий вход соединен с.входом 12 триггера; выходы элементов 9, 10 соединены с дополнительными входами элемента ИЛИ 4; инверсный выход Q последнего каскада (Ti) соединен с
дополнительными входами 13 нечетных каскадов (Тз, Ts).
Работа предложенного устройства происходит в соответствии с табл.1 при комбинации входных сигналов Р2-з 0; Pi-з 1; P2-s 1; Pi-s 0.
В исходном состо нии () .
Исходное .состо ние может устанавливатьс с помощью дополнительных элементов специальным сигналом сброса (если это необходимо), или может устанавливатьс в процессе циклической работы делител частоты (без использовани цепей и сигнала сброса). Дл простоты цепи сброса в исходное состо ние триггеров не привод тс , так как они могут быть выполнены известными способами.
В такте t 1 сигнал С 1, при этом элемент 9 на выходе выдает 1, так как на его входах в этом такте С 1, Р2-5 1, D2 Qi 1; сигнал 1 с выхода элемента 10 проходит через элемент 4 и устанавливает на инверсном выходе триггера Ts сигнал Qs- 0, под действием которого измен ет свое состо ние вентиль 5 этого триггера (Q,- 1). В следующем такте (t 2) сигнал С О, однако триггер Ts сохран ет состо ние неизменным , так как элемент 10 выдает сигнал 1 (на всех его входах сигналы Р2 1, Da 1, Qs 1), поддерживающий состо ние триггера Qs 0; .
В этом такте возбуждаетс и переключаетс триггер Т/к так как все элементы И его инверсного плеча выдают сигналы элементов 2,3 под действием С 0, элемент 1 под действием Pi-5 0, элементы 9, 10 под действием Qs - 0; при этом на выходе элемента 4 триггера ТА устанавливаетс сигнал О, а на выходе инверсного плеча этого триггера CU 1, соответственно переключаетс вентиль 5 (QA 0).
В очередном такте (t 3) сигнал С 1, при этом триггеры Ts и ТА сохран ют состо ние неизменными (в триггере Ts сигнал 1 выдают элементы 9, 10. подтверждающие состо ние QS 0, а в триггере ТА все элементы И в инверсном плече выдают сигнал. О, поддерживающий на выходе См 1: Элементы 3,1- под действием сигнала Qn- 0; элемент 2 - под действием сигнала Qf 0, В этом такте переключаетс триггер Тз, так как его инверсное плечо переключаетс в состо ние Оз 0 под действием сигнала 1 с выхода элемента 9, на выходах которого устанавливаютс сигналы Рьз 1; DI QA 1; С 1, следовательно вентиль инверсного плеча на выходе выдает О, а вентиль пр мого плеча - 1 (Оз 1).
В очередном такте (t 4) сигнал .С О, при этом переключаетс триггер Та в состо ние Q2 1, Qa О (аналогично, как триггер ТА в такте t 2), при этом триггеры Ts, ТА, Тз 5 сохран ют состо ни неизменными.
В такте t 5 переключаетс только триггер Ti в состо ние Qi О, Qi 1, так как его элемент 1 выдает сигнал 1 под действием входных сигналов Q2 1 и С 1. 0 В тактеj 6 переключаетс триггер Ts в состо ние Qs 1; Qs 0. так как все его элементы И в инверсном плече выдают сигналы элементы 3, 1, 10 под действием С О, элемент 2 под действием PI-S О, 5 элемент 9 - под действием сигнала Qi D2 0.
В такте t 7 триггер Т А переключаетс в состо ние CJ4 О, CU 1 под действием сигналов Qs 1, С 1 на входах элемента 2 0 этого триггера.
В такте t 8 триггера Тз устанавливаетс в состо ние Оз 1, Оз 0, так как все элементы И в инверсном плече этого триггера выдают сигнал элементы 3, 2, 9 - 5 поддействием С 0, элемент 1 под действием Q4 0, элемент 10, под действием Р2 0. В такте t 9 переключаетс триггер Ta(Qa 0; Qa 1), аналогично триггеру ТА а такте t 7.
0 В такте t 10 триггер TI устанавливаетс в состо ние Q, 1, Qi 0 под действием сигналов С 0, Qa О на его входах, аналогично триггеру ТА в такте t 2.
Таким образом, делитель вернулс в ис- 5 ходное состо ние, которое было в такте t 0.
В дальнейшем работа устройства циклически повтор етс .
Из табл.1 следует, что на один период
0 повторени сигналов на выходе делител
(например, на выходе Qi) приход тс п ть
периодов повторени сигналов С на входе
делител частоты.
При установке коэффициента делени 5 Кд 3 нужно подать входные сигналы Ра-5 0, Pi-s 0, Ра-з 1, Рьз 0.
В этом случае сигнал Pi-з 0 блокирует действие сигнала на входе Di триггера Тз, а сигнал Ра-з разрешает прохождени сигна- 0 ла с входа Da этого триггера.
Так образуетс кольцевой делитель с трем каскадами (Тз, Та. Ti), который работает аналогично, как и делитель с п тью 5 каскадами (как описано выше). При этом исходное состо ние этих трех каскадов также аналогично исходному состо нию их в табл.1, однако переключение их будет происходить согласно табл.2.
Из табл.2 видно, что на один период повторени сигнала СЬ приходитс три периода повторени входных сигналов С.
Задержка переключени , как и в прототипе , при работе делител составл ет задержку переключени двух вентилей, образующих соответствующий, переключаемый в данном такте, триггер. . Таким образом, незначительное увеличение аппаратурных затрат (четыре элемента И, два дополнительных входа в элементе ИЛИ и по одному входу в двух элементах И) позволило обеспечить программное изменение коэффициента делени .
Это существенно более экономичное решение, по сравнению с построением отдельного дополнительного делител с Кд
3. . . .V-. : ..... - . ..
Следовательно, функции прототипа расшир ютс с минимальными затратами, практически без снижени быстродействи .
Число каскадов делител частоты может быть увеличено путем подключени соответствующих пар триггеров, аналогичных, например, триггерам (каскадам) Тз, т.е.
Можно соответственно добавить группу триггеров Т, Те, тде Т аналогичен Ts, а Те аналогичен ТА, при этом выход Qe триггера Те соедин етс с входом DI триггера Ts, выход Q триггера Т соедин етс с выходом
FI триггера Те. В этом случае при комбинации управл ющих сигналов Р2- - 1, Pi-7 О, Р2-5 0. Pi-5 1, Ра-з О, Pi-з 1 делитель будет иметь коэффициент делени 7 с возможностью егр изменени на 5 или 3.
. ..-:. , ; . . . .
Таким образом, можно наращивать число каскадов и увеличивать коэффициент делени делитеЛ до 7,9,11 и т.д., обеспечива при этом возможность программного выбора требуемого нечетного коэффициента делени .
Ф о рм у л а и з о б р е т е н и
Кольцевой делитель частоты, содержащий шину входных тактовых импульсов и нечетное число одноступенчатых потенциальных триггеров, построенных на основе логических элементов типа И-ИЛИ-НЕ, причём пр мой выход каждого триггера соединен с первыми входами двух элементов И инверсного плеча этого триггера, второй вход первого элемента И соединен с управл ющим входом триггера и с первым входом третьего элемента И. второй вход которого соединен с вторым входом второго элемента И и с входом тактирующего сигнала, выходы элементов И соединены с входами элемента ИЛИ, выход которого соединен с входом элемента НЕ, выход которого св зан с управл ющим входом последующего триггера и с входом вентил пр мого плеча триггера, о т л и ч а ю щ и и с тем. что. с целью расширени функциональных возможностей устройства за счет обеспечени изменени коэффициента делени под действием управл ющих сигналов, введены дополнительные входы в элементы И, ИЛИ, дополнительные входы дл подачи сигналов управлени , дополнительные два элемента Ив нечет ные разр ды делител , кроме последнего , лри этом первый вход первого дополнительного элемента И соединен с шиной тактовых импульсов/первый вход второго дополнительного элемента И соединен с инверсным выходом триггера этого же разр да, вторые входы дополнительных элементов И соединены с одним из дополнительных управл ющих входов, а третьи входы этих элементов соединены с инверсным выходом триггера последнего разр да устройства, дополнительные входы первого и третьего основных элементов И в нечетном разр де соединены с соответствующим дополнительным входом дл управл ющих сигналов.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU914845946A RU1795542C (ru) | 1991-06-28 | 1991-06-28 | Кольцевой делитель частоты |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU914845946A RU1795542C (ru) | 1991-06-28 | 1991-06-28 | Кольцевой делитель частоты |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1795542C true RU1795542C (ru) | 1993-02-15 |
Family
ID=21524647
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU914845946A RU1795542C (ru) | 1991-06-28 | 1991-06-28 | Кольцевой делитель частоты |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1795542C (ru) |
-
1991
- 1991-06-28 RU SU914845946A patent/RU1795542C/ru active
Non-Patent Citations (1)
Title |
---|
П тлин О.А, и др. Проектирование микроэлектронных цифровых устройств. М.: Сов.радио, 1977, с. 45. Приборы и техника эксперимента, 1989. N 1, с. 106-109. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4853653A (en) | Multiple input clock selector | |
US5204555A (en) | Logic array having high frequency internal clocking | |
US5192886A (en) | Sub-nanosecond calibrated delay line structure | |
US5261081A (en) | Sequence control apparatus for producing output signals in synchronous with a consistent delay from rising or falling edge of clock input signal | |
JPH08329696A (ja) | 集積回路 | |
EP0238874B1 (en) | Double clock frequency timing signal generator | |
RU1795542C (ru) | Кольцевой делитель частоты | |
JPH09148907A (ja) | 同期式半導体論理装置 | |
US5359636A (en) | Register control circuit for initialization of registers | |
US5245311A (en) | Logical comparison circuit for an IC tester | |
CN108777575B (zh) | 分频器 | |
CN111710353A (zh) | 实施精确占空比控制的双数据速率电路和数据生成方法 | |
JPH02285832A (ja) | 直列データ受信器 | |
SU1370782A1 (ru) | Делитель частоты следовани импульсов | |
JPS6258725A (ja) | カウンタ回路 | |
RU2273043C1 (ru) | Делитель частоты с переменным коэффициентом деления | |
JP2690516B2 (ja) | リングカウンタ | |
SU1197068A1 (ru) | Управл ема лини задержки | |
KR100278271B1 (ko) | 클럭주파수분주장치 | |
SU1272342A1 (ru) | Устройство дл вычислени показател экспоненциальной функции | |
JP3003328B2 (ja) | クロック信号回路 | |
SU1531214A1 (ru) | Функциональный счетчик | |
SU1223218A1 (ru) | Устройство дл формировани импульсов | |
JPS62191910A (ja) | クロツク制御方式 | |
SU705522A1 (ru) | Регистр сдвига |