SU798902A1 - Интегро-дифференциальный вычис-лиТЕль - Google Patents

Description

1

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  моделировани  и управлени  динамическими объектами в различных отрасл х промышленности

Известны аналоговые интегро-дйфференциальные устройства, содержащие аналоговые интеграторы,. сумматоры и масштабные блоки дл  задани  коэффициентов передачи fljНедостатком аналоговых интегродифференциальных устройств  вл етс  низка  точность вычислени  выходных сигналов в случае достаточно больших значений посто нных времени, характерных дл  многих технологических процессов, -ц

Наиболее бл изким техническим решением к предлагаемому  вл етс  интегро-дифференциальный вычислитель , содержащий.четыре регистра, сумматор, два блока дополнительного кода, блок синхронизации. Три триггера , элементы И, ИЛИ и элемент- задержки , причем вход первого регистра подключен к выходу сумматора и первому входу блока знака, второй вход которого подключен к первой входной шине, первый вход сумматора под: ключен к выходу первого блока дополнительного кода, второй вход сумматора подключен .к вьоходу первого элемента ИЛИ, входы которого подключены к выходам первого и второго элементов И, подключенных первыми входами.соответственно к пр мому и инверсному выходам первого триггера , выход первого регистра подключен ко второму входу первого эле0 мента И, блок синхронизации подключен первым выходом к инверсным входам первого, второго и третьего триггеров , вторым выходом - к третьему входу блока знака и третьей груп5 пой выходов - к четвертой группе входов 2.

Недостатками известного устройства  вл етс  относительно высокие аппаратурные затраты и низкое быс0 тродействие;

Относительно высокие аппаратурные затраты на реализацию интегродифференциального вычислител  с помощью цифровых интеграторов выз5 ваны ростом количества цифровых интеграторов в зависимости от сложности интегро-дифференциального преобразовани .

Низкое быстродействие цифровых

0 дифференцильных анализаторов св зано с вычислени ми одноразр дных прИ ращений на одном шаге/ что требует значительного количества шагов на интервале интегрировани .

Цель изобретени  - упрощение вычислител  и повышени  его быстродействи . .

Поставленна  цель достигает з  j:em что в интегро-дифференциальном вычйр лителе, содержащем блок синхронизации , регистры/ сумматор, .блоки формировани  дополнительного кода, блок хранени  знака, триггеры, элементы И ИЛИ, и элемент задержки, причем вход первого регистра подключен к выходу сумматора и первому входу блока хранени  знака,- второй вход которого подключен к первому входувьтаислител , первый вход сумматора соедийен с выходом первого блока формировани  дополнительного кода, второй вход сумматора подключен к выходу :, первого элемента ИЛИ, входы которого подключены соответственно к выходам первого и второго элементов И, первые входы которых подключены соответственно к пр мому и инверс-. ному выходам первого триггера, выход первого регистра подключен ко второму входу первого элемента.И, первый выход блока синхронизации подключен к инверсным входам первого , второго и третьего триггеров, второй выход - к-третьему входу блока хранени  знака, группа выходов к группе входов блока храйени  знака , второй вход второго элемент и подключен к первому входу второго блока формировани  дополнительного кода непосредственно и через элемент задержки - к выходу первого регистра , первый вход первого блока формировани  дополнительного кода подключен к выходу третьего элемента И, первый вход которого подключен к выходу второго регистра, второй вход - к пр мому выходу второго триггера , вторые входы первого и.второго блоков формировани  дополнительного кода подключены к выходу блока хранени  знака и к первому выходу вычислител , выхода второго блока формировани  дополнительного кода подключен к первому входу четвертого элемента И, выход третьего регистра подключен к первому входу п того , элемента И, входы второго элемента ИЛИ подключены соответственно к выходам четвертого и п того элементов И, вход Ч;етвертого регистра подключен к выходу второго элемента ИЛИ и к первому входу шестого элемента И, второй вход которого подключен к третьему выходу блока синхронизации , а выход - к пр мому входу второго триггера, входы третьего элемента ИЛИ подключены соответственно к выходам седьмого и восьмого элементов и, выход третьего элемента

ИЛИ соединен с.входом третьего регистра, первый вход седьмогЬ элемента И подключен ко второму входу вычислител , второй вход - к пр мому выходу третьего триггера, инверсный выход которого соединен с третьим входом второго элемента И, вторым входом п того элемента И и первьйми входами восьмого и дев того элементов И элемента и подключен к выходу четвертого регистра,, пр мой вход третьего триггера соединен с вторым выходом блока, синхронизации , четвертый выход которого подключен ко второму входу. дев того элемента И, выход которого с.оединен с пр мым входом первого триггера, второй выход вычислител  соединен с выходом четвертого элемента И ..

Ца фиг. 1 изображена структурна  схема интегро-дифференциального вычислител  ; на фиг. 2 - структурна  схема-блока знака и блока синхронизации , .

Интёгро-дифференциалъный вычислитель / фиг. 1) содержит четыре регистра 1-4, сумматор 5, два блока б и 7 формировани  дополнительного кода , блок 8 хранени  знака, блок 9 синхронизации, три триггера 10-12, три элемента 13-15 ИЛИ, элемент 16 задержки, дев ть элементов И, два входа 26-27 и два выхода 28-29. .

Интегро-диффёренцильный выч.ислитель дл  каждог.о цикла отрабатывает рекуррентное соотношение

Yi AYi-i+-BX -i+ CXi,, (1) где Yj, и Y.. - значени  выходной

величины соответственно на it-м и (i-l . . . цикле, вычислений

А, В, С - посто нные коэффици .. - енты, значени  которых завис т от шага по независимой переменной , согласно которому осуществл етс  переход от (i-l)-ro к i-му и П следующим циклам вычислений , а так же от вида реализуемог интегрр-дифференци:ального преобразовани ;

X;; и Xi..j - значени  входной ве- . личины соответственно- на i-м и(i-1)-м цикле вычислений.

Дл  настройки вычислител  осуществл етс  ввод посто нных коэффици ентов А,.В и С и начальных условий Yii и Xt-d . Далее с посто нным шагом h согласно (1) осуществл етс 

требуемое интегрр-дифференциальное преобразование входной величины, задаваемой дискретными значени ми. Предварительный расчет посто нных .коэффициентов А, В и С дл  часто реализуемых видов интегро-дифференциальных преобразований осуществл ем по формулам приведенным в таблице зна  коэффициент усилени  и посто нную времени Т (либо Т и T,j ) задананой передаточной функции. На закон изменени  входной X никаких ограничений нет. Шаг последовательного, преобразовани  входной величины X в выходную Y выбираетс  из заданной ,.,, точности. и . условий, определ емых-, в

делом задачей моделировани  или уп равлени .

Дл  двоичных переменных соотно .LieHH (I.) можно записать в виде

4 . .. . ВХ- - .-ЮХ- Л : {2)

j-:i J 1 0, sl|ii

где Yj,, - двоична  переменна  J-ro

разр да величины i { i X.gii Xj,,t- двоичные переменные j-x

разр дов величин и . Xi соответственно; , п - -количество разр дов пред , ставлени  двоичных переменных в вычислителе. Интегро-дифференциальный вычислитель работает следующим образом.

.В исходном состо нии триггеры 10-12 наход тс  в нулевом состо нии. Сигнал инверсного выхода триггера 1-0. совместно с сигналом инверсного выхода триггера 12 поддерживает элемент 18 в открытом состо нии:

Элемент 17 И закрыт сигналом пр мого выхода триггера 10, а элемент 19 И закрыт сигиалом пр мого выхода триггера 11.

Элементы 21 И,24 И и 25 И открыты сигналами с инверсного выхода три гера 12, сигналы пр мого выхода которого поддерживают в закрытом состо нии элементы.20 И и 23 И. Элементы 22 VL и 25 И по вторым входам закрыты сигналами с четвертого и п того выходов блока 9 синхронизации соответственно .

В регистр 1 из (п-1) - н разр дов который дополн етс  элементов 16 задержки до п разр дов, записываетс  двоичный код начальных условий

YO . .Если, YO отрицательна  величина то в. регистр 1 записываетс  дополни .тельинй код YQ.

В регистре 2, емкостью Зп разр дов , хран тс  последовательным способом три п разр дных посто нных коэффициента А, В и С, которые предварительно вычислены в таблице дл  данного вида интегро-дифференци-. -шьного преобразовани .

в старшие п разр дов регистра 3, емкостью 2п разр дов, записываютс  двоичные коды начальных условий Х, а младшие.п разр дов регистра 3 очищены.

Регистр 4 содержит п-1 разр д и в исходном состо нии очищен.

Как видно из таблицы знаки коэффициентов А и С всегда положительны дл  этих передаточных функций, знак коэффициента в записываетс  в триггер 33 блока 8 знака.

Знак начального услови  YO записываетс  в триггер 34 блока 8 знака и в последний (старший) разр д .регистра 1 .

Знак начального услови  X записываетс  в первый разр д регистра 31 сдвига блока 8.

После пуска интегрр-дифференциального вычислени  генератор 37 блока 9-синхронизации Начинает вырабатывать тактовые сигналы с частотой f, которые с помощью делител  38 частоты , имеющего коэффициент делени  равный л , преобразуютс  в сннхро- низирующие импульсы п-ных разр дов, действующих с частотой f/n на первом выходе- 43 блока 9 синхронизации, на четвертом выходе 45 которого с помощью элемента 39 задержки вырабатываютс  синхронизирующие импульсы первых разр дов, действующие также с частотой f/п.

Счетчик 40 имеет коэффициент пересчета К-3 и осуществл ет деление частоты входных импульсов в три раза . Таким образом, на выходе переполнени  счетчика 40 действуют синхронизирующие импульсы с частотой f/3n , которые поступают на .п тый выход 46 блока 9 синхронизации, и на вход делител  41. Дешифратор 4 2 из выходных сигналов триггеров счетчика 40 выдел ет три выходные последовательности сигналов сдвинутых друг относительно друга на длительность n/f и действующих с частотой f/3n. Выходные сигналы дешифратора 42 управл ют работой коммутатора 32 блока 8 знака.

Делитель 41 имеет коэффициент делени  равный п , На выходе делител  41 вырабатываютс  импульсы, период которых равен .

Эти импульсы, поступа  на второй выход 44 блока 9 синхронизации определ ют врем  одного цикла вычислений .

На вход 26 иНтегро-дифференциального вычислител  поступает двоичный сигнал, соответствующий знаку входной величины Х;, а на вход 27 последовательно , начина  с младших разр дов , подаетс  двоичный код абсолютной величины Xj ..

Первый импульс на втором выходе 44 блока 9 синхронизации установит триггер 12 в единичное состо ние и поступив на ширину сдвига регистра 31 блока 8, сдвинет знак начального услови  Хр во второй разр д, а в первый разр д регистра сдвига 31 запишет знак входной величины Х на первом цикле вычислений.

Переход триггера 12 в единичное состо ние обеспечивает блокировку элемента 18 И, 21 И, 24 И, 25 И сигналом с инверсного вЕлхода и отпирание элементов 20 И и 23 И сигналом

с пр мого выхода.

Двоичный абсолютной величины входа Х. на первом цикле вычислений поступает последовательным способом, начина  с младших разр дов, с входной шины 27 через элементы 23 И. и , 15 ИЛИ на вход регистра.3, в котором в это врем  двоичный код начальных условий Хд сдвигаетс  из п старших р азр дов в п младших разр дов. Таким образом, и группе п -старших разр дов регистра 3 записываетс  двоичный

код Х, а в группе п младших разр дов двоичный код Хр.

В это врем  двоичный код начальных условий YO с выхода регистра 1 через элемент 16 задержки поступа5 ет на первый вход блока 7, на второй вход которого поступает с выхода триггера 34 через коммутатор 32 блока 8 двоичный код знака YQ .

Если знак VQ положительный, то

0 блок 7 пропускает двоичный код величины YQ без изменени , а в случае . отрицательного знака YQ преобразует код величины У в дополнительный код. Так как в исходном состо нии начальные услови  YQ записываютс  в регистр 1 с учетом знака в дополнительном коде, то На выходе блока 7 образуетс  пр мой код абсолютной величины lYpi независимо от знака.

.. Пр мой код абсолютной величины 1Уд| с выхода блока 7 поступает последовательным способом, начина  с младших разр дов, через элемент 20 И и 14 ИЛИ на первый вход элемента

. 22 И и вход регистра 4.

На второй вход элемента 22 И с четвертого блока 9 синхронизации поступает синхронизирующий импульс первого разр да,

0 ЕСЛИ в первом разр де абсолютной величины YP записан нулевой код, то элемент 22 И останет.с  закрытым и триггер 11 не изменит своего нулевого состо ни .

ij Если в первом разр де абсолютной величины YO записан единичный код, то элемент 22 И сработает и установит триггер 11 в единичное состо ние , что приведет к отпиранию элеQ мента 19 И сигналом пр мого выхода триггера 11.

Двоичный код коэффициента А считываетс  с выхода регистра 2 последовательным способом, начина  с мла дших разр дов и через элемент 19 И

5 поступает на первый вход блока б дополнительного кода, на второй вход которого поступает в это врем  знак YO с выхода блока 8-.

Если знак YO положительный, то

0 блок -б пропускает двоичный код коэффициента А без изменени  на первый вход сумматора- 5.

Если знак YP отрицательный, то блок б преобразует код коэффициента

5 А в дополнительный код.

Поскольку в это врем  триггер 10 находитс  в нулевом состо нии, а триггер 12 - в единичном, то элементы 17 И и 18 И закрыты сигналом пр мого выхода триггера 10 и сигна-лом инверсного выхода триггера 12 соответственно. В результате на втором входе сумматора 5 действует нулвой код с выхода элемента 13 ИЛИ.

Пр мой или дополнительный код коэффициента А с выхода блока 6 записываетс  через сумматор 5 в. регистр 1, после чего синхронизирующий сигнал п-го разр да с первого выхода блока 9 синхронизации сбросит триггеры 11 и 12 в нулевое состо ние.

Переход триггера 12 в нулевое состо ние обеспечивает с помощью элемента 20- И отключение выхода блока 7 от входной цепи регистра 4 и отключение с помощью элемента 23И входной шины 27 от входной цепи регистра -3.

Отпирание элементов 21 И и 24 И сигналом инверсного выхода триггера 12 обеспечивает подключение выхода регистра 3 к входу регистра 4, выхо которого подключаетс  к входу регистра 3.

В результате регистры 3 и 4 объедин ютс  в один регистр общей емкостью в Зп - 1 двоичный разр дов. Причем, в момент объединени  с выхода регистра 3 считываетс  первый разр д кода Хд , а с выхода регистра 4 - второй разр д кода YO .

Первый (младший) разр д кода Xg с выхода регистра 3 поступает через элементы 21 И и ,14 ИЛИ на первый вход элемента 22 И и на вход регистра 4.

Если в первом разр де величины Хр записан единичный код, то элемент 22 и срабатывает и установит триггер 11 в едииничное состо ние, который сигналом пр мого выхода открывает элемент 19 И.

В это врем  с выхода регистра 2 считываетс  последовательным способом , начина  с младших разр дов, двоичный код коэффициента в, который поступает через блок б впр мом или дополнительном коде в зависи7 мости от знака произведени  в Хд на первый вход сумматора 5. Знак произведени  в XQ формируетс  элементом несовпаден1й  35 и через коммутатЬр 32- блока 8 подаетс  на второй вход блока 6.

На первый вход сумматора 5 в это врем  поступает с выхода регистра 1 через элемент. 16 задержки, элемент 18 И и элемент 13 ИЛИ коэффициент А, ранее записанный в регистр 1. Элемент 18 И открыт, так как триггеры 10 и 12 наход тс  в нулевом состо нии .

CyNMaTop 5 произведет суммирование коэффициентов А и В последовательным способом. Безультат суммировани  с выхода сумматора 5 записываетс  в регистр 1.

После сложени  коэффициентов А и В g выхода регистра 2 считываетс  2 коэффициент С, в это врем с выхода регистра 3 поступает двоичный код величины Х, начина  с младшего разр да . Первый разр д кода выхода регистра 3 через элементы 21 И и 14

ИЛИ поступает на первый вход элемен0

та. 22 И и вход регистра 4.

Если в первом.разр де величины Хзаписан единичный код, то элемент 22 Д срабатывает и установит триггер 11 в единичное состо ние.

5 Коэффициент С с выхода регистра 2 через элемент 19 И, открытый пр мым выходом триггера 11, и блок б поступает в пр мом или дополнительном коде в зависимости от знака

0 величины X, на первый вход сум-. матора 5. Код знака величины Х . считываетс  с первого разр да регистра 31 и с помощью коммутатора 32 блока 8 знака подключаетс  к второ5 входу блока б.

Таким образом, на первый вход сумматора 5 поступает или дополнительный код коэффициента С, а на его второй вход считываетс  с

„ выхода регистра 1 через элемент 16

задержки, элемент 18 И и элемент 13 ИЛИ двоичный код предыдущей суммы коэффициентов А и В.

Сумматор 5 выполн ет сложение двоичных кодов коэффициентов С, А+В

5 и результат сложени  записываетс  в регистр 1.

После этого.на п том выходе 46 блока 9 синхронизации вырабатываетс  импульс, который пройдет через

0 элемент 25 И, открытый сигналом инверсного выхода Триггера 12, на пр мой вход триггера 10 и установит его в единичное состо ние.

Переход триггера 10 в единичное

5 состо ние приводит к подключению выхода регистра 1 с помощью элемента 17 И, открытого сигналом пр мого выхода триггера 10, и элемента 13 ИЛИ, к второму входу сумматора 5. При

0 этом, элемент 18 И закрыт сигналом инверсного выхода триггера 10, обеспечива  стираниес младшего, разр да суммы коэффициентов.

Подключение выхода регистра 1 к второму входу сумматора приводит к

5 сдвигу информации в регистре 1 на один разр д в сторону младших разр дов по отношению к синхронизирующим импульсам четвертого выхода 45 блока 9 синхронизации. В результате

0 сдвига информаци  fi регистре 1, который содержит п - 1 разр д, с синхронизирующим импульсом первого разр да на четвертом выходе 45 блока 9 синхронизации совпадает второй разр д

5 суммы коэффициентов, записанной в регистре 1. В случае сдвига на один разр д в регистре 1 дополнительного кода, накопленной суммы коэффициентов , знаковый разр д сдвигаетс  в разр д по правилу сдвига дополпительного кода и перезаписываетс  с выхода регистра 1 через элемент 16 задержки, элементы 18 И и 13 ИЛИ сумматор 5 на вход регистра 1 по ме ту -п-го разр да. Триггер 10 в это врем  устанавливаетс  в нулевое состо ние сигналом первого выхода 43 блока 9 синхронизации, обеспечива  восстановление в п-ом разр де единичного кода знака. В регистре 2, который содер) Зп разр дов , сдвиг информации относительно синхронизирующих импульсов блока 9 синхронизации отсутствует.

Таким образом, сдвиг информации, в регистре 1на один разр д обеспечивает умножение на два.суммы коэффициентов . Сдвиг информации на один разр д.в регистре, состо щем и регистров 3 и 4, обеспечивает.совпадение с первыми разр дами коэффициентов А, в и С следующих вторых разр дов соответствующих величин YO / X Q и X .J.

Второй разр д .величины Y считываетс  с выхода )егистра 3 и через элементы 21 И и 14 ИЛИ поступает на первый вход элемента 22 И, на вт рой вход которого с четвертого выхода блока 9 синхронизации поступает синхронизирующий импульс первого разр да коэффициентов А, В и С.

Если во втором разр де величины YP записан единичный код, то элемент 22 И срабатывает, устанавлива  триггер 11 в единичное со.сто ние. . Элемент 19 И открываетс  сигналом пр мого выхода триггера 11, Двоичны код коэффициента А с выхода регистра 2-через элемент 19.И поступает на первый вход блока б дополнительного кода, на второй вход которого с выхода.блока. 8 подаетс  сигнал знака величины YQ

Пр мой или дополнительный код коэффициента А с выхода блока б подаетс  на первый вход сумматора 5, на второй вход которого через элементы 13 ИЛИ и 18 И, открытый сигналом пр мого выхода триггера 10, с выхода регистра 1 поступает, начина  с второго разр да, накопленна  в результате предьщущих вычислений сумма коэффициентов А, В и С

Сумматор 5 выполн ет суммирование , а результат записываетс  в регистр 1, после чего триггер 10 сб.расываетсЯ в нулевое состо ние синхрЬнизирующим сигналом первого выхода 43 блока 9 синхронизации. Переход триггера 10 в нулевое состо ние обеспечивает дополнение , регистра 1, имеющего п-1 разр д, до п - разр дов с помощью элемента 16 задержки-И .элемента 18 JI открытого сигналом инверсного выхода триггера 10. Элемент 17 И закрываетс  сигналом пр мого выхода триггера 10, обеспечива  отклюс чение выхода регистра 1 от второго входа сумматора 5-.

Дополнение регистра 1 до п разр  дов обеспечивает отсутствие сдвига информации в регистре 1 до следующего синхронизирующего .импульса на п том выходе46 блока 9 синхронизации , который сформируетс  Спуст  врем  3n/f. За это врем  сумматор выполнит сложение произведений , коэффициентов А, В и С на соответствующие двоичные переменные вторых разр дов величины Y Q / X р Х.

После генерации: импульса на п том выходе 46 блока 9 синхронизации произойдет сдвиг информации на один разр д в регистре 1 и регистре, образованном регистрами 3 и 4, также, как ранее описано.

Сумматор 5 осуществит сложение . произведений коэффициентов А, В и С на соответствующие двоичные переменные третьих разр.чдов величин Y , .д, до тех пор, пока на втором выходе 44 блока 9 синхронизации не вырабатываетс  выходной импульс, который сформируетс  спуст  интервал времени после пуска устройства .

За это врем  в регистре 1, дополненном элементом 16 задержки до п разр дов, накапливаютс  старшие п разр дов выходной величины Y согласно соотношению (2) , которые будут служить начальными услови ми

0 дл  следующего цикла вычислений.

В регистре, образованном объединением регистра 3 и 4 за врем  3n5f произойдет сдвиг информации на п-разр дов, в результате которого

к двоичный код в-еличины Х сдвинетс  на место двоичного кода начальных условий XQ.

Таким образом, вместо начального услови -Yg в регистре 1 образовал-с  двоичный код .нового значени 

выходной величины V ... В группе п младшик разр дов регистра 3 сдвигом вместо начального услови  XQ получен двоичный код входной величины первом цикле вычислений. ТриГ-геры 10, 11 и 12 наход тс  в нулевом состо нии. Один цикл вычислений завершилс  и устройство вернулось в исходное состо ние, но с новыми значени ми начальных условий, в процессе вычислений .интегро-диффе ёнциальный вычислитель 6yjieT работать аналогичным образом.

Claims (2)

1.Вычислительна  техника. Справочник под ред.. Г ..Д. Хасин и

Г.А. Корна, т. 1, М-Л,, Энерги , 1964, с. 63-71.

2.Неслуховский К.С. Цифровые диференциальные анализаторы. М., Машиностроение , 1968, с. 84, рис. 15

Дпрототип).

Фг/2./

, .

.