SU1108445A2 - Интегро-дифференциальный вычислитель - Google Patents

Abstract

ИНТЕГРО-ДИФФЕРЕНЦИАЛЬНЫЙ ВЫЧИСЛИТЕЛЬ по авт.ев, № 955051, отличающийс  тем, что, с целью расширени  функциональных возможностей за счет вычислени  интегро-дифференциальных преобразований п-го пор дка, в него введены дев тый регистр сдвига, второй сумматор , третий формирователь дополнительного кода, п - разр дный распределитель импульсов, второй триггер, перва , втора  и треть  группы элементов И, третий, четвертый, п тый и шестой элементы И и элемент ИЛИ, причем четвертый выход блока синхро низации соединен с входом м -разр дного распределител  импульсов, первые входы 1-х (,п) элементов И первой, второй и третьей групп соединены соответственно с выходом -го разр да распределител  импульсов, вторые входы элементов И первой и второй групп соединены соответственно с выходом второго формировател  дополнительного кода и вторым выходом блока формировани  знака, выход элемента ИЛИ соединен с первым входом третьего элемента И, второй вход которого соединен с выходом элемента задержки, выход третьего элемента И соединен с первым входом второго сумматора, второй вход которого соединен с выходом дев того регистра сдвига и с информационным входом третьего формировател  дополнительного кода, выход второго сумматора соединен с информационным входом дев того регистра сдвига и с первым входом четвертого элемента И, выход которого соединен с входом установки в 1 второго триггера, третий выход блока синхронизации соединен с вторым входом четвертого элемента И и с входом установки в О второго триггера , пр мой выходjкоторого соединен с первым входом п того элемента И и с управл ющим входом третьего формировател  дополнительного кода, выход . которого соединен с первым входом шестого элемента И, дев тый выход блока синхронизации соединен с вторыми входами п того и шестого элементов И, выходы которых  вл ютс  соответственно выходами общего знака и общего 00 преобразовани  вычислител , выходы частного преобразовани  с первого по 4; DI п-й пор док вычислител  и выходы знака частных преобразований вычислител  соединены соответственно с выходами элементов И первой и второй групп, вход синхронизации дев того регистра сдвига соединен с дес тым выходом блока синхронизации, одиннадцатый выход которого соедийен с входом управлени  дев того регистра сдвига, двенадцатый выход блока синхронизации соединен с входом сброса второго сумматора и третьего формировател  дополнительного кода, входы элемен

Description

тов и третьей группы соединены с входами задани  пор д15 а преобразовани 

вычислител ,а их вькоды,подключены к входам элемента ИЛИ,

I

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  моделировани  и управлени  динамическими объектами в различных отрасл х промышленности.

По основному авт.св. № 955051 известен интегро-дифференциальный вычислитель , содержащий первый регистр сдвига, информационный вход которого соединен с выходом сумматора и с первым входом блока формировани  знака второй вход которого соединен с входом знака входной информации вычислител , треть  группа входов - с первой группой входов блока синхронизации , первый выход блока формировани  знака соединен с первым входом первого формировател  дополнительного кода, а второй выход соединен с первым входом второго формировател  дополнительного кода, второй вход которого подключен к первому входу первого коммутатора и к выходу элеме та задержки, вход которого соединен с выходом первого регистра сдвига и с вторым входом первого коммутатора, выход которого подключен к первому входу второго коммутатора, выход которого подключен к первому входу сумматора, второй вход которого соеди нен с выходом первого формировател  дополнительного кода, второй вход которого подключен к выходу первого злемента И, первый вход которого соединен с первым выходом триггера, первьй вход которого подключен к выходу

второго злемента И, первый вход котО| рого соединен с вторым выходом блока

синхронизации, третий выход которого подключен к второму входу триггера, а второй вход второго элемента И соединен с выходом третьего коммутатора и с информационным входом второго регистра сдвига, третий регистр сдвига и четвертый коммутатор, первый вход которого соединен с входом абсолютной величины вычислител , а выход - с информационным входом четвертого регистра сдвига, п тый.

шестой, седьмой и восьмой регистры сдвига и п тьй, шестой, седьмой, восьмой, дев тый, дес тый, одиннадцатый и двенадцатый коммутаторы, причем первый вход п того коммутатора соединен с выходом второго формиро- вател  дополнительного кода и с первым входом шестого коммутатора, второй вход - с четвертым выходом блока синхронизации, с вторым входом второго коммутатора, с первым входом седьмого коммутатора, третий вход с выходом п того регистра сдвига, с первым входом восьмого коммутатора

и с первым входом дев того коммутатора , а выход - с первым входом дес того коммутатора, второй вход которого подключен к п тому выходу блока синхронизации и к второму входу дев того коммутатора, третий вход которого соединен с третьим входом дес тоного коммутатора и с выходом шестого регистра сдвига, информационный вход которого подключен к выходу дес того коммутатора, выход дев того коммутатора соединен с информационным входом п того регистра сдвига, шестой выход блока синхронизации подключен к первому входу одиннадцатого коммутатора и к первому входу двенад-. цатого коммутатора, второй вход которого соединен с вторым входом одиннадцатого коммутатора и с выходом седьмого регистра сдига, информационный вход которого подключен к второ- му входу первого элемента Ник выоду одиннадцатого коммутатора, третий вход которого соединен с третьим входом двенадцатого коммутатора и

с вьпсодом восьмого регистра сдвига, инфо|рмационный вход которого подключен к выходу двенадцатого коммутатора , седьмой выход блока синхронизации соединен с третьим входом первого коммутатора, восьмой выход блока синхронизации соединен с первым вхоом третьего коммутатора, второй вход которого подключен к выходу третьего регистра сдвига, информационный вход которого соединен с выходом седьмого коммутатора, второй вход которого подключен к выходу второго регистра сдвига, а третий вход - к выходу шестого коммутатора, второй вход которого соединен с входом абсолютной величины вычислител , а третий вход - с дев тым выходом блока синхронизации и с вторыми входами четвертого и восьмого коммутаторов, третьи входы которых подключены к выходу четвертого регистра сдвига, выход восьмого коммутатора соединен с третьим входом третьего коммутатора 1 3.

Недостатками известного интегродифференциального вычислител   вл ютсГ  ограниченные функциональные возможности , которые не позвол ют формировать сложные интегро-дифференциальные преобразовани , составленные из интегро-дифференциальных преобразований с первого по п-и пор док.

Цель изобретени  - расширение функциональных возможностей за счет вы1

числени  интегро-дифференциальных преобразований п-го пор дка.

Указанна  цель достигаетс  тем, что в интегро-дифференциальный вычислитель введены дев тый регистр сдвига , второй сумматор, третий формирователь дополнительного кода, п -разр дный распределитель импульсов, второй триггер, перва , втора  и треть  группы элементов И, третий, четвертый , п тый и шестой злементы И и элемент ИЛИ, причем четвертый выход блока синхронизации соединен с входом П-разр дного распределител  импульсов, первые входы i-х ( i 1, п ) элемент тов И первой, второй и третьей групп соединены соответственно с выходом i-ro разр да распределител  импульсов, вторые входы элементов И первой и второй групп соединены соответственно с выходом второго формировател  дополнительного кода и вторым выходом блока формировани  знака, выход элемента ИЛИ соединен с первым входом третьего элемента И, второй вход которого соединен с выходом элемента задержки, выход третьего элемента И соединен с первым входом второго сумматора, второй вход которого Соединен с выходом дев тогорегистра сдвига и с информационным входом третьего формировател  дополнительного кода, выход второго сумматора соединен с информацион-. ным входом дев того регистра сдвига и с первым входом четвертого элемента И, выход которого соединен с входом установки в 1 ВТОРОГО триггера , третий выход блока синхронизации соединен с вторым входом четвертого элемента И и с входом установки в О второго триггера, пр мой выход которо го соединен с первым входом п того элемента И и с управл ющим .входом

третьего формировател  дополнительно го кода, выход которого соединен с

первым входом шестого элемента И, дев тьга выход блока синхронизации соединен с вторыми входами п того и шестого элементов И, выходы которых  вл ютс  соответственно выходами общего знака и общего преобразовани  вы- числител , выходы частного преобразовани  с первого по h -и пор док вычислител  и выходы знака частных преобразований вычислител  соединены соответственно с выходами элементов И первой и второй групп, вход синхронизации дев того регистра сдвига соединен 1 с дес тым выходом блока синхронизации, одиннадцатый вьгход которого соединен с входом управлени  деп того регистра сдвига, двенадцатый выход блока синхронизации соединен с входом сброса второго сумматора и третьего формировател  дополнительного кода, входы элементов И третьей группы соединены с входами задани  пор дка преобразовани  вычислител , а их выходы подключень к входам элемента ИЛИ.

На фиг. 1 изображена структурна  схема интегро-дифференциального вычислител  j на фиг. 2 .- структурные схемы блока формировани  знака и блока синхронизации.

Интегро-дифференциальный вычислитель содержит регистры 1-8 сдвига, сумматор 9, формирователи 10 и 11 дополнительного кода, блок 12 формировани  знака, блок 13 синхронизации , 5 -триггер 14, элемент 15 задержки , элементы И 16 и 17, коммутаторы 18-29, регистр 30 сдвига, сумматор 31, формирователь 32 дополнительного кода, 5-триггер 33, группы элементов И 34 и 35, элементы И 36-39 элемент ИЛИ 40, группу элементов И 41, п -разр дный распределитель 42 импульсов, вход 43 знака входной информации вычислител , вход 44 абсолютной величины вычислител , выход

45общего знака вычислител , выход

46общего преобразовани  вычислител , группу выходов 47 частного преобразовани  вычислител  и группу выходов 48 знака частных преобразований вычислител .

Выход регистра 1 сдвига соединен с входом элемента 15 задержки и с вторым входом коммутатора 19, выход и первый вход которого соединены соответственно с первым входом коммутатора 18 и с выходом элемента 15 за,цержки.

Выход регистра 2 сдвига соединен с вторым входом коммутатора 21, выход которого соединен с информационным входом регистра 3 сдвига, информационный вход регистра 2 сдвига соединен с вторым входом элемента И 17 и с выходом коммутатора 20, второй вход которого подключен к выходу регистра 3 сдвига. Информационный вход регистра 4 сдвига подключен к выходу коммутатора 29, второй и третий входы которого соединены соответственно с выходом регистра 4 сдвига и с выхо дом регистра 8 сдвига. Выход регистра 5 сдвига подключен к третьему входу коммутатора 26, выход которого соединен с информационным входом регистра 6 сдвига. Информационный вход регистра 7 сдвига подключей к выходу коммутатора 24, первьй и третий входы которого соединены соответственно с входом 44 абсолютной величины вычислител  и с выходом регистра 7 сдвига. Информационный вход регистра 8 сдвига подключен к выходу коммутатора 28, второй и третий входы которого соединены соответственно с выходом регистра 4 сдвига и с выходом регистра 8 сдвига. Информационньй вход регистра 1 сдвига подключен к вьпсоду сумматора 9, первый и второй входы которого сое динены соответственно с выходом комму татора 18 и с выходом формировател  10 дополнительного кода, первый и вто рой входы которого подключены соответственно к выходу элемента И 16 и к первому выходу блока 12 формировани  знака, треть  группа входов которого соединена с первой группой выходов блока 13 синхронизации.

Второй и первый входы формировател  1 1 дополнительного кода соединены соответственно с выходом элемента 15 задержки и с вторым выходом блока 12 формировани  знака, второй и первый входы которого подключены соответственно к входу 43 знака входной информации вычислител  и к выходу сумматора 9.

Выход формировател  11 дополнительного кода соединен с первыми входами коммутаторов 22 и 23.

Блок 13 синхронизации соединен. седьмым входом с третьим входом коммутатора 19,восьмым выходом - с первым входом коммутатора 20,четвертым выходом - с вторыми входами коммутаторов 18 и 23 и с первым входом коммутатора 21, вторым выходом - с первым входом элемента И 17, выход которого подключен к первому входу триггера 14. Второй

мента ИЛИ 40. Первые входы первого п-го элементов групп элементов И 34 и 35 соединены соответственно с выходами первого h -го разр дов распределител  42 импульсов. Вторые входы групп 34 и 35 элементов И соединены соответственно с выходом формировател  11 дополнительного ковход и пр мой выход триггера 14 соединены соответственно с третьим выходом блока 13 синхронизации и с первым входом элемента И 16, второй вход которого подключен к выходу коммутатора 29. Выход коммутатора 23 подключен KI первому входу коммутатора 25, выход и третий вход которого соединены соответственно с информационным входом и выходом регистра 5 сдвига. Выход регистра 6 сдвига подключен к третьему входу коммутатора 23, к первому входу коммутатора 26 и к первому входу коммутатора 27, выход и третий входы которого соединены соответственно с третьим входом коммутатора 20 и с выходом регистра 7 сдвига. Третий вход коммутатора 21 подключен к выходу коммутатора 22, второй вход которого соединен с входом 44 абсолютной величины вычислител . Дев тый выход блока 13 синхронизации подключен к вторым входам коммутаторов 24 и 27 и к третьему входу коммутатора 22. П тый выход блока 13 синхронизации соединен с вторыми входами коммутаторов 25 и 26. Шестой выход блока 13 синхронизации соединен с первыми входами коммутаторов 28 и 29. Четвертый выход блока 13 синхронизации соединен с входом h -разр дного распределител  42 импульсов, выходы которого соединены через группу элементов И 41 и с входами эледа и вторым вькодом блока 12 формировани  знака. Выход элемента ИЛИ 4 соединен с первым входом элемента И 36, второй вход которого соединен с выходом элемента 15 задержки. Выход элемента И 36 соединен с первым входом сумматора 31, второй вход которого соединен с выходом регистра 30 сдвига и первым входом формировател  32 дополнительного кода. Выход сумматора 31 соединен с информационным входом регистра 30 сдвига и первым входом элемента И 37, выход которого соединен с первым входом триггера 33. Третий выход блока 13 синхронизации соединен с вторыми входами элемента И 37 и триггера 33 пр мой выход которого соединен с первым входом элемента И 38 и с вторым входом формировател  32 дополнительного кода, выход которого соединен с первым входом элемента И 39. Дев тый выход блока 13 синхронизации соединен с вторыми входами элементов И 38 и 39, выходы которых  вл ютс  соответственно выходами общего знака 45 и преобразовани  вычислител  46, выходы 47 частного преобразовани  с первого по п -и пор док и выходы 48 знака частных преобразоваНИИ которого соединены соответственно с выходами групп элементов И 34 и 35. Входы синхронизации регистров 1-8 и 30 сдвига соединены с входом синхронизации элемента 15 задержки и с дес тым выходом блока 13 синхронизации , одиннадцатый выход которого соединен с входами управлени  регист ров 1, .4, 5, 7, 8 и 30 сдвига. Двенадцатый выход блока 13 синхронизации соединен с входами сброса сумматоров 9 и 31 формирователей 10, 11 и 32 дополнительного кода. Блок 12 формировани  знака (фиг.2 содержит три регистра 49-51 сдвига, три коммутатора 52-54, распределител 55 импульсов, элемент ИСКПЮЧАЩЕЕ ИЛИ 56, входы 43 и 57, выходы 58 и 5 Блок 13 синхронизации содержит генератор 60 тактовых сигналов, распределитель 61 импульсов, элемент 62 задержки, счетчик 63, делитель 64 частоты, S-триггер 65, дешифратор 66, генератор 67 одиночных импульсов коммутатор 68 и выходы 69-79. Вход 43 знака входной информации вычислител  подключен к информацион ному входу двухразр дного регистра 49 сдвига, шина сдвига которого coe-f динена с выходом делител  64 частоты . Информационный вход регистра 50 сдвига, содержащего п + 1 разр д, соединен с шиной 57 с выходом сумматора 9. Выход регистра 51 сдвига емкостью в п разр дов соединен со своим информационным входом и с первым входом элемента 56 ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к вы- .ходу коммутлтора 52, Выходы первых разр дов регистров 49 и 50 сдвига соединены с первым и вторым входами коммутаторов 53 соответственно. Выходы второго разр да регистра 49 сдвига и h + 1-го разр да регистра 50 сдвига соединены с первым и вторым входами коммутатора 52 соответственно . Первый, второй и третий входы коммутатора 54 соединены соответственно с выходом коммутатора 53, с выходом п-го разр да регистра 50 сдвига и с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 56. Вход распределител  55 импульсов соединен с выходом элемента 62 задержки . Три управл ющих входа KOMhfyTaTOра 54 соединены с соответствующими трем  выходами распределител  55 импульсов . Выход коммутатора 54 подключен к вы: одной шине 58, котора   вл етс  первым выходом блока 12 формировани  знака. Выход первого разр да регистра 50 сдвига соединен с выходной шиной 59, котора   вл етс  вторым выходом бло- ка 12 формировани  знака. Входы упавлени  вводом информации регистров 49-51 сдвига соединены с выходом генератора 67 одиночных импульсов. Выход генератора 60 тактовых сигалов блока 13 синхронизации подклюен к шине 77 и к входу п -разр дно го распределител  61 импульсов, выод h -го разр да которого соединен входом элемента 62 задержки, с ервым входом триггера 65 и с выход ой шиной 70. Выход первого разр да аспределител  61 импульсов соединен с шиной 69. Выход элемента 62 задержки соеди ен с входом счетчика 63 и с выходной шиной 79. Выход переполнени  четчика 63, имеющего коэффициент пеерасчета Зи, соединен с входом деител  64 частоты и с шинами однига регистров 50 и 51 сдвига блока 12 формировани  3Haka. Выход делител  6А частоты, имеющего коэффициент делени  h , соединен с вторым входом триггера 65, пр мой выход которого подключен к выходной шине 76 и к третьим входам коммутаторов 52 и 53 блока 12 формировани  знака. Выходы триггеров счетчика 63 подключены к входам дешифратора 66, выходы которого соединены с выходными шинами 71-75.блока 13 синхронизации. Выход делител  64 частоты соединен с тактовым входом генератора 67 одиночных импульсов, выход которого сое динен с шиной 78, а вход запуска через коммутатор 68 - с нулевой шиной вычислител . Выходные шины 69-79  вл ютс  вторым - двенадцатым выходами блока 13 синхронизации соответственно. Интегро-дифференциальный вычислитель реализует в цифровой форме пере даточную функцию h -и степени вида W(P) n Wp{P) , (1) гдеШ(Р) - передаточна  функци  г звена интегро-дифференциального преобразовани  реализуемого из п звеньев . Каждое Р-е звено с интегро-дифференциальным преобразйванием IVg(P) интегро-дифференциальный вычислитель реализует согласно рекуррентному соотношению ;,-.., ( где V. -и Yj. значени  выходной величины дл  t-ro звена интегро-дифференциального преобразовани  на .1 -м и ( - 1)-м шагах вычислений соответственно i значени  входной величины дл  6-го звена интегро-дифференциального преобразовани  на 1 -м и ( 1 1)-м шагах вычислений соответственно посто нные коэффицив в и Со енты , от значени  которых зависит вид интегрот-дифференциаЛьного преобразовани  Wj(P) согласно таблице. Заданное интегро-дифференциапьное преобразование высокого пор дка представл етс  согласно выражению (1) в виде произведени  Г) элементарных интегро-дифференциальных звеньев We(Р), дп  каждого из которых производ т предварительный расчет посто нных коэффициентов А, В«, Cj по формулам табл. 1, где К - коэффициент усилени , Т, Т, Tj - посто нные времениj - шаг последовательного преобразовани  входной величины в выходную, который выбираетс  из услови  заданной точности. Все звень  интегро-дифференциапьного преобразовани  на каждом шаге вычислений обрабатываютс  последовательно с первого до последнего. Входной величиной дл  каждого звена интегро-дифференциального преобразовани , кроме первого,  вл етс  выходна  величина предьщущего звена, т.е «., У Y г,- е-1и-1 V Jj Интегро-дифференциальньй вычислитель оперирует с двоичными переменными , дл  которых соотношение (2) принимает вид У.:Е2(/1А..6Л (Л.Х rp.H.... ь где Y, -двоична  переменна  2,i-i,j j-ro разр да величины Хр . . . и X. .:. -двоичные переменные t.-j ,ij J-X разр дов величин Х . i соответственно; h - количество звеньев (вида WX) согласно таблице/, вход щих в интегро-дифференциальное преобразование, равное количеству разр дов представлени  двоичных переменных. Интегро-дифференциальный вычислитель дополнительно формирует на каждом шаге вычислений выходную величину сложного интегро-дифференциального преобразовани  согласно выражению z. (л„ . (5) где Z - значени  выходной величины сложного интегро-дифференциального преобразовани  на 1 -м шаге, . - значени  выходной величины дл  -го звена интегро-дифференциалъного преобразовани  i-го пор дка на t-м шаге; бр - заданна  переключательна  переменна , котора  принимает значение О либо 1. Начальна  установка регистров 1, 4, 5, 7, 8 и 30 сдвига осуществл етс  либо от цифровой вычислительной машины, либо от устройств автоматического ввода информации по одиночному импульсу, вырабатываемому на. одиннадцатом выходе блока 13 синхронизации . Начальна  ус тановка регистров 2, 3 и 6 выполн етс  путем ввода информации через коммутаторы 20, 21 и 26 от регистров 7, 1 и 5 сдвига соответственно. Начальное расположение информации в регистрах 1-8 сдвига соответствует расположению информации в конце некоторого ( i - 1)-го шага вычислений. Если двоичные коды коэффициентов AJ, Вр и Cj, а также начальные усло ви  входной величины и выходных вели чин всех звеньев интегро-дифференциального преобразовани  посто нны и не могут изменитьс  в процессе использовани  интегро-дифференциального вычислител , то шины ввода информации в соответствующие разр ды регистров 1-8 и 30 сдвига могут быть посто нно соединены с шинами логического нул  или едини.цы вычислител  в зависимости от значени  вводимого кода. Интегро-дифференциальный вычислитель работает циклическим образом, выполн   последовательно интегродифференциальное образование над двоичным кодом входного сигнала согласно выражению (4). В конце ( - 1)-го шага вычислений в регистре 1 сдвига на п. - 1 раз р д, который дополн етс  элементом 15 задержки на такт до ,п -разр дов, содержитс  п-разр дный двоичный код выходной величины , вычисленной на ( 1 - 1)-м шаге. В регистре 8 11 512 сдвига емкостью в 3( п - О слов, каждое из которых содержит п двоичных разр дов, записаны последовательно двоичные коды коэффициентов Aj, Bj, Cj , где f. 1, 2, ..., h - 1 обозначает пор дковый номер звена интегродифференциального преобразовани . В регистре 4 сдвига емкостью в три слова по п разр дов каждое записаны двоичные коды коэффициентов Aj, Вр, Cf, последнего по пор дку п-го звена интегро-дифференциального преобразова и . В регистре 5 сдвига емкостью в И - 1 слово по п разр дов каждое содержатс  двоичные коды абсолютных значений выходных величин звеньев интегро-дифференциального преобразовани  с первого по п- 1, вычисленные на предьцтущем ( - 1)-м шаге вычислений . В регистре 6 сдвига емкостью в одно слово на и разр дов содержитс  выходна  величина последнего h-го звена интегро-дифференциального преобразовани . Регистр 2 сдвига на и - 1 разр д и регистр 3 сдвига на 2п разр дов обеспечивают в процессе вычислений хранение двоичных кодов X .., , Е,1-1 .i Б регистре 7 сдвига на п разр дов хранитс  абсолютное значение входной величины Х интегро-дифференциального вычислител  от предыдущего шага вычислений, знак которой хранитс  в блоке 12 формировани  знака. Каждый шаг вычислений начинаетс  в момент генерации на дев том выходе блока 13 синхронизации управл ющего сигнала длительностью в п тактов, который переключает коммутаторы 22, 24 и 27. Одновременно на восьмом выходе блока 13 синхронизации вырабатываетс  управл ющий сигнал длительностью 2п тактов, действующий на коммутатор 20, а на четвертом выходе блока 13 синхронизации вырабатываетс  управл ющий -сигнал длительностью h тактов, действующий на коммутаторы 18, 21 и 23. На шестом выходе блока 13 синхронизации в это врем  формируетс  управл ющий сигнал длительностью в Зп тактов, который переключает коммутаторы 28 и 29. Вход 44 абсолютной величины вычислител  подключаетс  коммутаторами 2 и 22 к информационному входу реистра 3 сдвига и коммутатором 24 к информационному входу регистра 7 сдвига, выход которого коммутаторами 20 и 27 подключаетс  к информационно му входу регистра 2 сдвига. Двоичньй код абсолютной величины входного сиг нала на 4-м шаге вычислений, поступающий последовательно во в земени, начина  с младших разр дов, по входу 44 абсолютной величины вычислител  записываетс  под действием импуль сов дес того выхода блока 13 синхронизации за п тактов в регистр 3 сдвига, емкость которого составл ет 2tl разр дов. Одновременно с этим двоичный код абсолютной величины входного сигнала на предыдущем (i - 1)-м шаге вычислений, который хранитс  в регистре 7 сдвига, переписываетс  под действием импульсов дес того выхода блока 13 синхронизации с выхода регистра 7 сдвига через коммутаторы 27 и 20 в регистр 2 сдвига, имеющий емкость в п- 1 раз р д. По мере освобождени  старших ра р дов регистра 7 сдвига в них записываетс  через коммутатор 24 двоичный код входного сигнала на i -м шаге, действующий на входе 44 абсолютной величины вычислител . Сигнал, поступающий по входу 43 знака входной информации вычислител , записьгоаетс  в блок 12 формировани  знака. Коммутатор 18 разрывает на ti тактов цепь циркул ции двоичного кода регистра 1 сдвига через сумматор 9. Коммутаторы 23 и 25 подключают выход формировател  11 дополнительного кода к информационному входу регистра 5 сдвига, выход которого подключаетс  коммутатором 26 к информацион ному входу регистра 6 сдвига емкость в п разр дов. Пр мой или дополнительный код выходной величины интегро-дифференциального вычислител  на ( i - 1)-м шаге сдвигаетс  с выхода регистра 1 сдвига через элемент 15 задержки, формирователь 11 дополнительного кода и коммутаторы 23 и 25 в регистр 5 сдвига, с выхода которого в это врем  сдвигаетс  двоичный код абсолю ного значени  выходной величины пер вого звена интегро-дифференциального преобразовани  на ( - 1)-м шаге вычислений. Формирователь 11 дополни тельного кода по сигналам второго выхода блока 12 формировани  знака преобразует дополнительный код регис ра 1 сдвига в пр мой код, пр мой код регистра 1 сдвига пропускает без изменени . Таким образом, в регистр. 5 сдвига записываетс  пр мой код абсолютного значени  выходной величины интегро-дифференциального преобразовани  п -го пор дка. Если с выхода регистра 7 сдвига сдвигаетс  в младшем разр де входной величины на (i - 1)-м шаге единичный сигнал, который через коммутаторы 20 и 27 поступает на второй вход элемента И 17, то сигнал второго выхода блока 13 синхронизации поступает через элемент И 17 на первый вход триггера 14, который переходит из нулевого состо ни  в единичное. В этом случае на пр мом выходе триггера 14 формируетс  сигнал, который открывает элемент И 16. В это врем  с выхода регистра 8 сдвига сдвигаетс , начина  с младших разр дов, двоичный код коэффициента А, который записываетс  через коммутатор 29 в регистр 4 сдвига и через элемент И 16, формирователь 10 дополнительного кода и сумматор 9 в регистр 1 сдвига. Формирователь 10 дополнительного кода управл етс  сигналом первого выхода блока 12 формировани  знака так, что при положительном знаке произведени  AJ Х двоичный код коэффициента А. проходит без изменени , а при отрицательном знаке преобразуетс  в до полнит ел ь-ньй код. Спуст  гг тактов после начала вычислений на i-м шаге на четвертом и дев том выходах блока 13 синхронизации начинают действовать сигналы управлени , которые перевод т коммутаторы 18, 21, 23 и 24,22, 27 соответственно в исходное положение. В этом случае коммутатор 18 подключает выход коммутатора 19 к первому входу сумматора 9, коммутатор 21 подключает выход регистра 2 сдвига к входу регистра 3 сдвига, коммутатор 23 подключает выход регистра 6 сдвига к первому входу коммутатора 25, коммутатор 22 подключает выход формировател  11 дополнительного кода к третьему входу коммутатора 21, коммутатор 24 подключает выход регистра 7 сдвига к его информационному входу, коммутатор 27 подключает выход регистра 6 сдвига к третьему входу коммутатора 20. После этого вькодной сигнал первого звена на ( li - 1)-м шаге сдвигаетс  с выхода регистра 6 сдвига через коммутаторы 27 и 20 в регистр 2 сдвига, с выхода которого через коммутатор 21 в регцстр 3 сдвигаетс  И - 1 разр д двоичного кода входной величины на (i - 1)-м шаге. Если в младшем разр де двоичного кода Y - содержитс  единичный код, то единичный сигнал с выхода регистра 6 сдвига через коммутаторы 27 и 20 поступает на второй элемента И 17, на первом входе которого действует сигнал второго выхода блока 13 синхронизации. В этом случае триггер 14 устанавливает с  в единичное состо ние выходным сигналом элемента И 17. Если в младшем разр де величины ;-т содержит с  нулевой код, то триггер 14 устанавливаетс  в нулевое состо ние налом третьего выхода блока 13 синхр низации. При единичном состо нии триггера 14 сигнал его пр мого выход открывает элемент И 16. Двоичный код коэффициента В сдвигаетс  с выхода регистра 8 сдвига через коммута тор 29 в регистр 4 сдвига, а также через элемент И 16 и формирователь 10 дополнительного кода на второй ,вход сумматора 9, на первый вход которого в это врем  с выхода регистра 1 сдвига через элемент 15 задержки и коммутаторы 18 и 19 сдвигаетс 

двоичный код коэффициента А. Результат суммировани  коэффициентов А, В записываетс  с выхода сумматора 9 с

в регистр 1 сдвига. Формирователь 10 дополнительного кода в это врем  управл етс  сигналом знака произведени  , действующим на первом выходе блока 12 формировани  знака. Спуст  2 h тактов после начала . вычислений на i-м шаге на восьмом выходе блока 13 синхронизации формируетс  управл юш;ий сигнал, которьй возвращает коммутатор 20 в исходное состо ние. Коммутатор 20 подключает выход регистра 3 сдвига к информационному входу регистра 2 сдвига, . выход которого подключен коммутатором 21 к информационному входу регисра 3 сдвига. В результате этого регистры 2 и 3 сдвига объедин1потс  в кольцевой регистр сдвига на 3h - 1 разр д.

В момент объединени  регистров 2 и 3 сдвига с выхода регистра 3 сдайга сдвигаетс , начина  с мпадших раз110 си г-

тов А

и В. Результат суммирова (А, В + С) записываетс  с выни 

1

хода сумматора 9 в регистр 1 сдвига. Таким образом, спуст  Зп тактов после начала вычислений в регистре сдвига фopмиpyetc  двоичньй код суммы произведений первых разр дов величин

i

двоичные ко-

на В

С соответ-

ентов А

1

1

Двоичные коды коэффициентов А

1

В

, С последовательно переписываютс  под действием импульсов дес того выхода блока 13 синхронизации с выхода регистра 8 сдвига через коммутатор 29 в регистр 4 сдвига, с выхода которого двоичные коды коэффициентов А, В, С переписьгеаютс  через коммутатор 28 в регистр 8 сдвига.

В кольцевом регистре сдвига, образованном объединением регистров 2 и 3 сдвига, емкостью в 3 п - 1 разр д за Зп тактов происходит сдвиг на один разр д так, что с сигналами второго выхода блока 13 синхронизации, деист16 р дов двоичный код входной величины Х- на i -м шаге. Если в младшем разр де величины Vj содержитс  единичный код, то единичный сигнал с выхода регистра 3 сдвига через коммутатор 20 поступает на первый вход элемента И 17, открыва  его. Сигнал второго выхода блока 13 синхронизации проходит через элемент И 17, устанавлива  триггер 14 в единичное состо ние. Если в мла,гуием разр де величины Х содержитс  нулевой код, то триггер 14 сбрасываетс  в нулевое состо ние сигналом третьего выхода блока 13 синхронизации. В случае единичного состо ни  триггера 14 сигнал его пр мого выхода открывает элемент И 16. В это врем  с выхода регистра 8 сдвига через коммутатор 29 сдвигаетс  двоичный код коэффициента С, который записываетс  в регистр 4 сдвига и через элемент И 16, формирователь 10 допол нительного кода поступает на второй сумматора .9. Формирователь 10 вход дополнительного кода в это врем  управл ет сигналами произведени  С Х , действующим на первом выходе, блока 12 формировани  знака. Одновременно на первый вход сумматора 9 с выхода регистра 1 сдвига сдвигаетс  через элемент 15 задержки и коммутаторы 18 и 19 двоичный код суммы коэффициен ,вук цими на первом входе элемента И 17, совпадают сигналы;вторых разр  дов величин Х. , , Спуст  Зп тактов после начала вычислений на седьмом и шестом выходах блока 13 синхронизации формируютс  сигналы управлени , которые при вод т к переключению коммутаторов 19 28 и 29 соответственно. Коммутатор 19 подключает пыход регистра 1 сдвига через коммутатор 18 к первому вхо ду сумматора 9. Этим обеспечиваетс  сдвиг в регистре 1 двоичного кода накопленной суммы коэффициентов Ал, , С на один разр д или умножение этой суммы на два. Коммутатор 28 подключает выход ре гистра 8 сдвига к его информационному входу, а коммутатор 29 подключает выход регистра 4 сдвига к своему входу. В результате этого в регистре 4 сдвига запоминаютс  двоичные коды коэффициентов А, В, С, а в регист ре 8 сдвига - двоичные коды коэффици ентов А, Bg, Cj, где , 3, ...,л Спуст  п тактов после переключени  коммутатора 19 на седьмом выходе блока 13 синхронизации формируетс  сигнал управлени , который возвращает коммутатор 19 в исходное состо ние . Цепь циркул ции кодов в регистре 1 сдвига вновь замыкаетс  через элемент 15 задержки, коммутаторы 18 и 19 и сумматор 9. В течение 3 ti тактов после начала вычислений интегро-дифференциальный вычислитель работает так же, как и на первых Зп Тактах работы. В регистре 1 сдвига накапливаютс  п стар тих разр дов суммы произведений величин , , Y и Х на двоичные коды коэффициентов А, В, С соответственно . Согласно соотношению (4) ЭТОТ результат соответствует выход ной величине Y . первого звена интег ро-дифференциального преобразовани  на -м шаге вычислений. Спуст  2 гт тактов после начала вычислений на п том выходе блока 13 синхронизации формируетс  на врем  п( h - 1) тактов сигнал управлени , который приводит к переключению коммутаторов 25 и 26. Если до переключени  коммутаторы 25 и 26 объедин ли регистры 5 и 6 сдвига в кольцевой регистр на П слов по п разр дов в каждом, то после переключени  коммутаторов 25 11 18 и 26 вькод регистра 5 сдвига соедин етс  с его входом через коммутатор 25, а выход регистра 6 сдвига подключаетс  к своему входу через коммутатор 26. После этого в регистре 5 сдвига емкостью в п - 1 слово по п разр дов каждое осуществл етс  хранение последовательности величин YPJ.-I , где f 1, 2, ..., h - 1, а в регистре 6 сдвига запоминаетс  веСпуст  (п - 1)1 такличина Y тов после переключени  коммутаторов 25 и 26 на п том выходе блока 13 синхронизации формируетс  сигнал управлени , возвращающий коммутаторы 25 и 26 в исходное состо ние. В этом случае выход регистра 6 сдвига подключаетс  через коммутаторы 23 и 25 к входу регистра 5 сдвига, выход которого соедин етс  через коммутатор 26 к входу регистра 6 сдвига. Регистры 5 и 6 сдвига вновь объедин ютс  в кольцевой регистр сдвига на h слов по п разр дов в каждом. Таким образом осуществл етс  сдвиг последовательности величин Yf ..j , где t 1, 2, ...м , на одно слово в кольцевом регистре сдвига, образованном регистрами 5 и 6. Спуст  3 п 2 после начала вычислений на ( i - 1)-м щаге или к моменту начала вычислений дл  второго звена интегро-дифференциального преобразовани  в регистре 5 сдвига содержитс  последовательность величин Y j.-| Уэ,1-1 . Yf, 5 , а в регистре 6 сдвига - величина .. Во врем  первых п тактов вычислений дл  второго звена интегро-дифференциального преобразовани  на f-м шаге на восьмом и четвертом выходах блока 13 синхронизации формируютс  сигналы управлени , которые переключают коммутаторы 20, 18, 21, 23 соответственно . Импульсный сигнал четвертого выхода блока 13 синхронизации поступает на вход п -разр дного распределител  42 импульсов, на первом выходе которого начинает действовать импульс, открывающий первые элементы И 34 и 35. Двоичный код абсолютного значени  выходной величины интегро-дифференциапьного преобразовани  первого пор дка сдвигаетс  с выхода регистра 1 сдвига через элемент 15 задержки , формирователь 11 дополнительного кода и первый элемент И 34 на первую выходную шину 47 частотного преобразовани  интегро-дифференциал ного вычислител . Знак выходной величины интегро-дифференциального пр образовани  первого пор дка поступа ет с второго выхода блока 12 формировани  знака через первый элемент И 35 на первую выходную шину А8 знака частного преобразовани  интегродифференциального вычислител . Двоичный код выходной величины Yi первого звена интегро-дифференциального преобразовани  также сдвигаетс  с выхода регистра 1 сдвига через элемент 15 задержки, формирователь 11 дополнительного кода, коммутаторы 23 и 25 в регистр 5 сдвига с выхода которого последовательност величин 2,,-- . э,1-1 . Yn,i-i 1-,, сдвигаетс  в регистр 6 сдвига. Кроме этоого, величина Y сдвигаетс  с выхода регистра 1 сдвига через элемент 15 задержки, формирова тель 11 дополнительного кода, коммутаторы 21 и 22 в реИистр 3 сдвига в качестве входного сигнала Xj дл  второго звена интегро-дифференциального преобразовани . Величина Y в это врем  сдвигаетс  с выход регистра 6 сдвига через коммутаторы 27 и 20 в регистр 2 сдвига в качестве входного сигнала Х -, дл  второго звена интегродифференциального преобразовани . В последующие г тактов с выхода регистра 6 сдвига сдвигаетс  двоичный код величины Yj i-i который через коммутаторы 27 и 20 записываетс  в регистр 2 сдвига. Таким образом , в кольцевой регистр сдвига, образованный объединением регистров 2 и 3, записьтаютс  начальные услови  Xj,,---, , i.-i ,4 необходимые дл  выполнени  вычислений дл  второго звена интегро-дифференциального преобразовани . В первые 3rj тактов вычислений дл  второго звена интегро-диффере циального преобразовани  на шестом выходе блока 13 синхронизации формируетс  сигнал управлени , который переключает коммутаторы 28 и 29, В этом случае с выхода регистра 8 сдвига через коммутатор 29 сдвигаютс  в регистр 4 сдвига двоичные коды коэффициентов Aj, Bj и С дл  второг звейа интегро-дифференциального преобразовани , а двоичные коды коэффи1 520 циентов А, В, С с выхода регистра 4 сдвига сдвигаютс  через коммутатор 28 на вход регистра 8 сдвига. Спуст  Зп тактов коммутаторы 28 и 29 возвращаютс  в исходное состо ние . Поэтому во врем  вычислений дл  второго звена интегро-дифференциаль- ного преобразовани  в регистре 4 сдвига хран тс  коэффициенты А, Bj, Cj, а в регистре 8 сдвига - коэффициенты А, В , С,з э 3 А,, В4, С А, В1, С. Таким образом, в регистры 2, 3 4 сдвига записываютс  двоичные коды начальных условий и коэффициентов, необходимые дл  выполнени  вычислений второго звена интегро-дифференциального преобразовани , которые вьтолн ютс  аналогично вычислени м дл  первого звена интегро-дифференциального преобразовани . После окончани  вычислений интегро-дифференциального преобразовани  второго пор дка на четвертом выходе блока 13 синхронизации вьфабатываетс  импульс, который проходит на выход второго разр да распределител  42 импульсов и на первые входы вторых элементов И 34 и 35. С выхода регистра 1 сдвига через элемент 15 задержки, формирователь 11 дополнительного кода и второй элемент И 34 на вторую выходную гаину 47 частного преобразовани  интегро-дифференциаль- ного вычислител  сдвигаетс  двоичный код абсолютного значени  fYj|} выходной величины интегро-дифференциального преобразовани  второго пор дка . Одновременно с второго выхода блока 12 формировани  знака через второй элемент И 35 на вторую выходную шину 48 знака частного преобразовани  поступает знак выходной велины интегро-дифференциального преобразовани  второго пор дка. Вычислени  дл  всех последующих звеньев интегро-дифференциального преобразовани  до h -го звена включи- тельно выполн ютс  аналогичным образом . Вычислени  на ( i + 1)-м шаге вычислений и всех последующих дл  всех h звеньев интегро-дифференциального преобразовани  осуществл ютс  анало гично. Одновременно с интегро-дифференциальными преобразовани ми от первого до . пор дка интегро-дифференциальный вычислитель формирует согла но выражению (5) величину сложного интегро-дифференциального преобразовани . С помощью группы элементов И 41 задают переключательные функции 6«, которые определ ют функцию и вид сложного интегро-дифференциального преобразовани . Группа элементов И 4 подключает выход первого разр да рас пределител  42 импульсов к первому входу элемента ИЛИ 40, если выходна  величина интегро-диФФеренциапьного преобразовани  первого пор дка входит в состав сложного интегро-дифференциального преобразовани , т.е. 6| 1. Аналогично, выход f-ro разр  да распределител  импульсов подключаетс  элементом И группы 41 к соответствующему f-му входу элемента ИЛИ 40, если выходна  величина интег ро-дифференциального преобразовани  -го пор дка входит в состав сложного интегро-дифференциального преобразовани , т.е. 6g 1. На выходе элемента ИЛИ 40 формируетс  управл ю щий сигнал, который открывает элемен И 36 во врем  сдвига с выхода регист ра 1 сдвига выходных величин Y g , звеньев интегро-дифференциального преобразовани , соответствующих заданным переключательным переменным (ag 1, 1, 2, ...,п . Двоичный код выходной величины Ye: заданного /J t-ro звена интегро-дифференциального преобразовани  под действием импульсов дес того выхода блока 13 синхронизации сдвигаетс  с выхода регистра 1 сдвига через элемент 15 задержки, элемент И 36 и сумматор 31 на информационный вход Г1-разр дного регистр 30 сдвига и записываетс  в него, начина  с младшего разр да. Двоичный код выходной величины р4-1 следующего заданного, например Ct + )-то интегро-дифференциального преобразовани , поступа  аналогичным образом на вход сумматора 31, суммируетс  с двоичным кодом величины Yf v который сдвигаетс  с выхода регистра 30 сдвига, и записываетс  под действием импульсов дес того выхода блока 13 синхронизации вновь в регистр 30 сдвига, где формируетс  двоичный код выходной величины 2- сложного интег ро-дифференциального преобразовани  на i-м шаге вычислени . ( После каждого 1 -го шага вычислений в течение h тактов следующего ( i 1)-го шага вычислений интегродифференциальный вычислитель выдает на выходах 45 и 46 соответственно двоичный код абсолютной величины и сигнал знака сложного интегро-дифференциального преобразовани  (5). Если величина Z,- отрицательна, то в регистре 30 сдвига записан дополниjтельный двоичный код, единичный сигнал знака которого в п -м такте i-го шага вычислений с выхода сумматора 31 поступает через элемент И 37 на вход триггера 33, устанавлива  его в единичное состо ние. Единичный сигнал триггера 33 открывает элемент И 38, через который на выход 45 с дев того выхода блока 13 синхронизации поступает единичный сигнал отрицательного знака величины Zj сложного интегро-дифференциального преобразовани . Дополнительный двоичный код величины Z , сдвигаемый с выхода регистра 30 сдвига, преобразуетс  формирователем 32 дополнительного кода в пр мой код абсолютной величины |Z) сложного интегро-дифференциального преобразовани  (5) и вьщаетс  через элемент И 39 на выход 46 в виде последовательного двоичного кода. Если величина 2- положительна, то триггер 33 сохран ет нулевое состо ние , а формирователь 32 дополнительного кода пропускает без изменени  пр мой двоичный код регистра 30 сдвига на выход 46 интегро-дифферен циального вычислител . В этом случае элемент И 38 закрыт нулевым сигналом пр мого выхода триггера 33 и на выходе 45 действует нулевой сигнал положительного знака величины Z,- . Блок 12 формировани  знака и блок 13 синхронизации работают в процессе вычислений следующим образом. Знак входной величины Xj.-i -содержитс  в первом разр де двухразр дногс регистра 49 сдвига блока 12 формировани  знака. Знак выходных величин звеньев интегро-дифференциального преобразовани  с первого по п й содержитс  в регистре 50 сдвига на п 1 разр д блока 12 формировани  . Знаки коэффициентов XJ € Г, , ..., и , содержитс  в регистре 1 сдвига блока 12 формировани  знака Знаки коэффициентов Bj и Се, 2- 1, 2, ..., п , всегда положительны и не требуют предварительной, установки. Генератор 60 тактовых сигналов блока 13 синхронизации вьфабатывает последовательность импульсов частоты f, котора  делитс  распределителем 61 импульсов на п раз и затем задерживаетс  элементом 62 задержки на длительность тактового импульса. Пос ледовательность импульсов частоты /п на вьсходе п -го разр да распределител  61 импульсов (шина 70 треть го выхода блока 13 синхронизации) определ ет ti -е такты работы интегро дифференциального вычислител , а последовательность импульсов частоты f/n на выходе первого разр да распределител  61 импульсов (шина 69 второго выхода блока 13 синхронизации ) задает первые такты работы. Счетчик 63 выполн ет деление на 3ti частоты выходной последовательно ти импульсов элемента 62 задержки. Выходна  последовательность импульсов счетчика 63 частоты f /3fi дели с  на п раз делителем 64 частоты, на выходе которого Лормируетс  после довательность импульсов частоты /3 h, период следовани  которых определ ет один шаг вычислений. С помощью дешифратора 66, входы которого подключены к выходам триггеров счетчика 63, формируютс  п ть последовательностей импульсов заданной длительности и периода следовани , которые необходимы дл  управлени  работой интегро-дифференциального вычислител  (шины 71-75 четвертого - восьмого выходов блока 13 синхронизации соответственно). Каждый шаг вычислений в интегродифференциальном вычислителе начинае с  в момент генерации импульсов на выходе делител  64 частоты блока 13 синхронизации, который устанавливает триггер 65 в единичное состо ние и сдвигает на один разр д информацию о знаке входной величины в регистре 49 сдвига блока 12 формировани  знака. В результате сдвига в , первый разр д регистра 49 записываетс  знак входной величины на текущем Ч-м шаге, сигнал которого действует на шине входа 43 знака входной информацрш вычислител , а знак входной величины на предьщущем ( i - 1)-м шаге сдвигаетс  из первого разр да во второй разр д регистра 49 сдвига. На пр мом выходе триггера 65 (шина 76 дев того выхода блока 13 синхро низации) формируетс  сигнал, который 11 с помощью коммутаторов 52 и 53 подключает выходы регистра 49 или 50 сдвига к входам элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 56 и коммутатора 54 соответственно . Коммутатор 54 по сигналам трехканального распределител  55 импульсов опрашивает последовательно через каждые ,М тактов выходы элемента ИСКЛЮЧАЮР1ЕЕ ИЛИ 56, регистра 50 сдвига и коммутатора 53. На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 56, входы которого подключены к выходу рёгист- ра 51 сдвига и через коммутатор 52 к выходам регистров 49 и 50 сдвига, формируетс  сигнал знака произведени  или AgXg, e(1,i-i f 2, 3, ...,п , На выходе п -го разр да регистра 50 сдвига формируетс  сигнал знака произведени  BpYg., 1 1,2, п, а на выходе коммутатора 53 - сиг- нал знака произведени  С Xj itti.1 ii(i4L iij-v ri ji t.-i -jiri/i -4 -4 mi И Се e,i cg Yg. , e 2, 3, . . . , П . Таким образом, на выходе коммута- тора 54 (шина 58 первого выхода блока 12 формировани  знака) каждые п тактов последовательно во временидействуют на сигналы знаков произведений Af Xg,., и CjXf , , - 1, 2, ...,ht На выходной шине 59 второго выхода блока 12 формировани  знака действует сигнал выхода первого разр да регистра 50 сдвига, в который с выхода сумматора 9 по шине 57 записываетс  п -и знаковый разр д выходных величин V( , где € 1, 2, ...,П всех звеньев интегро-дифференциаль ного преобразовани . Выходна  последовательность импульсов генератора 60 тактовых сигналов , действующа  на шине 77 дес того выхода блока 13 синхронизации, осуществл ет синхронизацию сдвига информации в регистрах 1-8 и 30 сдвига, Одиночньш импульс на шине 78 одиннадцатого выхода блока 13 синхронизации формируетс  генератором 67 одиночных импульсов, запуск которого осуществл етс  коммутатором 68, вьтол- ненным, например, в виде кнопочного переключател . Последовательность импульсов, действующа  на шине 79 двенадцатого выхода блока 13 синхронизации через каждые п тактов, поступает на входы сброса сумматоров 9 и 31, а также |юрмирователей 10, 11 и 32 дополни25

тельного кода, выполн   сброс триггеров , которые могут быть использованы при реализации этих блоков.

Технико-экономический эффект предложенного интегро-дифференциального вычислител  заключаетс  в расширении функциональных возможностей. Интегродифференциальный вычислитель реализует функции интегро-дифференциальноh/2T Т.(1 - B)J ТР + 1 КТР (1 - В) ТР + 1 k(TP -4- 1)

. 2Т, --Ь

1

1/ ,

ж Т,Р + 1 (т, - Tj){i + 1

КТ

-т;р Vi

108445

26

го преобразовани  п -го пор дка и выполн ет функции сложного интегро-дифференциального преобразовани  (5) путем формировани  дополнительного 5 выходного сигнала, составленного из выходных сигналов Заданных звеньев интегро-дифференциального преобразовани  от первого до ti -го пор дка

включительно.

n I

2Ti + 2Т,

(иЬ-+

hf ;

+ 1 -h/T К/ф- т(1 - в) 6 ( 1 - в) I- (У, + Т) , В) е

Фиг.О. 5S

Claims (1)

1. ИНТЕГРО-даФФЕРЕНЦИАЛЬНЫЙ ВЫЧИСЛИТЕЛЬ по авт.св. № 955051, отличающийся тем, что, с целью расширения функциональных возможностей за счет вычисления интегро-дифференциальных преобразований η-го порядка, в него введены девятый регистр сдвига, второй сумматор, третий формирователь дополнительного кода, η - разрядный распределитель импульсов, второй триггер, первая, вторая и третья группы элементов И, третий, четвертый, пятый и шестой элементы И и элемент ИЛИ, причем четвертый выход блока синхронизации соединен с входом h -разрядного распределителя импульсов, первые входы 1-х (1=1, п) элементов И первой, второй и третьей групп соединены соответственно с выходом 1 -го разряда распределителя импульсов, вторые входы элементов И первой и второй групп соединены соответственно с выходом второго формирователя дополнительного кода и вторым выходом блока формирования знака, выход элемента ИЛИ соединен с первым входом третьего элемента И, второй вход ко торого соединен с выходом элемента задержки, выход третьего элемента И соединен с первым входом второго сумматора, второй вход которого сое динен с выходом девятого регистра сдвига и с информационным входом третьего формирователя дополнительного кода, выход второго сумматора соединен с информационным входом де вятого регистра сдвига и с первым входом четвертого элемента И, выход которого соединен с входом установки в 1 второго триггера, третий выход блока синхронизации соединен с вто рым входом четвертого элемента И и с входом установки в 0” второго триггера, прямой выходjкоторого соединен с первым входом пятого элемента И и с управляющим входом третьего формиро· . вателя дополнительного кода, выход .

   которого соединен с первым входом ·ρ шестого элемента И, девятый выход бло-^с ка синхронизации соединен с вторыми входами пятого и шестого элементов И,, __ выходы которых являются соответствен- _ но выходами общего знака и общего преобразования вычислителя, выходы V4W частного преобразования с первого по n-й порядок вычислителя и выходы знака частных преобразований вычислителя КЛ соединены соответственно с выходами элементов И первой и второй групп, вход синхронизации девятого регистра сдвига соединен с десятым выходом блока синхронизации, одиннадцатый выход которого соедийен с входом уп- равления девятого регистра сдвига, двенадцатый выход блока синхронизации соединен с входом сброса второго сумматора и третьего формирователя дополнительного кода, входы элемен1108445 тов И третьей группы соединены с входами задания порядка преобразования вычислителя,а их выходы_;подключены к входам элемента ИЛИ.