SU670942A1 - Комбинированна вычислительна система - Google Patents
Комбинированна вычислительна системаInfo
- Publication number
- SU670942A1 SU670942A1 SU772469166A SU2469166A SU670942A1 SU 670942 A1 SU670942 A1 SU 670942A1 SU 772469166 A SU772469166 A SU 772469166A SU 2469166 A SU2469166 A SU 2469166A SU 670942 A1 SU670942 A1 SU 670942A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- block
- blocks
- information
- inputs
- signal
- Prior art date
Links
Landscapes
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Description
К недостатку известного устройства следует отнести большие затраты времени на передачу промежуточных результатов между цифровой вычислительной машиной (ЦВМ) и решающими блоками и затраты времени на организацию программного управлени работой решающих блоков со стороны ЦВМ при решении задач математической физики с высокой точностью за счет многократного использовани выбора одних и тех же решающих блоков дл моделировани сеточной области по част м, что приводит к снижению быстродействи .
Цель изобретени - повышение быстродействи системы.
Указанна цель достигаетс тем, что система содержит блок пам ти, коммутаторы и распределитель, управл ющий вход которого подключен к выходу блока управлени , управл ющие выходы распределител соединены с входами коммутаторов, информационный вход первого из которых подключен к выходам решающих блоков. Информационный выход первого коммутатора соединен с входом блока пам ти, информационные выходы блока пам ти подключены к информационным входам второго коммутатора, информационные выходы которого соединены с входами первого и последнего решающих блоков.
Структурна схема комбинированной вычислительной системы приведена на фнг. 1. На фиг. 2 показан пример решени задачи.
Схема содержит цифровую вычислительную машину (ЦВМ) 1, блок 2 буферной пам ти, регистр 3 признака информации, блок 4 местного управлени и счетчик 5 адреса. Первый информационный выход блока 2 подключен к входу первого преобразовател 6 кода, соединенного информационным выходом с информационным входом блока 7 коммутаторов, подключенного информационным выходом к входам решающих блоков 8о-8и. Управл ющий вход и выход решающих блоков соединены с первым выходом и входом блока 9 управлени решающими блоками, вторые вход и выход блока 9 - с блоком 4, подключенным управл ющим выходом к первому управл емому входу блока 7 и соединенным двусторонней св зью с ЦВМ 1. Второй вход блока 7 подключен к выходу дешифратора 10 признака информации, соединенного входом с выходом блока 3. Информационные выходы решающих блоков 8о-8„ подключены к вторым входам блока 2, вход которого соединен с выходом дешифратора 11 адреса, подключенного входом к выходу блока 5. Второй информационный выход блока 2 подсоединен к ЦВМ 1 через второй преобразователь 12 кода. Кроме того, информационные выходы решающих блоков 8о-8п подключены к информационным входам первого коммутатора 13, информационные выходы которого соединены
с входами блока 14 пам ти, подключенного выходами к входам второго коммутатора 15. Информационные выходы коммутатора 15 соединены с входами первого, последнего решающих блоков. Управл ющие входы блоков 13, 15 подключены к выходам распределител 16, подсоединенного входом к третьему выходу блока 9.
Блок 2 буферной пам ти состоит из регистров 7о-17„, осуществл ющих ввод (выход) информационных слов из ЦВМ 1 (в ЦВМ) носледовательно по словам и параллельно по разр дам и передачу их в решающие блоки 8о-8п, параллельно по
словам и носледовательно по разр дам по сигналам блока 4 местного управлени , причем выбор требуемого регистра I7j выполн етс с помощью счетчика 5 и дещифратора 11 адреса.
Преобразователь 6 кода содержит блоки 18о-18п преобразовани последовательного кода из пр мого в дополнительный.
Крайние рещающие блоки 8о и 8 выполнены в виде блоков дл задани граничных условий, а каждый решающий блок 8г (, п-1) содержит совокупность интеграторов , определенным образом закоммутированных друг с другом дл нахождени функции в узле сеточной области.
Дл организации ввода информационных слов (начальных условий, различных коэффициентов) в интеграторы решающих блоков 8i-8„ 1 предназначен блок 7 коммутаторов , содержащий коммутаторы
19i-19n-i, каждый из которых по сигналам дещифратора 10 признака информации соедин ет выход с входом того интегратора решающего блока, признак которого задан в регистре 3 со стороны ЦВМ 1.
Второй нреобразователь 12 кода осуществл ет преобразование дополнительного кода в пр мой при выводе результатов из решающих блоков 8 -8„-1 в ЦВМ 1 через
блок 2 буферной пам ти. Блок 4 местного управлени синхронизирует и управл ет работой всех блоков, осуществл ющих св зь между ЦВМ 1 и решающими блоками 8о-8п. В режиме непосредственного
решени задачи (моделирование сеточной области) синхронизацию и управление блоками 8о-8п обеспечивает блок 9, формирующий сигналы «Пуск и «Останов. Сигнал «Останов вырабатываетс в блоке 9
либо на основе информации, задающей врем работы решающих блоков со стороны блока 9 (например, числом шагов интегрировани , если оно известно), либо на основе информации при достижении заданной точности со стороны решающих блоков .
Первый коммутатор 13 соедин ет выходы решающих блоков 8о-8п с входами блока 14 пам ти по сигналу распределител 16.
Блок 14 пам ти состоит из регистров 20о-20п, предназначенных дл приема хранени и выдачи промежуточных результатов моделировани сеточной области с помощью решающих блоков 8о-8п.
Второй коммутатор 15 предназначен дл соединени но сигналу с распределител 16 выходов двух р домсто щих регистров 20,i, 20f блока 14 пам ти с входами крайних рещающих блоков 8о и 8п соответственно , причем по первому сигналу распределител коммутируютс выходы регистров
200,20, по второму - выходы регистров
201,202 и т. д.
Распределитель 16 предусмотрен дл управлени блоками 13, 15 и формирует по сигналу «Останов, поступающему из блока 9, сигнал чтени результатов решающих блоков, одновременно вл ющийс сигналом записи граничных условий в блоки Во и 8,1. Длительность управл ющего сигнала блока 16 составл ет р тактов, где р - количество двоичных разр дов информационного слова блоков 8о-8,1, за исключением первого сигнала, длительность которого составл ет 2р тактов.
Работа комбинированной вычислительной системы происходит следующим образом .
Из ЦВМ 1 последовательно по словам и параллельно по разр дам при помощи счетчика 5 и дешифратора И адреса в регистры блока 2 считываетс информаци , котора затем параллельно по словам и последовательно по разр дам, преобразу сь в дополнительный код на блоках IBj преобразовани блока 6, через коммутаторы 19, блока 7 записываетс в соответствующие интеграторы рещающих блоков 8,-, определенные признаком информации, записываемым из ЦВМ 1 в регистр 3 и дешифрируемым блоком 10 в сигнал, управл ющий блоком 7. Таким образом в решающие блоки 8i-8n-i записываютс начальные услови и коэффициенты, а в блоки 8о-8п- граничные услови . При этом уменьщаетс врем записи граничных условий в блоки Во, 8„ задани граничных условий, поскольку не требуетс настройки рещающих блоков на работу в режим граничного или внутреннего блока. По окончании занесени исходной информации в рещающие блоки блок 9 формирует сигнал «Пуск, осуществл етс моделирование сеточной области, i-Mv узлу которой соответствует решающий блок 8;. Значени , полученные «в блоках В,, 8,, вл ютс соответственно граничными услови ми дл i-ro участка моделировани (, п). Пор док погрешности рещени составл ет величину квадрата шага моделировани . Поэтому достижение высокой точности многократным использованием одного и того же набора решающих блоков происходит следующим образом.
Последовательно осуществл етс моделирование на каждом участке, при этом шаг моделировани уменьшаетс в п раз и соответственно в « раз возрастает точность рещени дл центрального /2 узла участка (см. фиг. 2, 1-л). Значени в центрах участков моделировани принимаютс в качестве граничных условий дл новых участков моделировани , на которых последовательно осуществл етс решение , и высока точность достигаетс дл всех узлов сеточной области (см. фиг. 2, -Ы, 2/г-1).
В соответствии с описанной последовательностью действий, после первого сигнала «Останов блока 9 управлени распределитель 16 формирует сигнал, в течение первых р тактов которого коммутатор 13 соедин ет выходы блоков 8, (г 0, п с входами регистров блока 14, в которые последовательно по разр дам и одновременно ио словам занос тс рез льтаты моделировани сеточной области (фиг. 2, о). Во вторые р тактов первого сигнала распределител 16 коммутатор 15 соедин ет соответственно выходы регистров 20о, 20i с входами блоков 8а и Вп, в которые занос тс граничные услови дл первого участка моделировани . Затем блок 9 выдает сигнал «Пуск на входы рещающих блоков. После этого следует моделирование на участке сеточной области блоками Во-В„ (фиг. 2, 1).
По сигналу «Останов блока 9 управлени распределитель 16 формирует сигнал, по которому коммутатор 13 соединен выход блока 8„/2 с входом регистра 20о блока 14. Одновременно коммутатор 15 соедин ет выходы регистров 20i, 202 с входами блоков Во, 8п. В регистр 20о заноситс значение на левой границе (n-f 1)-го участка моделировани , а в блоки Во и 8„ занос тс граничные услови дл второго участка моделировани . Затем следует сигнал «Пуск из блока 9 управлени на входы рещающих блоков Во-B,i и осуществл етс моделирование на втором участке (фиг. 2, 2). Аналогичным образом происходит работа устройства при обходе остальных /-х участков моделировани , если .
При моделирование /-х участков (фиг. 2, /г+1-2/2-1) происходит следующим образом. После (/-1)-го моделировани по сигналу «Останов блока 9 управлени выходы блоков Во-В„ соедин ютс с входами регистров 17о-17,i блока 2 буферной пам ти, нз которых информаци (результаты рещени ) последовательно по словам и параллельно по разр дам через второй преобразователь 12 считываетс в ЦВ.М 1. Эти действи совмещаютс по времени с выработкой распределителем 16 управл ющего сигнала, по которому коммутатор 13 закрываетс , а коммутатор 15 соедин ет выходы регистров 20,, 20,,--« с входами блоков 8о-8„, в которые занос тс граничные услови дл /-ГО участка; моделирование на нем осуществл етс затем по сигналу «Пуск блока управлени .
Благодар введенным блокам и св з м между ними повысилось быстродействие системы.
Claims (2)
1.Авторское свидетельство СССР № 155668, кл. G 06J 1/02, 1961.
2.Авторское свидетельство СССР № 524490, кл. G 06J 3/00, 1974.
I„
0 1 f n- 1/7
n+i
П+2
Zn-r
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772469166A SU670942A1 (ru) | 1977-04-01 | 1977-04-01 | Комбинированна вычислительна система |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772469166A SU670942A1 (ru) | 1977-04-01 | 1977-04-01 | Комбинированна вычислительна система |
Publications (1)
Publication Number | Publication Date |
---|---|
SU670942A1 true SU670942A1 (ru) | 1979-06-30 |
Family
ID=20702140
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU772469166A SU670942A1 (ru) | 1977-04-01 | 1977-04-01 | Комбинированна вычислительна система |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU670942A1 (ru) |
-
1977
- 1977-04-01 SU SU772469166A patent/SU670942A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3978326A (en) | Digital polynomial function generator | |
US3795864A (en) | Methods and apparatus for generating walsh functions | |
SU670942A1 (ru) | Комбинированна вычислительна система | |
US4549283A (en) | Digital time delay circuit with high speed and large delay capacity | |
SU830377A1 (ru) | Устройство дл определени кодаМАКСиМАльНОгО чиСлА | |
SU1300494A1 (ru) | Вычислительный модуль цифровой сетки дл решени дифференциальных уравнений в частных производных | |
SU732947A1 (ru) | Стохастический генератор | |
SU1104513A1 (ru) | Устройство дл решени дифференциальных уравнений | |
SU708367A1 (ru) | Устройство дл моделировани сетевых графиков | |
SU1012256A1 (ru) | Генератор случайных процессов | |
RU1817106C (ru) | Устройство дл определени разности множеств | |
SU922758A1 (ru) | Устройство дл решени задач планировани экспериментов | |
SU1124276A1 (ru) | Устройство дл сопр жени | |
SU860082A1 (ru) | Стохастический интегратор | |
SU790000A1 (ru) | Устройство дл анализа больших регул рных сетей | |
SU1103225A1 (ru) | Устройство дл вычислени элементарных функций | |
SU1430952A2 (ru) | Генератор случайного марковского процесса | |
RU1783550C (ru) | Устройство дл моделировани запаздывани сигнала | |
SU941994A1 (ru) | Ячейка однородной структуры | |
SU922724A1 (ru) | Преобразователь N-разр дного параллельного кода в последовательный и обратно | |
SU894737A1 (ru) | Устройство дл воспроизведени переменных во времени коэффициентов | |
SU1444784A1 (ru) | Буферное запоминающее устройство с произвольной выборкой двумерного фрагмента | |
SU468369A1 (ru) | Преобразователь код-аналог | |
SU1543396A1 (ru) | Генератор испытательных последовательностей | |
SU1322308A1 (ru) | Устройство дл решени дифференциальных уравнений |