SU1191908A1 - Устройство дл вычислени квадратного корн - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее семь регистров, два сумматора, два блока пам ти и блок синхронизации, причем выход первого регистра подключен к информационному входу второго регистра , выход первого сумматора подклю- . чей к информационному входу п того регистра, отличающеес  тем, что, с целью расширени  диапазона входных чисел, в него введены элемент И и умножитель, причем адресный вход первого блока пам ти, начина  с второго разр да, подключен к выходу третьего регистра, начина  с второго разр да, и к информационному входу четвертого регистра, начина  с второго разр да, инверсный выход последнего разр да первого регистра подключен к первому входу элемента И, выход первого разр да третьего регистра подключен к второму входу элемента И, выход элемента И подключен к первому разр ду адресного входа первого блока пам ти и к входу первого разр да четвертого регистра, выход четвертого регистра подключен к адресному входу второго блока пам ти, выход второго блока пам ти подключен к первому информационному входу первого сумматора, выход шестого регистра подключен к второму информационному входу первого сумматора, выход умножител  подключен к информационному входу шестого регистра, выход третьего регистра подключен к первому информационному входу умножител , выход первого блока пам ти подключен к второму информационному входу умножител , выход второго регистра подключен к первому информационному вхосл ду второго сумматора, выход последнего разр да второго регистра подключен к последнему разр ду второго информационного входа второго сумматора , второй информационный вход второго сумматора, за исключением последнего разр да, подключен к шине логического нул  устройства, выход второго сумматора подключен со сдвигом на один разр д в сторону со о последнего разр да к информационно-, му входу седьмого регистра, первый 00 выход блока синхронизации  вл етс  выходом Считьшание устройства, второй выход блока синхронизации подключен к входу синхронизации первого и третьего регистров, третий выход блока синхронизации подключен к входу синхронизации второго, четвертого и шестого регистров, четвертый выход блока синхронизации подключен к входу синхронизации п того и седьмого регистров, п тый выход блока синхронизации  вл етс  выхо-

Description

дом Запись устройства, первый вход блока синхронизации  вл етс  входом Пуск устройства, а второй вход блока синхронизации - входом Сброс устройства.

2, Устройство поп.1,отлич ающее с   тем, что блок синхронизации содержит генератор тактовых импульсов, элемент И, триггер и сдвиговый регистр, причем инверсный выход триггера подключен к первому входу элемента И блока синхронизации , пр мой выход триггера подключен к информационному входу сдви гового регистра, выход элемента И блока синхронизации подключен к уп91908

равл ющему входу триггера, пр мой .выход генератора тактовых импульсов подключен к счетному входу триггера, инверсный выход генератора тактовых импульсов подключен к входу синхронизации сдвигового регистра, выходы первого, третьего, п того, седьмого и дев того разр дов сдвигового регистра  вл ютс  соответственно первым , вторым, третьим, четвертым и п тым выходами блока синхронизации, второй вход элемента И блока синхронизации  вл етс  первьм входом блока синхронизации, а соединенные между собой входы сброса сдвигового регистра и триггера  вл ютс  вторым входом блока синхронизации..

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в универсальных и специализированных вычислительных устройствах при обработке данных в формате с плавающей зап той.

Цель изобретени  - расширение диапазона входных чисел за-счет обработки чисел в формате с плавающей зап той,

На фиг,1 представлена функциональна  схема устройства; на фиг.2 блок синхронизации; на фиг.З - временные диаграммы работы устройства.

Устройство (фиг.1 содержит входной регистр 1 пор дка, входной регистр 2 мантиссы, элемент И 3, блок 4 пам ти, умножитель 5, регистры 6 8 , блок 9, пам ти, сумматоры 10 и 11, выходной регистр 12 пор дка, выходной регистр 13 маштиссы и блок 14 синхронизации с входами 15 и 16 и выходами 17-21.

Блок 14 синхронизации (фиг.2) содержит генератор 22 тактовых импуль ,сов, элемент И 23, триггер 24 и сдвиговый регистр 25.

Промежуточные регистры 6,7 и 8 предназначены дл  кратковременного запоминани  результатов промежуточных вычислений и обеспечени  конвейерного способа обработки.

Вычисление функции у Tfx от аргумента- к (2 х ) производитс  следующим образом. В формате с Плавающей зап той аргумент х представл етс  в виде

)Г2 X - X i ,

где х - мантисса аргумента;

Xj - пор док аргумента. Используетс  следующий алгоритм;

Xl/Z

Кх:; 2

-ix

YoTTl ,

у

если х - четное; если Х2 - нечетное.

Таким образом, пор док искомого числа определ етс  путем прибавлени  значени  младшего разр да пор дка аргумента к значению пор дка аргумента . После этого производитс  сдвиг пор дка на один разр д вправо.

Вычисление мантиссы результата производитс  на основе метода сегментной аппроксимации функции выражением вида у А+Вх, где А и В - коэффициенты наилучшего равномерного приближени , минимизирующие абсолютную погрешность.

При вычислении мантиссы результата дл  случа  нечетного пор дка аргумента в блоке 4 пам ти запоминаетс  не коэффициент В, а коэффициент 3 0,5 В. Это позвол ет устранить опер цию сдвига мантиссы при нечетном по р дке. Диапазон изменени  аргумента (0,25;1 ) разбиваетс  на интервалы, количество которых определ етс  тре буемой точностью, причем границы ин тервалов выражаютс  К старшими разр дами аргумента. На разных интервалах константы А и В имеют различные значени . Константы В хран тс  в блоке 4 пам ти, а константы А - в блоке 9 пам ти. Адресаци  к каждому блоку пам ти осуществл етс  по К старшим разр дам мантиссы и младшему разр ду пор дка . Устройство работает следующим об разом. Перед Началом работы устройства по сигналу Сброс 15 (фиг.За ) триг гер 24 и сдвиговый регистр 25 привод тс  в исходное состо ние. По сигналу Пуск 16 (фиг.36 ) элемент И 23 разрешает триггеру 24 работать в режиме делени  частоты ГТИ 22 (фиг.Зв ) на два (фиг.Зг). Информаци с выхода триггера 24 поступает на вход сдвигового регистра 25. С выходов нечетных разр дов сдвигового регистра 25 снимаютс  необходимые сигналы управлени  схемами внешней пам ти и внутренними регистрами уст ройства. Сигнал с выхода Считывание 17 используетс  дл  управлени  . считыванием очередного числа из внешней пам ти (фиг.Зд), с выхода 18 - дл  управлени  регистрами 1 и 2 (фиг.Зе), с выхода 19 - дл  управлени  регистрами 6,7 и 8 (фиг.Зк с выхода 20 - дл  управлени  регист рами 12 и 13 (фиг.3л ), с вькода21 дл  управлени  записью результата во внешнюю пам ть (фиг.3м). В первом такте работы устройства во входной регистр 1 пор дка и вход ной регистр 2 мантиссы поступают пор док и мантисса входного числа Старший разр д адреса константы В образуетс  путем логического умножени  пр мого значени  84 старшего разр да мантиссы и инверс ного значени  младшего разр да пор дка входного числа. Остальные разр ды адреса константы В представ- л ют собой пр мые значени  разр дов, мантиссы с 2-го по К-й. Таким образом , при четном пор дке входного числа адрес констант образуетс  по К старшим разр дам мантиссы. В дан ном случае старший разр д адреса всегда равен 1, так как мантисса нормализована. При нечетном пор дке входного числа старший разр д адреса равен О, а остальные разр ды адреса представл ют собой разр ды мантиссы входного числа с 2го по К-й. По адресу констант из блока 4 пам ти выбираетс  значение константы В1 (если пор док четный) или константы 0,5В (пор док нечетный ) и поступает на умножитель 5, где формируетс  произведение х В1 . XV Ь ( или соответственно :-т-;. Во втором такте пор док переписываетс  в регистр 6, произведение .В1 заноситс  в регистр 7, а значение адреса констант - в регистр 8. Во входной регистр 1 пор дка и . входной регистр 2 мантиссы занос тс  пор док и мантисса нового числа. Пор док числа X поступает на сумматор 10. Если значение нечетно, то на сумматоре 10 к нему прибавл етс  единица. По значению адреса констант из блока 9 пам ти выбираетс  константа А1. На выходе сумма тора 11 формируетс  значение мантиссы результата . В третьем такте значение пор дка из регистра 6 переписьгааетс  в выходной регистр. 12 пор дка со сдвигом на один разр д вправо, т.е. формируетс  значение пор дка результата. В выходной регистр 13 мантиссы заноситс  искомое значение мантиссы. В регистры 6,7 и 8 занос тс  результаты промежуточных вычислений ад вторым аргументом, а в регистры 1 и 2 поступает новое значение аргуента .

4 So4o-Vj -VoHoHs/ViH

4s4otb05 j C«5:

Claims (2)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее семь регистров, два сумматора, два блока памяти и блок синхронизации, причем выход первого регистра подключен к информационному входу второго регистра, выход первого сумматора подклю- . чен к информационному входу пятого регистра, отличающее ся тем, что, с целью расширения диапазона входных чисел, в него введены элемент И и умножитель, причем адресный вход первого блока памяти, начиная с второго разряда, подключен к выходу третьего регистра, начиная с второго разряда, и к информационному входу четвертого регистра, начиная с' второго разряда, инверсный выход последнего разряда первого регистра подключен к первому входу элемента И, выход первого разряда третьего регистра подключен к второму входу элемента И, выход элемента И подключен к первому разряду адресного входа первого блока памяти и к входу перво го разряда четвертого регистра, выход четвертого регистра подключен*к адресному входу второго блока памяти, выход второго блока памяти подключен к первому информационному входу первого сумматора, выход шестого регистра подключен к второму информационному входу первого сумматора, выход умножителя подключен к информационному входу шестого регистра, выход третьего регистра подключен к первому информационному входу умножителя, выход первого блока памяти подключен к второму информационному входу умножителя, выход второго регистра подключен к первому информационному входу второго сумматора, выход последнего разряда второго регистра подключен к последнему разряду второго информационного входа второго сумматора, второй информационный вход второго сумматора, за исключением пос- . леднего разряда, подключен к шине логического нуля устройства, выход второго сумматора подключен со сдвигом на один раз_ряд в сторону последнего разряда к информационно-, му входу седьмого регистра, первый выход блока синхронизации является выходом Считывание устройства, второй выход блока синхронизации подключен к входу синхронизации первого и третьего регистров, третий выход блока синхронизации подключен к входу синхронизации второго, четвертого и шестого регистров, четвертый выход блока синхронизации подключен к входу синхронизации пятого и седьмого регистров, пятый выход блока синхронизации является выхо-

8061611 ^1,0 AS дом Запись устройства, первый вход блока синхронизации является входом Пуск устройства, а второй вход блока синхронизации - входом Сброс устройства.

2. Устройство по π.1, о т л и ч ающее с я тем, что блок синхронизации содержит генератор тактовых импульсов, элемент И, триггер и сдвиговый регистр, причем инверсный выход триггера подключен к первому входу элемента И блока синхронизации, прямой выход триггера подключен к информационному входу сдвигового регистра, выход элемента И блока синхронизации подключен к уп равляющему входу триггера, прямой выход генератора тактовых импульсов подключен к счетному входу триггера, инверсный выход генератора тактовых импульсов подключен к входу синхронизации сдвигового регистра, выходы первого, третьего, пятого, седьмого и девятого разрядов сдвигового регистра являются соответственно первым, вторым, третьим, четвертым и пятым выходами блока синхронизации, второй вход элемента И блока синхронизации является первым входом блока синхронизации, а соединенные между собой входы сброса сдвигового регистра и триггера являются вторым входом блока синхронизации.·