SU1163309A1 - Устройство таймеров - Google Patents

Description

щих регистров соединен с третьим информационным входом блока пам ти и вторыми информационными входами коммутатора часов и коммутатора таймера процессора-, управл ющий вход блока пам ти  вл етс  управл ющим входом 116330 9 устройства и соединен с управл ющими входами блока сдвигающих регистров , коммутатора часов , коммутатора таймера процессора , коммутатора блока сдвигающих регистров .

Изобретение относитс  к вычислительной технике и может быть использовано в составе средств отсчета времени ЭВМ.

Известно устройство таймеров в ЭВМ ЕС 1035, содержащее регистры часов, компаратора и таймера процессора , сумматоры часов и таймера процессора, формирователи запроса на прерывание от компаратора и таймера П4 оцессора, в котором пересчет информации .таймеров осуществл етс  параллельным способом на сумматоре , разр дность которого совпадает с разр дностью информации Q . Такое устройство имеет большое быстродействие, однако требует больших затрат оборудовани .

Наиболее близким к изобретению  вл етс  устройство таймеров в ЭВМ ЕС 1060, содержащее блок пам ти, включающий регистры часов, компаратора и таймера процессора, выходные селекторы часов, компаратора и таймера процессора, причем выход регистра часов блока пам ти соединен с входом выходного селектора часов и первым входом выходного селектора устройства таймеров; выход выходного селектора часов соединен с входом сумматора часов, выход которого соединен с первьм формировател  запросов на прерывание от компаратора и с первым входом входното селектора часов, выход которого

соединен с г :одом регистра часов блока пам ти, выход регистра таймера

процессора блока пам ти соединен с

входом выходного селектора таймера процессора, втором входом выходного

селектора устройства таймеров и входом триггера запроса на прерывание от таймера процессора, выход которого подключён к выходу устройства, выход выходного селектора таймера процессора  вл етс  входом устройства, выход выходного селектора таймера процессора соединен с входом сумматора таймера процессора, выход которого соединен с первым входом входного селектора таймера процессора; выход входного селектора таймера процессо .ра соединен с входом регистра таймера процессора блока пам ти, выход регистра компаратора блока пат .м ти соединен с входом вькоднего селектора компаратора и третьим входом выходного селектора устройства таймеров, выход которого  вл етг с  выходом устройства; выход выходного селектора компаратора соединен с входом выходного регистра компаратора , выход которого соединен с вторым входом формировател  запросов на прерывание от компаратора; выход формировател  запросов на прерывание от компаратора  вл етс  выходом устройства , вторые входы входных селекторов часов и таймера процессора соединены с входом регистра компаратора блока пам ти и  вл ютс  входом устройства таймеров. В известном устройстве реализован последовательнопараллельный способ обработки информации таймера - пересчет 52-х разр дов информации часов и таймера процессора ведетс  част ми по 16 разр дов. Работа устройства в состав .е ЭВМ осуществл етс  от автономного высокостабильного генератора 2.

К недостаткам известного устройства следует отнести его сложность, обусловленную наличием в нем специалного генератора, несинхронного по отношению к тактовой частоте ЭВМ, что в свою очередь требует введени  дополнительных средств, обеспечивающи:: синхронную работу устройства таймеров и ЭВМ,а также недостаточ- ную универсальность устройства в св зи с тем, что информаци  и таймера процессора обрабатываетс  только по 16 разр дов, уменьшение степени параллельности обработки информации таймеров вызывает усложрение устройства. Цель изобретени  - упрощение уст ройства при обеспечении возможности различных режимов работы. Поставленна  цель достигаетс  тем, что в устройство таймеров, со- держащее блок пам ти, сумматор часов, сумматор таймера процессора, коммутатор часов, коммутатор таймера процессора, формирователь за проса на прерывание от компаратора, триггер запроса на прерывание от таймера процессора, коммутатор блока сдвигаюир х регистров, причем выходы сумматора часов и сумматора таймера процессора соединены соответственно с первыми информационными входами коммутатора часов и коммута тора таймера процессора, выходы которых соединены соответственно с пе вым и BTopt iM информационными входа блока пам ти, выходы формировател  запроса на прерывание от компаратора и триггера запроса на прерывание от таймера процессора  вл ютс  двум  выходами устройства, введены блок сдвигающих регистров, с;етчик адреса, дешифратор адреса и счетчик коррекции, вход константы коррекции которого  вл етс  входом устрой ства, вход переноса соединен с выхо дом переноса счетчика адреса, с первым управл ющим входом формиро . вател  запроса на прерывание от компаратора и с управл ющим входой триггера запроса на прерывание от таймера процессора, а выход переноса - с входом коэффициента перес чета счетчика адреса, адресный выхо которого соединен с адресным входом блока пам ти и с входом дешифратора адреса ныход которого  вл етс  выходом устройства и соединен с управ л ющими входами сумматора часов, сумматора таймера процессора, с вторым зшравл юпщм входом формирова тел  запроса на прерывание от компв ратора, первый информационный вход которого соединен с первым информационным выходом блока пам ти, с информационным входом сумматора ча- сов и с первым информационным входом коммутатора блока сдвигающих регистров , а второй информационный вход - с вторым информационным входом коммутатора блока сдвигающих регистров и вторым информационным выходом блока пам ти, третий информационный вход которого соединен с информационным входом- триггера запроса на прерывание от таймера процессора, с информационным входом сумматора таймера процессора и с третьим информационным входом коммутатора блока сдвигающих регистров, выход-которого соединен с первым информационным входом блоком сдвигающих регистров, второй информационный вход которого  вл етс  входом устройства, а первый выход - информационным выходом устройства, при этом второй выход блока сдвигающих регистров соединен с третьим информационным входом блока пам ти и вторыми информационными входами коммутатора часов и коммутатора таймера процессора, управл ющий вход блока пам ти  вл етс  управл ющим входом устройства и соединен с управл ющими входами блока сдвигающих регистров ,, коммутатора часов, коммутатора таймера процессора, коммутатора блока сдвигающих регистров. На фиг.1 представлена структурна  схема устройства таймера; на фиг.2 - структурна  схема блока пам ти; на фиг.З - структурна  схема блока сдвигающих регистров; на фиг.4 структурные схемы сумматора часов (а У и сумматора таймера процессора (5-); на фиг.5 - структурна  схема формировател  запроса прерывани  от компаратора; на фиг.6 - структурна  схема коммутатора часов и коммутатора таймера процессора (а) и структурна  схема коммутатора блока сдвйгаюпщх регистров (S) на фиг.7 временна  диаграмма работы устройства . таймера. Устройство таймеров (фиг.1) содержит блок 1 пам ти, блок 2 сдвигающих регистров, счетчик 3 адреса, счетчик 4 коррекции, дешифратор 5 адреса, сумматор 6 часов, сумматор. 7 таймера процессора, коммутатор 8 часов, коммутатор 9 таймера процессора, коммутатор 10 блока сдвигающих регистров, формирователь 1 запроса на прерывание , от KOMiiapaTopa, триггер 12 запро- са на прерывание от таймера процессо ра, информационньй вход 13 параллель ного приема, управл ющий вход 14 устройства, выход J5 параллельной выдачи информации таймеров, выход 16 запроса на прерывание от компаратора выход 17 запроса на прерывание от таймера процессора, вход 18 константы коррекции, выход 19 дешифратора а реса, сдвиговый информационный вход 20 последовательного приема, адресный вход 21 блока пам ти, информационные входы 22-24, It выходы 25-27 блока пам ти, выход 28 переноса счет чика 3 адреса. Выходы сумматора 6 часов и сумматора 7 таймера процессо ра соединены соответственно с первым информационными входами коммутатора 8 часов и коммутатора 9 таймера процессора , выходы которых соединены соответственно с первым и вторым информационными входами.блока 1 пам ти, выход формировател  1 I запроса на прерывание от компаратора  вл етс  выходом 16 запроса на прерывание от компаратора, выход триггера 12 запроса на прерывание от таймера процессора  вл етс  выходом 17 запро са на прерывание от таймера процессора , вход 18 константы коррекции счетчика Д коррекции  вл етс  входом устройства, вход переноса счетчика коррекции соединен с выходом переноса счетчика 3 адреса, с первым управл ющим входом формировател  П за проса на прерывание от компаратора и с управл ющим входом триггера 12 запроса на прерывание от таймера процессора, а выход переноса - с вхо дом коэффициента пересчета счетчика . 3 адреса, адресный выход которого соединен с адресным входом блока I пам ти и с входом дешифратора 5 адреса , выход которого  вл етс  выходом 19 устройства и соединен с управ л ющими входами сумматора 6 часов, суйматора 7 таймера процессора, с вторым управл ющим входом формировател  11 запроса на прерывание от компаратора, первый информационный вход которою соединен с первым информационным выходом блока 1 пам ти с информационным входом сумматора 6 часов и с первымоинформационным входом коммутатора 10 блока сдвигающих регистров, а второй информационный вход - с вторьм информационным входом коммутатора 10 блока сдвигающих регистров и с вторым информационным выходом блока 1 пам ти, третий информационный выход которого соединен .с информационным входом триггера 12 запроса на прерывание от таймера процессора, с информационным входом сумматора 7 таймера процессора и с третьим информационным входом коммутатора 10 блока сдвигающих регистров , выход которого соединен с первым информационным входом блока 2 сдвигающих регистров, второй информационный вход которого  вл етс  входом 13 устройства, а первьй выход - с информационным выходом 15 устройства, при этом второй вьжод блока 2 сдвигающих регистров соединен с третьим информационным входом блока 1 пам ти и с вторыми информационными входами коммутатора 8 часов и коммутатора 9 таймера процессора , управл ющий вход блока 1 пам ти  вл етс  управл ющим входом 14 устройства и соединен с управл ющими входами блока 3 сдвигающих регистровJ коммутатора часов, коммутатора 9 таймера процессора, коммутатора 10 блока сдвигаюпщх регистров , Блок I пам ти (фиг.2 состоит из п-разр дных сегментов:1.I Часов 1.2 компаратора и 1.3 таймера процессора . Сегменты имеют обпщй адресный вход 21. Сегмент 1,2 компаратора имеет управл ющий вход 14. , Информаци  часов, компаратора и таймера процессора в соответствующих сегментах 1.1, 1.2 и 1.3 организована в виде m строк по k разр дов. В первой строке, имеющей .адрес Адр.Т располагаютс  младшие k разр дов (п-1с+1)/п, в строке с адресом Адр.2 следующие k разр дов {n-2k+l)/(n-2k+ +k) и т.д. Старшие разр ды располагаютс  в строке с адресом Адр. т. Блок 2 сдвигаюпщх регистров (фиг.З) содержит k m-разр дных регистров 29. Сумматор 6 часов (фиг.4а) и сумматор 7 таймера процессора (фиг.4б) содержат элемент ИЛИ 30, k-разр дный сумматор 31 на два входа,регистр 32 суммы и регистр 33 переноса. В сумматоре 7 таймера процессора имеетс  также логический элемент НЕ 34. Формирователь 11 (фиг.5} запроса на прерывание от компаратора содержит k-разр дную схему 35 сравнени , триггер 36 сравнени , триггер 37 711 запроса на прерывание от компаратора j элемент ИЛИ 38 и элемент НЕ 39. Коммутатор 8 часов и коммутатор 9 таймера процессора (фиг.бч содержи элемент НЕ 40, и разр дные элементы И 41 на два входа и элемент ИЛИ 42 на два входа. Коммутатор 10 блока сдвигающих регистров (фиг.б) содер шт элементы И 41 на два входа и элемент ИЛИ 43 .на три входа, На временной диаграмме (фиг.) дл  каждого гакта показаны: t, - мо- мент изменени  состо ни  счетчика 3 адреса, а также момент записи в триг гер 37 запроса на прерывание от компаратора (в конце цикла таймеров); t - момент по влени  достоверной информации на выходах блока 1 пам ти; t - момент.записи информации в блок 2 сдвигающих регистров, регистр 32 суммы, регистр 33 переноса, триггер 36 сравнени , триггер 12 запроса на прерывание от таймера процессора (в конце цикла таймеров). Работа устройства таймеров, основанна  на последовательно-параллельном способе обработки информации, имеет циклический характер. В каждом цикле таймеров к содержимому часов прибавл етс  единица, а из содержимого таймера процессора вычитаетс  единица. Одновременно ведетс  сравнение содержимого часов и компаратора, а также анализ содержимого таймера процессора. Обработка п-разр дной информации ведетс  последовательно по k-разр дов, начина  с младших, Цикл таймеров состоит из m последовательных тактов, которые отсч тываютс  счетчиком 3 адреса. Счетчи 3 адреса, работающий как и все устройство таймеров от системы синхрон зации ЭВМ,  вл етс  одновременно и генератором метки времени, определ  |Ющей разрешающую способность устрой ства таймеров. Длительность цикла таймеров t га Т, где Т - длительность такта. Начало цикла таймеров определ етс  адресом Адр.1 на счетчике 3 адреса, а конец - адресом Адр,т. Сигнал начала цикла таймеров снимаетс  с выхода дешифратора 5 адреса, а сигнал конца - с выхода переноса счетчика 3 адреса (или с выхода дешифратора 5 адреса . В каждом из m последовательных тактов цикла., начина  с первого, вы- полн етс  обработка очередных k разр дов п-разр дной информации таймеров . Процедура обработки следующа . Из блока 1 пам ти по сдресу Адр.1 считываютс  очередные k ,разр дов информации часов, компаратора и таймера процессора. Считанные k разр дов числа и компаратора сравниваютс  в фс м{ рователе 1 i запроса на прерывание от компаратора, результат сравнйкн  запоминаетс  и увеличиваетс  при сравнении последующих k разр дов. Одновременно со сравнением k разр дов часов пересчитываетс  в сутматоре 6 часов, а k разр дов таймера процессора - в сумматоре 7 таймер-а процессора, результат пересчета запоминаетс . Модифицированные k разр дов информации часов и таймера процессора соответственно через коммутатор 8 часов и коммутатор 9 таймера процессора записыЕзютс  з блок 1 пам ти по тому же адресу Адр.. I-. конце циклов таймеров в формирователе 11 запроса на прерывание от Kor-snapaTopa анализируетс  ре зультат последовательного сравнени  по k разр дов п-разр дного содержимого часов и компаратора и, если значение часов превышает значение компаратора , на выходе 16 по вл етс  запрос на прерывание от компаратора. В KOHie цикла таймеров анализируетс  также состо ние старшего знакового разр да информации таймера процессора и, если оно едд1ничное, взводитс  триггер 12 запроса на прерывание от таймера процессора, и на выходе 17 по вл етс  запрос на прерывание от таймера процессора. Числа m и k определ ютс  из соотноше- ни  ( . ь m. число разр дов информации таймеров; разрешающа , способность таймеров (дискретность отсчета времени) ; максимальное врем  считывани  информации из сегментов пам ти по некоторому адресу; -врем  обработки (суммировани , сравнени , анализа передачи) считанной информации; -максимальное врем  записи обработанной информации в сегменты пам ти по некото рому адресу; . ц - беретс  цела  часть отноfi t шени  -J СЧ ОБр -5Н Дробное значение k округл етс  до ближайшего большего целого значе ни  , которому соответствует новое , расширенное значение числа разр дов информации таймеров п k m Полученные при расширении старшие П|-п разр ды  вл ютс  не значащими. При занесении нового значени  в указанные разр ды записываютс  нули а при чтении информации таймеров, указанные разр ды игнорир тс . Из соотношений (дл  m и k) имеем два предельных варианта последова тельно-параллельного способа обработ ки информации - последовательна  обработка информации по одному разр  ду (самый экономичный вариант); Гт - параллельна  обработка информа ции (вариант, требующий наибольших затрат оборудовани ). При использовании дл  работы устройства таймеров .системы синхронизации с периодом следовани  синхросигналов Тд, соотношение дл  m при Период следовани  синхросигналов может быть не кратен требуемой разрешающей способности устройс ва таймеров At. Возникающа  при этом в соответствии с неравенством t ц m T. ошибка отсчета времени компенсируетс  счеТчиком 4 коррекции , который периодически .измен ет коэффициент пересчета m счетчика 3,адресов.При этом в цикле таймеров по вл ютс  дополни1ельные холостые тактыj которые не используютс  дл  обработки информации таймеров, а средн   длительность цикла таймеров t gpстановитс  равной требуемой разрешающей способности .устройства таймеров ut. Коэффициент пересчета 1 счетчика 4 коррекции задаетс  константой коррекции, подаваемой на вход 14 устройства таймеров в виде набора логических единиц и нулей при настройке устройства на заданный TIY, . Обращение к устройству таймеров происходит при выполнении команд: Выставить часы Установить компаратор , Установить таймер CPV, Запись в пам ть показани  часов, Запись в пам ть значени  компаратора , Запись в пам ть значени  таймера CPV. Управл ющие сигналы, соответствующие перечисленным командам, поступают на управл ющий вход 14 устройства таймеров в моменты времени, определ емые сигналами с выхода 19 дешифратора 5 адреса. Процедура обращени  к устройству таймеров по указаиньгх командам зависит от конкретного применени  устройства . Например, дл  микропрограммно-управл емой ЭВМ эта процедура следующа . При вьшолнении одной из команд обращени  вызываете соответствующа  микропрограмма. Сигналы с выхода 19 дешифратора 5 адреса используютс  дл  ветзлени  микропрограммы . Микроприказы обращени  поступают на вход 14 устройства таймеров и соответствующим образом воздей.ствуют на блоки 1, 2, 8, 9 и 10, Вход 13 и выход 15 устройства через микропрограммно-управл емые регистры и коммутаторы ЭВМ св заны с оперативной пам тью ЭВМ, В схемно-управл емой ЭВМ сигналы с выхода 19 дешифратора 5 адреса участвуют в формировании сигналов управлени  дл  устройства таймеров, При выполнении команд Выставить часы, Установить компаратор, Установить таймер CPV п-разр дна  информаци , поступающа  на вход 13 устройства таймеров записываетс  в блок 1 пам ти, измен   соответственно содержимое часов, компаратора и таймера процессора. Процедура записи следующа . В такте начала цикла таймеров происходит параллельна  запись в блок 2 сдвигающих регистров п-разр дной информации , поступающей на вход 13 устройства таймеров. В этом же такте млад шие k разр дов информации (n-k+I)/n с выхода блока 2 сдвигающих регистр через коммутатор 8 часов или коммутатор 9 таймера процессора, или непосредственно в зависимости от выполн емой команды поступают в блок 1 пам ти и записываютс  в соответствующий сегмент по адресу Адр.1. В следующем такте;происходит измене ние состо ни  счетчика 3 адреса, сдвиг информации в блоке 2 сдвигающих регистров в запись в блок 1 пам ти следующих k- разр дов информации (n-2k+l)(n-2k+k) по адресу Адр.2 и т.д. Таким образом, к концу данного цикла таймеров п-разр дсв информаци  из блока 2 сдвигающих регистров последовательно по k разр дов перепишетс  в блок 1 пам ти, и в соо ветствии с выполн емой командой уст новитс  новое значение часов, компаратора или таймера процессора. При выполнении команд: Запись в пам ть показани  часов, Запись в пам ть значени  компаратора, Запи в пам ть значени  таймера CPV содержимое часов, компаратора или тай мера процессора выдаетс  на выход 1 устройства таймеров. Процедура выдачи следующа . В такте начала цикла таймеров через коммутатор 10 блока сдвигающих регистров в зависимости от выполн емой команды младшие k разр дов информации (n-k+1)/п часов, компаратора или таймера процессора из блок 1 пам ти переписываетс  при сдвиге в блок 2 сдвигающих регистров. В следующем такте происходит измег нЙ1ие состо ни  счетчика 3 адреса и запись при сдвиге в блок 2 сдвига ющих регистров следующих k разр дов информации из блока 1 пам ти и т.д. Таким образом, к концу данного цикла таймеров п-разр дна  информаци  из блока 1 пам ти последователь но по k-разр дов перепишетс  в блок 2 сдвигающих регистров и ни вы ход 15 устройства таймеров в соответствии с выполн емой командой выд етс  информаци  часов, компаратора или таймера процессора. Процедура о ращени  к устройству таймеров не вли ет на функционирование блоков 3,5,6,7, II и 12 и сегментов 1.1 и 1 .3 блока I пам ти. Рассмотрим более подробно работу отдельных блоков устройства таймеров. Блок 1 пам ти. В начале каждого такта по адресу Адр.1 считываютс  k разр дов Ш1формации из сегментов 1,1 часов, 1.2 компаратора и 1.3 таймера процессора. В конце такта по тому же адресу Адр.1 производитс  запись k разр дов информации в сегмент 1.1 часов с выхода коммутатора 8 часов, в сегмент 1.3 таймера процессора - с выхода коммутатора 9 таймера процессора. Это либо нова  информаци , поступающа  с выхода 23 блока 2 сдвигающих регистров при выполнении команд Выставить часы, Установить таймер CPV, либо модифицированна  информаци , поступающа  соответственно с выходов сумматора 6 часов или сумматора 7 таймера процессора.. Запись в сегмент 1.2 компаратора производитс  в конце такта непосредственно с выхода блока 2 сдвигающих регистров только при вьшолне- НИИ команды Установить компаратор при по влении соответствующего микроприказа на управл ющем входе 14. Блок 2 сдвигающих регистров. Запись информации в блок 2 сдвигающих регистров производитс  либо параллельно (одновременно во все разр ды с входа 13, либо последовательно по 1. разр дов при сдвиге с входа 20, что определ етс  соответствующим микроприказом на управл ющем входе 14. Аналогично выдача информации блока 2 сдвигающих регистров производитс  либо параллельно с выхода 15, либо последовательно по k разр дов при сдвиге с выхода 23. Сумматор 6 часов (сумматор 7 таймера процессора). В каждом такте цикла таймеров на вход 25 (27) сумматора 31 пос упает первое слагаемое - пересчитываемые k-разр дрв информации часов (таймера процессора ). Второе слагаемое поступает с выхода, логического элемента 30, на которюм оцениваетс  состо ние регистра 33 переноса и состо ние счетчика 3 адреса. Результат суммировани  запоминаетс  на регистре 32 суммы и регистре 33 переноса. . Запись в регистр 33 переноса происходит только при по влении 1 на выходе логического элемента 30, т.е. при не равном нулю втором ела13 гаемом. В сумматоре 6 часов слагаемое на выходе элемента 30 принимает значение 1 при состо нии Адр.1 счетчика 3 ;адреса, или при единично состо нии триггера 33 переноса. В сумматоре 7 таймера процессора осуществл етс  вычитание, позтому слагаемое на выходе логического элемента 30 .принимает значение 1 дополнительном коде при состо нии Адр.1 счетчика 3 адреса или при нулеыом состо нии триггера 33 перенос Формирователь 1 запроса на прерывание от компаратора. В начале каждого цикла таймеров перед сравнением триггер 36 сравнени  сбрасываетс  в О сигналом, поступающим с выхода 19 дешифратора 5 ащеса, В каждом такте цикла таймеров на входы 25 и 26 схемы 35 сравнени  поступают соответственно k разр до информации часов и компаратора с выходов блока 1 пам ти. С выхода А в схемы 35 сравнени  резул тат сравнени  записываетс  в тригг 36. Если А В , то в триггер 36 запишетс  1, если А В, то в

W

U 30914 триггер 36запишетс  О. Записью управл ют элементы ИЛИ 38 и НЕ 39. Запись запрещаетс  (хранитс  результат предыдущего сравнени  при на личии сигнала равенства с выхода А в схемы 35 сравнени  или при наличии сигнала холостого такта, поступающего с выхода 19 дешифратора 5 адреса. В конце цикла таймеров по сигналу на входе 28, поступающему с выхода переноса счетчика 3 адреса,,. состо ние триггера 36 сравнени  переписываетс  в триггер 37 запроса на прерывание от компаратора, и если это состо ние единичное, с выхода 16 выдаетс  запрос на прерывание от компаратора. Вход 23 коммутатора 8 часов (коммутатор 9 таймера процессора и входы 25-27 коммутатора 10 блока сдвигающих регистров открываютс  соответствующими микроприказами на управл ющем входе 14. Устройство таймеров  вл етс  более простым и обеспечивает воз южность различных режимов работы устройства. Фиг.З

VfJ

а

19 2S

l

/

J/

Ж.

зг

33

Фк

/5 27

L

30

зг

ж:

53

52

l/ КЗ

Фи.5

Фиг.6

Claims (1)

1. УСТРОЙСТВО ТАЙМЕРОВ, содержащее блок памяти, сумматор часов, сумматор таймера процессора, коммутатор часов, коммутатор таймера процессора, формирователь запроса на прерывание от компаратора, триггер запроса на прерывание от таймера процессора, коммутатор блока сдвигающих регистров, причем выходы сумматора часов и сумматора таймера процессора соединены соответственно с первыми информационными входами коммутатора часов и коммутатора таймера процессора, выходы которых соединены соответственно с первым и вторым информационными входами блока памяти, выходы формирователя запроса на прерывание от компаратора и триггера запроса на прерывание от таймера процессора являются двумя' выходами устройства, отличающееся тем, что, с целью упрощения устройства при обеспечении возможности различных режимов работы, в него введены блок сдвигающих регистров, счетчик адреса, дешифратор адреса и счетчик коррекций, вход константы коррекции которого является входом устройства, вход переноса соединен с выходом перено- са счетчика адреса, с первым управляющим входом формирователя запроса на прерывание от компаратора и с управляющим входом триггера запроса на прерывание от таймера про-, цессора, а выход переноса - с входом коэффициента пересчета счетчика адреса, адресный выход которого соединен с адресным.входом, блока памяти и входом дешифратора адреса, выход которого является выходом 'устройства и соединен с управляющими входами сумматора часов, сумматора таймера процессора, с вторым управляющим входом формирователя запроса на прерывание от компаратора^первый информационный вход которого соединен с первым информационным выходом блока памяти, с информационным входом сумматора часов и первым информационным входом коммутатора блока сдвигающих' регистров, а второй информационный вход - с вторым информационным входом коммутора блока сдвигающих регистро'в и с вторым информационным выходом блока памяти, третий информационный вход которого соединен с информационным входом триггера запроса на прерывание от таймера процессора с информационным входом сумматора таймера профессора и с третьим информационным входом коммутатора блока сдвигающих регистров, выход которого соединен с первым информационным входом блока сдвигающих регистров, второй информационный вход которого является входом устройства, а первый выход информационным выходом устройства, при этом второй выход блока сдвигаю

   1163309 А щих регистров соединен с третьим информационным входом блока памяти и вторыми информационными входами коммутатора часов и коммутатора таймера процессора·, управляющий вход блока памяти является управляющим входом устройства и соединен с управляющими входами блока сдвигающих регистров , коммутатора часов , коммутатора ' таймера процессора , коммутатора блока сдвигающих ре гистров .