SU976477A1 - Ассоциативное запоминающее устройство и ассоциативный накопитель информации дл него - Google Patents

Description

(5) АССОЦИАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО И АССОЦИАТИВНЫЙ НАКОПИТЕЛЬ ИНФОРМАЦИИ ДЛЯ НЕГО

1

Изобретение относитс  к запоминающим устройствам и может быть применено в различных устройствах обработки и преобразовани  информации дл  реали-зации ассоциативной записи и воспроизведени  информации.

Известно ассоциативное запоминающее устройство,-содержащее входной и выходной регистры, матрицу ассоциативных запоминающих элементов 1. д

Однако это устройство не позвол ет использовать его при решении задачи воспроизведени  ранее записанной полной информации по ее произвольной части.15

Наиболее близким техническим реше- нием к данному изобретению  вл етс  ассоциативное запоминл ющее устройство, содержащее матрицу ассоциативных зам20

поминающих элементов, входной и выходной регистры, причем входы и выходы ассоциативных запоминающих элементов соединены соответственно с одноименными выходами входного и входами Виходного регистров случайными равномерно распределенными по всей матрице св з ми, что позвол ет воспроизводить ранее записанную полную информацию по ее произвольной масти 2J,

Однако эффективность работы этого устройства существенно зависит от количества ассоциативных запоминающих элементов, наход щихс  в матрице.

Дл  того, чтобы веро тность правильного -восстановлени  ранее записанной полной информации по ее произвольной части была бы равна единице или близка к ней, требуетс  значительное число ассоциативных запоминающих элементов, так как принцип работы этого-устройства основан на модели нейронной сети, способной к формированию условных рефлексов .З.

Claims (3)

1. Математический расчет модели нейронной сети показывает, что дл  получени  веро тности восстановлени  39 ранее записанной полной информации по ее произвольной части, равной нице или очень близкой к единице, требуетс  ассоциативных запоминающих элементов, что значительно усложн ет ассоциативный.накопител информации. При существующем уровне интегральной технологии техническа  реализаци  такого устройства нецелесообразна , так как она приводит к большим аппаратурным затратам и высокой потребл емой мощности, к сложной технологии изготовлени , что существенно снижает надежность устройства и даже делает практическое при менение такого устройства нецелесообразным . Цель изобретени  - повьшение наде ности устройства в целом, а также ег составной части - ассоциативного накопител  информации. Поставленна  цель достигаетс  тем что в устройство, содержащее входной и выходной регистры и ассоциативный накопитель информации введены входной и выходной коммутаторы, сдвигающий регистр, формирователь импульсов генератор тактовых импульсов, первый счетчик и блок задани  режимов, причем входы сдвигающего устройства под ключены к выходам формировател  импульсов , входы которого соединены с одними из выходов первого .счетчика и сдвигающего регистра, другие выходы которого подключены к одним из входов входного и выходного коммутаторов , другие входы которых соединен соответственно с выходами входного регистра и ассоциативного накопител  информации, а выходы - с одними из входов ассоциативного накопител  информации и входами .выходного регистра , другие входы ассоциативного нако пител  информации подключены к другим выходам первого счетчика, управл ющие входы коммутаторов и сдвигающего регистра и один из управл ющих входов первого счетчика соединены с выходами генератора тактовых импульсов , управл ющие входы выходного регистра и ассоциативного накопител  информации, другой управл ющий вход первого счетчика и вход генератора, тактовых импульсов соединены с выходами блока задани  режимов. Поставленна  цель достигаетс  также тем, что в ассоциативный накопитель информации, содержащий ключ. 7 второй счетчик и последовательно соединенные сумматор и пороговый элемент , причем одни из выходов второго счетчика соединены с входами ключа, введены адресный блок и запоминающа  матрица, причем один из входов адресного блока подключен к одному, из выходов порогового элемента, а выходы соединены с одними из входов запоминающей матрицы, другие входы которой подключены к одним из выходов второго счетчика, а выходы - к входам второго счетчика, входы сумматора и другие входы адресного блока  вл ютс  входами накопител , выходами которого  вл ютс  другие выходы порогового элемента и второго счетчика и выходы ключа. На фиг. 1 изображена структурна  схема ассоциативного запоминающего устройства; на фиг. 2 - структурна  схема ассоциативного накопител  инг формации; на фиг. 3 принципиальна  схема блока задани  режимов. | Предложенное устройство (фиг. 1) содержит входной регистр 1, соединенный с входным коммутатором 2, сдвигающий регистр 3 соединенный с входным коммутатором 2 и выходным коммутатором k, который подключен к выходному регистру 5, ассоциативный накопитель информации 6, формирователь 7 импульсов, служащий дл  формировани  кодовых последовательностей сигналов, генератор 8 тактовых импульсов, первый счетчик 9 и блок 10 задани  режимов . Накопитель 6 имеет входы 11-13 и выход Н. Формирователь 7 имеет вход 15 и выходы 16-17. Генератор 8 и блок 10 имеют выходы 18 и 19 соответственно . Ассоциативный накопитель информации (фиг. 2) содержит сумматор 20, пороговый элемент 21, запоминающую матрицу 22, адресный блок 23, второй счетчик 24 и ключ 25. Блок 10 задани  режимов (фиг. 3) представл ет собой пульт, содержащий переключатель 26, выключатели 27 и 28, потенциометры 29 и 30 и балластные резисторы 31-33. Устройство работает следующим образом . При подаче в режим записи п-разр дного полного двоичного информационного кода на входной регистр 1, блок 10 устанавливает некоторый порог модификации накопител  6 по входу 11, , выдает сигнал на разрешение модификации по входу 12, запускает генера-тор 8. Формирователь 7 параллельно по выходу 16 выставл ет на сдвигающем регистре 3 первый установочный код вида 1 ... 1110... О длины п, в котором количество двоичных 1 задано блоком 10 и равно т. Далее в каждом такте происходит сдвиг вправо этого установочного кода на сдвигающем регистре 3- Формирователь 7 работает следующим образом. Как только в каком-либо такте двоична  1 выходит из п-го разр да сдвигающего регистра 3 на вход 15 формировател  7, с его выхода 17 происходит засылка двоичной 1 в первый разр д сдвигающего регистра 3.В тактах кратным R{n-1) (, 1,..., М, где М - общее количество установо ных кодов) на сдвигающем регистре 3 происходит установка последующего установочного кода. Последующий установочный код получаетс  из предыду щего путем сдвига в нем одной из двоичных 1, например второй, установочный код имеет вид 1...11010...О третий - 1 ... 110010...0 и т.д. Далее будет происходить сдвиг второй двоич ной 1, третьей и т.д. Следует отметить , что все установочные коды имеют длину п и всегда содержат ровно m двоичных 1. Число m однозначно определ ет количество подключаемы к накопителю 6 разр дов входного регистра 1. В каждом разр де входного коммутатора 2 находитс  логический элемент ЗИ, поэтому в каждом такте, дли тельность которого задаетс  генератором 8, будет происходить подключение ко входам накопител  6 m соответ ствующих разр дов входного регистра |Причем активироватьс  будут те вхо . ды накопител  6, на которые будут поступать двоичные единицы из соответствующих разр дов входного регист ра 1. В накопителе 6 {фиг. 2) в i-ом такте происходит суммирование активированных входов в сумматоре 20, и, если это число превосходит некото рый порог модификации, происходит модификаци  накопител  6, разрешение которой производитс  путем подачи разрешающего сигнала с блока 10 на вход 12. Модификаци  накопител  6 заключаетс  в выработке пороговым. элементом 21 управл ющего сигнала И передачей его в адресный блок 23, который задает адрес однобайтового кода, хран щегос  в  чейках запоминающей матрицы 22, начина  с i-и и конча  (+7}-й, в считывании-ЭТОГО однобайтового кода и передама его на счетчик 2, который осуществл ет прибавление двоичной 1 в младший разр д этого кода и засылает полученный код в матрицу 22 на прежнее место. Если порог модификации не достигнут , то адресный блок 23 не задает адреса однобайтового кода и модификаци  накопител  6 не происходит Необходимо отметить, что перед началом записи во всех  чейках матрицы 22 наход тс  нули, а после записи двухсотп тидес ти п ти полных информационных сигналов какой-либо из однобайтовых кодов может прин ть максимальное значение, равное 11111111J Максимальное количество байтов, которые можно записать в матрицу 22, однозначно определ ет количество тактов , выдаваемых генератором 8 и подсчитанных счетником 9. После Р тактов , где Р - емкость матрицы 22 в бай тах, процесс записи заканчиваетс . Рассмотрим работу устройства в режиме воспроизведени . В этом случае блок 10 устанавливает некоторый порог воспроизведени  на входе 11 накопите выдает разрешающий сигнал на воспроизведение на вход 13 накопител  6, задает порог выходного регистра на выходе 19, снимает управл ющий сигнал со входа 12 накопител  6, на входной регистр 1 подаетс  произвольна  часть ранее записанных сигналов. В остальном процесс воспроизведени  аналогичен процессу записи и полностью повтор етс . Только в этом случае в зависимости от однобайтового кода, считанного из матрицы 22 и поступающего а каждом такте на вход ключа 25, е выхода ключа 25, который имеет управл емый коэффициент передачи , завис щий от однобайтового кода, будет выдаватьс  управл ющий сигнал на выход И накопител  Ь. Выходной коммутатор i осуществл ет в i-oM такте передачу управл ющего сигнала, поступающего с выхода 1 накопител  6, в соответствующие разр ды выходного регистра 5, а эти разр ды однозначно определ ютс  кодом , наход щимс  в i-ом такте на 797 сдвигающем регистре 3. образом, в каждом такте входы и выход накопител  6 оказываютс  соединенными соответственно с одноименными выходами входного 2 и входами выходного k регистров , а за Р тактов входы и выход накопител  6 оказываютс  равномерно распределенными по всей длине входного и выходного регистров. В каждом разр де выходного регист ра 5 происходит последовательное сум мирование в каждом такте управл ющих сигналов с выходного коммутатора k, После Р тактов происходит сравнение полученных сумм в каждом разр де с порогом выходного регистра блоком 10 Если порог достигнут, то в соответствующих разр дах выходного регистра 5 вырабатываютс  двоичные 1, в про тивном случае - нули. Таким образом, на выходе устройства получаетс  полный восстановительный сигнал по произвольной его части. Предложенное устройство оказывает с  особенно эффективным в тех случа х , когда требуетс  обеспечить малые аппаратурные затраты, небольшую потребл емую мощность и при этом очень высокую веро тность правильного восстановлени  ранее записанных сигналов по их произвольным част м. Формула изобретени  1. Ассоциативное запоминающее уст ройство, содержащее входной и выходной регистры и ассоциативный накопитель информации, отличающе ес  тем, что, с целью повышени  надежности устройства, в него введен входной и выходной коммутаторы, сдвигающий регистр, формирователь импульсов тенератор тактовых импуль сов, первый и блок задани  режимов, причем входы сдвигающего регистра подключены к выходам формировател  импульсов, входы которого соединены с одними из выходов первог счетчика и сдвигающего регистра, дру гие выходы которого подключены к одним из входов входного и выходного 7 коммутаторов, другие входы которых соединены соответственно с выходами входного регистра и ассоциативного накопител  информации, а выходы - с одними из входов ассоциативного накопител  информации и входами выходного регистра, другие входы ассоциативного накопител  информации подключены к другим выходам первого счетчика, управл ющие входы коммутаторов и сдвигающего регистра и один из управл ющих входов первого счетчика соединень с выходами генератора тактовых импульсов, управл ющие входы выходного регистра и ассоциативного накопител  информации, другой управл ющий вход первого счетчика и вход генератора, тактовых импульсов соединены с выходами блока задани  режимов. 2. Ассоциативный накопитель информации содержащий ключ, второй счетчик и последовательно соединенные сумматор и пороговый элемент, причем одни из выходов второго счетчика соединены с входами ключа, отличающийс  тем, что, с целью повышени  надежности накопител , в него введены адресный блок и запоминающа  матрица, причем один из входов адресного блока подключен к одному из выходов порогового элемента, а выходы соединены с одними из входов запоминающей матрицы, другие входы которой подключрчы к одним из выходов второго счетчика а выходы - к входам второго счетчика, входы сумматора и другие входы адресного блока  вл ютс  входами накопител , выходами которого  вл ютс  другие выходы порогового элемента и второго счетчика и выходы ключа. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 9t999, кл. G 11 С , 197.
2. 2.Авторское свидетельство СССР по за вке № 26 6667/ f -2, кл. G 11 С 15/00, 1978 (прототип).
3. 3. Биофизика, т. 23, ff 6, 1978, с. 1069.

   /V /V

   i

   Sh

   1ж

   /

   rv.

   f

   h

   e

   ./