SU888115A1 - Датчик случайных чисел - Google Patents

Description

Изобретение относитс  к вычислительной технике и может быть исполь зовано при моделировании случайных процессов. Особенно: эффективны подобные устройства при пост эоении испытательной аппаратуры, вход щей в состав вычислительно-моделирующих комп лексов. На выходе такой аппаратуры требуетс  получать до нескольких де с тков потоков случайных величин (чисел), подаваемых на испытуемый объект. Эффективны аппаратурные датчики случайных чисел и в качестве специализированного внешнего устройств к ЭВМ. При этом к датчикам предъ вл етс  р д часто противоречивых тре бований, например, необходимость достижени  требуемого быстродействи и достаточно проста  схемно-констру тивна  реализаци . Одним из перспективных направлений в создании датчиков случайных чисел  вл етс  разработка принципиально новых схемных решений, позвол ющих сн ть противоречи  в техни ческих требовани х и повысить эффек тивность новых решений по сравнению с известными . Известны датчики случайных чисел, основными узлами которых  вл ютс  блок пам ти, генератор первичных равноверо тностных двоичных чисел, веро тностные вентили, схемы сравнени , схемы дешифрации, элементы И и ИЛИ, реализующие дл  получени  чисел с требуемым распределением метод обратных функций, методы рекуррентного и минимаксного преобразований. Эти датчики, работающие по параллельному способу формировани  всех цифр выходного случайного числа, сложны, хот  и обеспечивают наибольшее быстродействие . Более просты схемы датчиков случайных чисел,реализующие метод условных веро тностей,по которому цифры выходного случайного числа формируютс  последовательно, начина  со старшей. Рассмотрим эти схемы более детально . Известен датчик случайных чисел, содержащий мультивибраторы и генератор случайных импульсов, подключенные через элементы И к первым .входам соответствующих триггеров, образующих регистр хранени  случайных чисел, причем вторые входы триггеров подключены к установочному входу

датчика. Недостатками этого датчика  вл ютс  сложность организации цифрового управлени  характеристиками формируемых случайных чисел и невысокое быстродействие из-за большого .числа аналоговых элементов и операций 1 .

Известен датчик случайных чисел, содержащий генератор равномерно распределенных случайных чисел, регистр хранени  случайных чисел, генератор тактовых импульсов, счетчик тактов, дешифратор кодовых комбинаций, дец1ифратор законов распределени , из- бирательную схему, многоканальный генератор случайных импульсных потоков/ веро тностный вентиль, элементы И и элементы ИЛИ. Датчик реализует генерирование случайных чисел по методу условных веро тностей последовательно - цифра за 1 ифрой 2 .

Недостатком устройства  вл етс  его сложность из-за необходимости использовани  сложных генератора случайных импульсов и тактирующего генератора. Другим недостатком  вл етс  невысокое быстродействие из-за поочередного многотактного формировани  всех цифр старших разр дов случайного числа.

Наиболее близким техническим решением к изобрет.ению  вл етс  датчик случайных чисел, содержащий блок пам ти , генератор тактовых импульсов, генератор равноверо тных двоичных чисел, блок формировани  двоичных случайных цифр (включающий веро тностный вентиль), регистр хранени  случайных чисел,дешифратор кодовых комбинаций,дешифратор номера разр да избирательную схему.Недостатком устройства  вл етс  его невысокое быстродействие из-за последовательного формировани  цифр старших разр дов случайного числа 3.

Целью изобретени   вл етс  повышение быстродействи  датчика случайных чисел.

Поставленна  цель достигаетс  тем что датчик случайных чисел, содержащий первый ключ, к первому входу которого подключен выход первого блока пам ти, первый регистр хранени  случайного числа, включающий N основных триггеров и М дополнительных триггеров , выходы которых  вл ютс  выходом датчика случайных чисел, генератор равйоверо тных двоичных чисел, выход котцррго соединен с вторым входом (Первого ключа и установочными входами М дополнительных триггеров первого регистра хранени  случайного числа , а также генератор тактовых импульсов , выход которого подключен к выходу генератора равноверо тных двоичных чисел, к третьему входу первого ключа и входу синхронизации первого регистра хранени  случайного числа, снабжен дополнительными (N-1)

регистрами хранени  случайного числа разр дность которых возрастает соответственно на один от 1 до (N-1)-, (N,-1) блоками пам ти и (N-1) ключами первые входы которых подключены к выходам соответствующих блоков пам ти, вторые входы - к выходу генератора равноверо тных двоичных чисел, треть входы - к выходу генератора тактовых импульсов и ко входам синхронизации регистров хранени  случайных чисел соответственно. Выход каждого из веро тностных вентилей подключен к установочному входу триггера младшего ;разр да соответствующего регистра хранени  случайного числа. Выходы рар дных триггеров каждого предыдущего регистра хранени  случайного числа , расположенного в пор дке возрастани  числа разр дов, подключены к установочным входам старших разр дных триггеров последующего регистра хранени  случайного числа и к адресным входам последующего блока пам ти .

На чертеже изображена структурна  схема датчика,

датчик содержит N блоков пам ти ((), f/ ключей (), регистры хранени  случайного числа (3 -3jjj ), генератор равноверо тных двоичных чисел 4 и генератор тактовых импульсов 5.

Первые входы ключей подключены к выходам соответствующих блоков пам ти , . вторые входы - к выходу генератора 4 и установочным входам дополнительных триггеров ((N+1) ...,(N+M)) регистра Зу, третьи входы - к выходу генератора 5 и ко входам синхронизации регистров 3 -Зц, выходы разр дных триггеров каждого предыдущего 3 из которых подключены к установочным входам старших разр дных триггеров последующего регистра хранени  случайного числа и к адресным входам последующего L(VH блока пам ти.

Блок пам ти 1 служит дл  хранени  и выдачи кодов веро тностей по влени  единичного значени  соответствующей разр дной цифры выходного случайного числа с требуемым законом распределени . Ключи 2 реализуют поразр дное логическое перемножение кодов с выходов генератора 4 и блоков пам ти 1 и выделени  хот  бы одного единичного результата. Регистры 3 реализуют хранение частично сформированных случайных чисел, полностью сформированное (N+M)-разр дное число , распределенное по требуемому закону , образуетс  на N-M регистре 3. Генератор 4 формирует первичные слу чайные числа, используемые дл  формировани  разр дных цифр выходного случайного числа с требуемым законом распределени . Генератор 5 вырабатывает поток импульсов, синхронизиру щих работу всего устройства. Устройство функционирует следую щим образом. Дл  получени  на выходе датчика первого полностью сформированного случайного числа, распределенного по требуемому закону, при запуске датчика случайных чисел необходимо N тактов, после чего числа .с требу мым распределением получают на выходах датчика в каждом такте. Например, при на выходе дат . ка с заданной веро тностью по вл  етс  одно четырехразр дное число и 16 возможных. Каждому двоичному числу соответ ствует веро тность Р его по влени котора  определ етс , исход  из тр буемого закона распределени . В соответствии с этим веро тност «о влени  единицы в старшем разр де выходного случайного числа равна Р(а 1),, н-Р,о , +Р,2. +Р, +Р,4 -f Веро тность по влени  нул  в старше разр де равна Р (а 0) Р .+Рз+Р4 I Веро тность по влени  единицы во втором разр де выходного числа зави сит от того, какое значение прин л старший разр д. Например, при P.,.+P,.4R +Р. Р()(а,м)- .. S Р(а,-1) при а 0 РС + P(q,-H)V-o)- Аналогично веро тности., по влени  нул  во втором разр де РК-«, Р(а,.о.с,.о,- ТаУоУ Дл  нормального функционировани  датчика Достаточно хранить в блоках пам ти следующие услови  веро тности: в первом блоке пам ти - Р(), во втором блоке пам ти - Р()гР( 0) в третьем блоке пам ти - Р ( 1 ,) Р(аз ,а,0) .Р(,а2 1) Р(,) в четвертом блоке пам ти - Р(.1,а 1,а.1) Р(а.1/а%1,а2 1,а,0) Р(.1,,) Р(а4 ,,а,0) Р(а,1/а 0,,а,1) Р(а4 ,,) Р(а4 1/а 0,а,,а, 1) Р(,а2.0,) . Итого в блоках пам ти хранитс  15 значений веро тности вместо 16 (т.е. (N-1) значений вместо N). Значени  уже сформированных старших разр дов выходного случайного числа служат адресом выборки из i-ro блока пам ти веро тности по влени  единицы в очередном i-м разр де выходного случайного числа. Таким образом, значительно упрощена система адресации блоков пам ти. Рассмотрим функционирование устройства в динамике. Двоичное число с выхода генератора 4 поступает на вторые входы ключей , на первый вход первого из которых (2) поступает код веро тности по влени  единицы в старшем разр де выходного случайного числаN P(aiM)--s р где PI безусловна  веро тность по влени  1-го числа на выходе датчика. содержащего в старшем разр де, В результате этого на выходе веро тностного вентил  по вл етс  сигнал либо О,который поступает на установочный вход старшего триггера первого регистра 3.

Ко второму такту информаци , хран ща с  в старшем триггере первого регистра 3 , подаетс  на установочный вход старшего триггера второго регистра Ъ и на адресный вход второго блока пам ти 1,, что вызывает по вление на его выходе кода веро тности по влени  единицы во втором разр де выходного случайного числа (с учетом услови , что , либо ). Такие веро тности определ ютс  следующими выражени ми:

- PCcia- fa.o)- (а,-Ь),

i-N|4+)

P(ai-o)-f-P(a,-i) PCao-H/QiH)-S p IP (a,--/).

i- N|4ti

Таким образом, младшие разр ды выходного случайного числа формиру;ютс  в условной веро тности, опреде .л емой значени ми ранее полученных старших разр дов и требуемым законом распределени .

Двоичное одноразр дное число, полученное в результате поразр дного логического перемножени  во втором веро тностном ключе 2,когда условна веро тность по влени  единицы во втором разр де выходного случайного числа и случайного числа с выхода генератора 4, поступает на установочный вход второго триггера, второго регистра Зз..

Одновременно с этим в первый регистр 3 записываетс  значение старшего разр да очередного случайного числа, сформированного параллельно с получением второго разр да данного случайного числа.

Следовательно, до окончани  первых N тактов работы датчика на выходе его отсутствует случайное число, а в регистрах 3 - 3 , хран тс  k(j+i)-My такту .частично сформированные случайных числа разр дностью соответстненно от 1 до .

Процесс распростран етс  по регистрам 3/1 - 3 |ij аналогично до тех пор, пока не будет сформирован младший разр д первого (с момента запуска ) выходного случайного числа. Затем после окончани  первых N тактов случайные числа поступают на выход устройства на каждом такте, так как старшие (N-1) разр дов формируютс  параллельно на предыдущих тактах и поступают в N-й регистр, хранени  случайного числа 3 из предыдущего {N-1)го регистра, N-й разр д формируетс  путем поразр дного логического перемножени  кода условной веро ности по влени  единицы в младшем разр де выходного случайного числа из блока пам ти Ifj и случайного числа , поступающего с выхода генератора 4.

Реализованный в предлагаемом уст .ройстве способ формировани  случайнгтлх чисел может быть назван конвейерным , так как каждое отдельное число проходит от регистра к регистру формиру сь по част м, как при конвейерной сборке, до получени  полностью собранного числа через N тактов, где N - разр дность числа, определ юща  его распределение.

Повышение быстродействи  и выдача полноразр дных случайных чисел в каждом такте обеспечиваютс  параллельны и одновременным приформированием младших разр дов к частично сформированным числам в каждом регистре 3 (на каждом рабочем месте конвейера ) с последующей передачей полуфабриката в регистр ,из которого в свою очередь в этот момент -аналогичный полуфабрикат был передан в регистр т.д.

В последние М (младших) разр дов выходного регистра Зщ могут быть двзаписаны равномерно распределенные числа, формируемые генератором 4, дл  уменьшени  дискретности квантовани  по аргументу, при воспроизведении случайных величин с непрерывными функци ми распределени .

Технико-экономическа  эффективность предлагаемого датчика случайных чисел опрел;ел етс  высоким быстродействием , сочетающимс  с достаточной простотой технической реализации .. .

Быстродействие устройства в установившемс  режиме, т.е. через N тактов после запуска, равно быстродействию схем, работающих по методу обратных функций 1 или мини-максному 2-3.

Структура высокорегул рна, чтодела .ет перспективным выпуск датчика в виде интегральной схемы специального назначени .

Claims (3)

1.Авторское свидетельство СССР № 351209, кл.;: G 06 F 7/58, 1970.

2.Авторское свидетельство СССР № 430368, кл. G Об F 7/58, 1972.

3.Авторское свидетельство СССР 5 185569, кл, G 06 F 7/58,1964 (прототип ) .