SU960842A1 - Цифрова интегрирующа структура - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и предназначено дл  решени  широкого класса задач, описываемых системами дифференциальных и алгебраических уравнений и уравнени ми , свод щимис  к дифференциальным , а также дл  моделировани  сложных процессов и объектов.

Известна цифрова  интегрирующа  структура, содержаща  решающие блоки , блок коммутации, блоки ввода и вывода, блок управлени  и предназначенна  дл  решени  широкого класса задач, описываемых системами-дифференциальных и алгебраических уравнений и уравнени ми, свод щимис  к дифференциальным { .

Недостатком известной цифровой интегрирующей структуры (ЦИС)  вл етс  мала  вычислительна  мощность, увеличению которой преп тствуют боль шие затраты оборудовани , возникающие при этом и не позвол ющие практически создать ЦИС большой мощности.

Наиболее близким техническим решением к изобретению  вл етс  ЦИС, содержаща  решающие блоки, блоки ввода и вывода, блоки управлени , набора и коммутации, причем выход блока набора соединен с группой входов каждого решающего блока, а вход с-первым выходом каждого решающего блока, первый выход блока ввода соединен с первым входом каждого решающего блока, первый выход блока управлени  - с входом блока ввода и вторым входом каждого решающего блока, а вход блока управлени  - с ,5 вторым выходом каждого решающего блока и с первым входом блока вывода, второй вход которого соединен с вторым выходом блока управлени , перва  группа входов блока коммутации соединена с вторым выходом блока ввода, а каждый вход второй группы входов блока коммутации соединен также с первым выходом соответствующего решающего блока, перва  группа 9ХОДОВ каждого решающего блока соединена с соответствующей группой выходов блока коммутации f2j, Недостатком известной ЦИС  вл етс  мала  вычислительна  мощность, не позвол юща  моделировать сложные про . цессы и объекты. Увеличению вычислительной мощности известной структуры преп тствуют возникающие большие затраты оборудовани  на коммутацию решающих блоков. Вычислительна  мощность ее может составл ть лишь 20-50 решающих блоков. Целью изобретени   вл етс  сокращение аппаратных затрат ЦИС. Поставленна  цель достигаетс  тем что в цифровую интегрирующую структуру , содержащую блок ввода, блок вы вода, блок управлени , блок коммутации , вычислительные блоки, причем первый выход блока управлени  соединен с входом блока ввода и управл ющими выходами вычислительных блоков, а второй выход - с первым входом бло ка вывода, дополнительно введены бло динамических регистров, блок квантованных приращений и блок задани  выборки интеграторов, причем управл ющий вход блока динамических регистров соединен с первым выходом блока управлени , а выходы - с входами блока вывода и входами подынтегральной функции вычислительных блоков соответственно,вход начального значен подынтегральной функции блока динамиче ких регистров соединен с первым выходом блока ввода, входы подынтегральной функции - с выходами суммы значений подынтегральной функции вычислительных блоков, выходы остатков интеграла которых соединены с первой груп пой входов блока квантованных прит ращений и .входами остатков интегралов блока динамических регистров, втора  группа входов блока квантованных приращений соединена с третьи выходом блока управлени , а выходы с первой группой входов блока ком .мутации, втора  группа входов которого соединена с выходами блока зада ни  выборки интеграторов, первый вход которого соединен с вторым выходом блока ввода, а второй - с третьим выходом блока управлени , входы приращени  подынтегральной функции вычислительных блоков соединены с выходами блока коммутации. Кроме того, блок динамических регистров содержит п динамических регистров , каждый из которых состоит из К регистров подынтегральной функции , К регистров остатка интеграла, первой и третьей группы элементов И элементу в группе, второй и четвертой группы элементов И по К элементов в группе, двух групп из (K-l) элементов НЕ, входного элемента ИЛИ и двух выходных элементов ИЛИ, причем выход i-ro регистра подынтегральной функции соединен с первым входом i-ro элемента И первой группы за исключением К-го регистра подынтегральной функции, выход i-ro элемента И первой группы соединен с входом (i+l)-ro регистра-подынтегральной функции, вход первого регистра подынтегральной функции соединен с выходом входного элемента ИЛИ, входы которого  вл ютс  входами подынтег-ральной функции блока, выходы регистров подынтегральной функции соединены с первыми входами соответствующих элементов И второй группы, выходы которых подключены к входам первого выходного элемента ИЛИ, выход которого  вл етс  выходом подынтегральной функции блока, вторые входы элементов И второй группы и входы элементов- НЕ первой группы подключены к управл ющим входам блока, аыходы. элементов НЕ этой группы соединены с вторыми входами элементов И первой группы, выходы регистров остатков интегралов, кроме К-го, соединены с первыми входами элементов И третьей группы, выход i-ro элемента И третьей группы соединен с входом (i+l)-ro регистра остатка интеграла,вход первого регистра остатка интеграла  вл етс  входом остатка интеграла блока, выходы регистров остатка интеграла соединены с первыми входами соответствующих элементов И четвертой группы, выходы которых подключены к входам второго выходного элемента. ИЛИ, выход которого  вл етс  выходом остатка интеграла блока, вторые входы элементов И четвертой группы и входы элементов НЕ второй Группы соединены с управл ющими входами блока, выход i-ro элемента НЕ второй группы соединен с вторым входом i-ro элемента И третьей группы. При этом блок коммутации содержит К-групп двухвходовых элементов И, первые входы которого  вл ютс  входами квантованных приращений блока, а вторые - управл ющими, входами блока , а выходы  вл ютс  выходами блока . Кроме того, блок управлени  содержит три триггера, наборное поле, два дешифратора, группу триггеров, регистр, счетчик, две группы элементов И, п ть элементов И, три элемента задержки, элемент НЕ, три элемента ИЛИ, группу элементов сравнени  и генератор импульсов, причем первый выход наборного пол  соединен с входом установки единицы первого триггера, выход которого соединен с первым входом первого элемента И, вы ход которого через первый элемент за держки соединен с первыми входами первого и второго элементов ИЛИ, вто рой выход наборного пол  соединен с входом установки единицы второго три гера, выход которого соединен с первым входом второго элемента И, выход которого соединен с входом установки единицы третьего триггера и че рез второй элемент задержки с первым входом третьего элемента ИЛИ, вы ход которого подключен к входу установки нул  второго триггера, выход первого элемента ИЛИ соединен с входами установки нул  первого и третье го триггеров, третий выход наборного пол  соединен с вторыми входами , второго и элементов ИЛИ, выход второго элемента ИЛИ соединен с первым входом счетчика, груп па выходов наборного пол  соединена входами первого дешифратора и первой группой входов элементов сравнени  группы, втора  группа входов группы элементов сравнени  соединена с выходами счетчика, второй вход которого соединен с выходом третьего элемента И, выход элементов сравнени  группы через третий элемент задержки соединен с первым входом четвертого элемента И и через элемент НЕ с первым входом третьего элемента И, выход третьего элемента задержки соединен с вторым входом первого элемента И, вь1ход третьего триггера сое динен с вторыми входами третьего и четвертого элементов И, выход четвертого элемента И соединен с третьим входом счетчика, выходы которого сое динены с входами второго дешифратора выходы которого соединены с первыми входами элементов И первой группы, выход генератора импульсов соединен с входом синхс-онизации регистра, выходы которого соединены с первой гру ПОЙ входов элементов И второй группы и входами п того элемента И, выход которого соединен с информационным входом регистра, выходы элементов И второй группы,соединены с входами триггеров группы, третьими входами первого, третьего и четвертого элементов И, вторым входом второго элемента И, выход триггеров группы соединен с вторыми входами элементов И первой группы, третий и четвертый выходы наборного пол , выход третьего триггера, выходы первого дешифратора , выходы элементов И второй групг пы, выходы триггеров группы и генератора импульсов подключены к„первой группе выходов блока, третий выход наборного пол , выход второго элемента И, выходы элементов И второй группы и генератора импульсов  вл ютс  выходами блока второй группы, выходы элементов И первой группы и третий выход наборного пол   вл ютс  выходами блока третьей группы. Блок задани  выборки интеграторов содержит п дешифраторов, группу элементов ИЛИ и п регистров, причем информационные входы регистров  вл ютс  информационными входами блока, а входы синхронизации - управл ющими входами блока, i-e выходы регистров соединены с входами i -х элементов ИЛИ группы, выходы этих элементов сое динены с входами дешифраторов, выходы которых  вл ютс  выходами блока. Блок квантованных приращений состоит из регистра и двухвходовых элементов И, первые входы которых  вл ютс  информационными входами блока, а вторые - управл ющими входами блока , выходы элементов И подключены к входам регистра, выходы которого  вл ютс  выходами блока. На фиг. 1 представлена блок-схема ЦИС; на фиг. 2 - схема реализации блока динамических регистров; на фиг. 3 - то же, вычислительного блока; на фиг. - то же, блока управлени . В состав ЦИС СФИГ.1) вход т блоки 1-3 управлени , ввода и динамических регистров соответственно ,вычислительные блоки 4, блоки вывода, квантованных приращений, коммутации и задани  выборки интеграторов, причем блок 6 квантованных приращений включает узлы 9 выделени  приращений, блок 7 коммутации включает К групп двухвходовых элементов И 10, а блок 8 задани  выборки интеграторов - п дешифраторов 11, группу элементов ИЛИ и п регистров 13. В состав блока 3 динамических регистров ( фиг.2 вход т п динамически регистров, каждый из которых состоит из К регистров Tt подынтегральной функции, первой группы элементов И 1 входного элемента ИЛИ 16, второй гру пы элементов И 17,. первого выходного элемента ИЛИ 18, первой группы элементов НЕ 19, К регистров 20 остатка интеграла, третьей группы элементов И 21, четвертой группы элементов И 22, второго выходного элемента ИЛИ 23, второй группы элементов НЕ 2-. В состав каждого вычислительного блока 4 ЦИС ( фиг.З.) вход т узел 25 масштабировани , сумматор 2б входных приращений, сумматор 27 подынтеграль ной функции, узел 28 умножени , сумматор 29 остатка интеграла. Блок 1 управлени  (фиг.4 ) включае наборное пол.е 30, первый триггер 31, первый элемент И 32, первый элемент 33 задержки, первый элемент ИЛИ 34, третий 35 и второй 36 триггеры,второй элемент И 37, второй элемент 38 задержки, третий 39 и второй 40 элементы ИЛИ, первый дешифратор 41, гру пу элементов 42 сравнени , счетчик 4 второй дешифратор 44, первую группу элементов И 45, третий элемент 46 задержки, элемент НЕ 47, четвертый 48 и третий 49 элементы И, вторую группу элементов И 50, регистр 5Г, генератор 52 импульсов, п  тый элемент И 53, группу триггеров 54. Блок -1 управлени  предназначен дл выработки управл ющих сигналов, необ ходимых дл  работы устройства, блок 2 ввода - дл  ввода настроечной информации (начальных значений подынте . ральных функций и программ коммутации ) в регистры 14 блока 3 динамических регистров и в регистры 13 бло ка 8 задани  выборки интеграторов. Вычислительные блоки 4 - это устройства интегрировани , выполн ющие численное интегрирование по Стилтьесу . Их количество (п), а также способ обработки информации в них выбираютс  в зависимости от требуемой вычислительной мощности ЦИС N и ее быстродействи . Блок 3 динами ческих регистров предназначен дл  хранени .и передачи значений подынтегральной функции и остатка интеграла и состоит из регистров подынтегральной функции разр дностью, равной t, и N регистров остатка интеграла разр дностью f, которые объединены в 2п динамических регистра по К последовательно соединенных регистров подынтегральной функции или регистров остатка интеграла в каждом. Длина динамических регистров может измен тьс  от до К-1 кра.тно сигналом из блока 1 управлени  и определ етс  при программировании задачи. Блок 5 вывода, предназначен дл  вывода результатов решени . Блок 6 -квантованных приращений состоит из N узлов выделени  приращений , предназначенных дл  выделени  и хранени  квантованных приращений, причем выделение квантованных приращений , т.е. квантование приращений , представл ет собой операцию выделени  определенной группы разр доз , алгоритм которой имеет вид (vz) где V Z - квантованное приращение; V Z неквантованное приращение; функци  расчленени , выдел юща  два знаковых разр да и разр дов после зап той. Неквантованные приращени  поступают в блок 6 из вычислительных блоков 4, причем подключение соответствующей группы из п узлов выделени  приращений к выходам п вычислительных блоков 4 происходит на каждой итерации автоматически подачей соответвующих сигналов из блока 1 -управлени . Блок 7 коммутации состоит из dnN двухвходовых (d - количество входов вычислительного блока 4) элементов И 10 и предназначен дл  передачи приращений из соответствующих узлов 9 выделени  приращений блока 6 на соответствующие входы вычислительных блоков 4 в соответствии с программой коммутации, хранимой в блоке 8. Блок 8 задани  выборки интеграторов представл ет собой К регистров 13 разр дностью dn-IloggN (где наименьшее целое число, большее X), dn дешифраторов 11 и dnflogJ lj элементов ИЛИ с К входами в группе элементов ИЛИ 12 и предназначен дл  записи и хранени  программ коммутации вычислительных блоков k и управлени  их коммутацией через блок 7Блок 8-вместе с блоком 7 коммутации обеспечивает -по сигналу из блока 1 управлени  соединение любого из N узлов 9 блока 6 с любым из dn входо п вычислительных блоков Д. Решение задач на предлагаемой ЦИ осуществл етс  приближенными метода ми численного интегрировани . Результаты решени  получаютс  в виде числовых значений искомых величин ч рез равные интервалы времени. Решаема  задача представл етс  в виде симметричной формы уравнений Шеннона Лрк,- dZj1 1 г- I, K %K-dV; dz dx; . YpK(XD) ; К 2,3 N, где Арк.,и 1,2,3,..., N)  в л ютс  посто нными коэффициентами, принимающими значени  О или 1 в зависимости от решаемой задачи. Пр моугольные матрицы, составлен ные из коэффициентов АлцУ, вм те с вектором начальных условий Урко (к 1,2,3,..., N) полностью задают программу решени  задачи. В предлагаемой ЦИС обработка информации одного типа решени  производитс  массивами по п вычислительных блоков в каждом. В соответствии этим пр моугольные матрицы коэффициентов Ар,(и А и вектор начальных условии при программировании за дачи разбиваютс  произвольным образом на клеточные матрицы размерност n-N , где N - количество вычислител ных блоков в структурной схеме решае мой задачи (N :N). Кажда  клеточна  матрица задает программу коммутации соответствующей группы из п вычислительных блоков. Отношение всего числа вычислитель ных блоков в структурной схеме решаемой задачи (N) к числу вычислительных блоков в ЦИС (п) дает количество обрабатываемых групп т, которое определ ет длину динамических р гистров, т.е. ,Длина динами ческих регистров в блоке 3 в этом случае- равна т- и устанавливаетс  подачей соответствующих сигналов из блока 1 управлени . Цифрова  интегрирующа  структура работает следующим образом. После включени  источника питани  интегрирующей структуры генератор 52 импульсов начинает выдавать тактирующие импульсы, которые поступают на вход синхронизации регистра 51 и осуществл ют сдвиг той случайной информации , котора  записываетс  в регистр 51 при включении источника питани . Так как на входы элемента И 53 поступают сигналы с нулевых выходов четных разр дов регистра 51, за исключением последнего разр да, то лока не произойдет обнуление регистра 51 на выходе элемента И 53 сигнал отсутствует . Лишь после обнулени  регистра 51 на выходе элемента И 53 по вл етс  сигнал, который поступает на информационный вход регистра 51, и в первый разр д этого регистра записываетс  единица. В следующем такте подачей тактирующих сигналов с выхода генератора 52 эта единица сдвигаетс  во второй разр д.регистра 51 а в первый разр д записываетс  нова  единица. Сигналы с единичных выходов регистра 51 поступают на входы группы элементов И 50, состо щих из двухвходовых элементов И, на входы которых поступают сигналы соседних разр дов регистра 51, а на выходах образуютс  распределенные временные импульсы . Причем при записи единицы во второй разр д регистра 51 на одном из входов элемента И 53 по вл етс  нулевой сигнал, который закрывает этот элемент, и прохождение сигнала на информационный вход регистра 51 прекращаетс . Записанный в регистр 51 сигнал, представл ющий собой две единицы в соседних разр дах, сдвигаетс  до последнего разр да и производит выработку распределенных временных импульсов . После того, как записанный в регистр 51 сигнал сдвинетс  в последние два разр да, элемент И 53 открываетс  и в следующем такте в первый разр д регистра 51 записываетс  нова  единица, а единица из предпоследнего разр да записываетс  в последний , и на выходе соответствующего элемента И группы 50, входы которого подключены к единичным выходам последнего и первого разр дов регистpa 51, по вл етс  последний временно импульс, а в следующем такте единицы записываютс  в первый и второй разр ды регистра 51, и выработка распределенных временных импульсов начинаетс  заново уже в новом-цикле. Распределенные временные импульсы с выходов элементов группы 50 поступают в каждом ц.икле на единичные и нулевые входы триггеров группы 5 и производ т выработку управл ющих потенциалов требуемой длительности, которые с выходов триггеров группы 5f, так же как и распределенные временные импульсы с выходов элементов И группы 50, поступают в соответствующие блоки цифровой интегрирующей структуры дл  обеспечени  организации выполнени  различных режимов работы этих блоков. Перед началом решени  задачи 6п-. редел етс  по структурной схеме задачи количество обрабатываемых групп вычислительных блоков т, которое определ ет длину динамических регистров и устанавливаетс  на наборном поле 30 блока 1 управлени . Затем значение количества обрабатываемых групп вычислительных бло.ков (т) через группу выходов наборного пол  30 подаетс  на входы дешифратора 41, где расшифровываетс ,. и на соответст вующем выходе дешифратора 1 по вл етс  единичный потенциал, который через первый выход блока 1 управлени  подаетс  на соответствующий элемент И 17 и элемент НЕ 19 блока 3, а также на соответствующий элемент И 22 и элемент НЕ 24 блока 3. При этом на выходе этого элемента НЕ 19, а также элемента НЕ 2k по вл етс  нулевой потенциал и соответствующий элемент И 15 и элемент И 21 закрываютс , отделив m регистров, причем выход т-го регистра 14 подынтегральной функции блока 3 через открывшийс  элемент И 17 и через элемент ИЛИ 1 соедин етс  с выходом динамического регистра, а выход т-го регистра 20. остатка интеграла блока 3 через откр вающиес  элементы Н 22 и ИЛИ 23 соедин етс  с выходом своего динамическ го регистра. После установки требуемой длины д намических регистров перед настройкой ЦИС на .решение задачи и выполнением процесса решени  блок 1 управле ни  подачей соответствующего сигнала с третьего выхода наборного пол  30 на первый свои выход производит установку в исходное состо ние блока 2 ввода, регистров 14 подынтегральных функций и регистров 20 остатков интегралов блока 3 и узлов 25 масштабировани  каждого вычислительного блока 4, подачей этого же сигнала на второй свой выход блок 1 производит установку в нулевое состо ние блока 5 вывода , а под.ачей этого же сигнала на третий свой выход, производит установку в исходное состо ние узлов 9 выделени  приращений блока 6 и регистров 13 блока 8. Кроме того, си|- нал с третьего выхода наборного пол  30 устанавливает в нулевое состо ние триггеры 31, 35, Зб и счетчик 43. Затем производитс  ввод настроечной информации. При этом из блока 1 управлени  с четвертого выхода наборного пол  30 в блок 2 ввода поступает сигнал начала ввода, который запускает этот блок, и блок 2 ввода начинает подавать настроечную информацию в блок 3 динамических регистров и в регистры 13 блока 8. Одновременно из блока 1 управлени  с третьего выхода группы 50, с выхода генератора 52 и с второго выхода группы 54 поступают в блок 2 ввода, блок 3 динамических регистров и блок 8 управл ющие сигналы, обеспечивающие организацию вбода настроечной информации . Причем в блок 3 динамических регистров в регистры 14 занос тс  при этом начальные значени  подынте(- ральных функций, поступающие из блока 2 через входные элементы ИЛИ 16 блока 3, и в регистры 13 блока 8 занос тс  программы коммутации каждой группы по п вычислительных блоков в соответствии с клеточными матрицами коэффициентов . После ввода всей настроечной информации процесс настройки ЦИС заканчиваетс  и начинаетс  выполнение процесса решени  задачи. Процесс решени  задачи производитс  следующим образом. На наборном поле 30 блока 1 вырабатываетс  команда Пуск и соответствующии сигнал с второго выхода наборного пол  30 поступает на.единичный вход триггера Зб и устанавливает его в единичное состо ние . 8 результате триггер 36 открывает элемент И 37, и первый временный импульс , соответствующий началу итераЦии , с первого выхода группы 50 проходит через открытый элемент И 37 и поступает на единичный вход триггера 35 и, кроме того, задержавшись на один такт на элементе 38 задержки проходит через элемент ИЛИ 39 и поступает на нулевой вход триггера 36 В результате триггер 36 переходит в нулевое состо ние, закрыв тем самым элемент .И 37, а триггер 35 переходит в единичное состо ние и начинает выдавать на первый выход блока 1 управлени  сигнал, разрешающий решение . Одновременно триггер 35 подает разрешающий сигнал на входы эл ментов И iS и И Э, но так как на выходе группы элементов 2 сравнени  сигнал равенства кодов отсутствует (так как значение счетчика 43, подаваемое на одну группу входов. группы элементов k2 сравнени , равно нулю, а значение количества обрабатываемых групп вычислительных блоков, подаваемое на другую группу входов группы элементов Ц2 сравнени  из наборного пол  30, равно т), то элемент И 48 закрыт, а элемент И 9 открыт, так как на выходе элемента НЕ 7 присутствует разре-. шающий сигнал и первый временной импульс проходит с выхода группы 50 на суммирующий вход счетчика 3 и перебрасывает его в состо ние, равное единице. В результате на соответствующем выходе дешифратора k по вл етс  разрешающий сигнал, кото рый разрешает прохождение первого управл ющего сигнала с выхода группы 5 через соответству ющий элемент И группы 45 на третий выход блока 1 управлени . Этот первый управл ющий сигнал из блока 1 управлени  с третьего его выхода подключает выходы первого регистра 13 блока 8 через элементы ИЛИ 12 к входам дешифратора 1 1 . Дешифраторы 11 блока 8 в соответ ВИИ с занесенной в первый регистр 13 программой коммутации первой клеточной матрицы обеспечивают подключение любого выхода из N узлов 9 выделени  приращений блока 6 к любому из d дов каждого из п вычислительных бло-. ков 4 через блок 7 коммутации. Кроме того, первый управл ющий сигнал из блока 1 подключает второй выход каждо го вычислительного блока 4 к первой, группе из п узлов 9 б.пока 6. Одновременно с первым управл ющим сигналом блок 1 управлени  с единичного выхо9 вхо l а триггера 35 через первый свой выход подает сигнал, разрешающий реение , в блок динамических регистров 3 ив вычислительные блоки 4, В результате блок 3 сдвигает информации в регистрах и выдает на выходные ины из регистров 14 и 20 значени  подынтегральных функций и остатков интегралов первой группы из п вычислительных блоков решаемой задачи, которые поступают в соответствующие вычислительные блоки 4. Причем значени  подынтегральных функций поступают на входы узла 25 масштабировани  и сумматора 27 подынтегральной функции соответствующего вычислительного блока . 4, а значени  остатков интегралов поступают на вход сумматора 29 остатков интеграла соответствующего вычислительного блока 4. Одновременно на входы сумматора 2б входных приращений и вход узла 28 умножени  каждого вычислительного блока 4 из блока 6 квантованных приращений через блок 7 коммутации поступают квантованные приращени  в соответствии с программой коммутации первой клеточной матрицы, т.е. программой коммутации первой группы из п вычислительных блоков решаемой задачи, занесенной в первый регистр 13 блока 8. Квантованные приращени , поступающие на входы сумматора 26, суммируютс  в нем и масштабным сигналом, вырабатываемым узлом 25 каждого вычислительного блока 4, привод тс  к масштабу подынтегральной функции соответствующего вычислительного бло- ка решаемой задачи из первой группы этих вычислительных блоков, обрабатываемых в данной итерации. Узел 25 масштабировани  вырабатывает масштабные сигналы в соответствии с начальным импульсом, который записываетс  в младший разр д подынтегральных функций , поступающих в каждой итерации на вход узла 25, и положение которых зависит от масштаба представлени  этих величин. Сумма входных приращений с выхода сумматора 26 поступает на вход сумматора 27, на другой вход которого поступает в каждом вычислительном блоке 4 с выхода соответствующего элемента ИЛИ 18 блока 3 из регистра 14 через соответствующий элемент И 17 значение подынтегральной функции соответствующего вычислительного блока решаемой задачи из первой группы этих вычислительных блоков, обрабатываемой в этой итерации, В результате выполнени  операции суммировани  получаютс  новые значени  подынтегральных функций, которые поступа .ют в каждом вычислительном блоке i с йыхода сумматора 27 на вход узла 28 умножени  и на соответствующий вход блока 3 динамических регистров, и при этом каждое новое значение подынтегральных функций записываетс  через соответствующий элемент ИЛИ 16 в соответствующий обрабатываемому вычислительному блоку решаемой задачи освободившийс  регистр Н подын тегральной функции из m последовательно соединенных регистров 1Л блока 3, подключенных к соответствующему вычислительному блоку k и количество которых (т) определено при подготовке к решению данной задачи. На второй вход узла 28 умножени  каждого вычислительного блока k поступают из блока 6 через блок 7 коммутации приращени  переменной интегрировани  в соответствии с программой коммутации первой группы из. п вычислительных блоков решаемой задачи , а на третий вход поступает из блока 1 управлени  сигнал, разрешающий решение. Результат умножени  в каждом вычислительном блоке поступает с выхода узла 28 на вход сум матора 29 остатка интеграла, на второй вход которого в каждом блоке поступает с выхода соответствующего элемента ИЛИ 23 блока 3 из регистра 20 через соответствующий элемент И 22 значение остатка интеграла соответст вующего вычислительного блока решаемой задачи из первой группы этих вычислительныхблоков , обрабатываемой в данной итерации, . Полученный новый остаток интеграла Р1 неквантованное приращение интеграла в каждом вычислительном блок k с выхода сумматора 29 поступают со ответственно в соответствующий обрабатываемому вычислительному блоку, решаемой задачи освободившийс  ре гистр 20 остатка интеграла из m последовательно соединенных регистров 20 блока 3, подключенных к данному вычислительному блоку 4, и в соответствующий обрабатываемому вычислительному блоку решаемой задачи узел 9 выделени  приращений блока 6 (из К подсоединенных к данному вычислительному блоку ), где происходит квантование и запись квантованных приращений . В результате в вычислительных блоках k в течении первого управл ющего сигнала производитс  обработка информации первой группы из п вычислительных блоков решаемой задачи . Одновременно исходные значени  подынтегральных функций первой группы вычислительных блоков решаемой задачи с выходов блока 3 поступают в блок 5 вывода, который запускаетс  в начале первой итерации сигналом из блока 1 управлени  с выхода элемента И 37, и происходит печать исходных данных. По окончании первого управл ющего сигнала первый временной импульс, со ответствующий началу следующей итерации , проходит с выхода группы 50 через открытый элемент И +9 на суммирующий вход счетчика 3 и перебрасывает его в состо йие, равное двум. В результате на соответствующем выходе дешифратора kk по вл етс  разрешающий сигнал, который разрешает прохождение второго управл ющего сигнала с выхода узла 5 через соответствующий элемент И узла 5 на третий выход блока 1 управлени . Этот второй управл ющий сигнал из блока 1 управлени  с третьего его выхода подключает выходы второго регистра 13 блока 8 к дешифраторам 11, ив соответствии с второй клеточной матрицей коммутац.ии соответствующие выходы из N узлов 9 блока 6 через двухвходовые элементы И 10 блока 7 подключаютс  к соответствующим входам вычислительных блоков . Кроме того, второй управл ющий сигнал блока 1 . подключает второй выход каждого вычислительного блока 4 к второй группе из п узлов 9 блока 6. Одновременно начальные значени  подынтегральных функций и остатков интегралов второй группы из п вычислительных блоков поступают из блока 3 динамических регистров на входы вычислительных блоков Ц. В течение второго управл ющего сигнала происходит обработка информации во второй группе вычислительных блоков из N вычислительных блоков всей задачи и печать исходных данных этой группы в блоке 5. Одновременно новые значени  подынте - ральных функций и остатков интегралов второй группы вычислительных блоков решаемой задачи поступают с выходов блоков k в блок 3, а значени  неквантованных приращений интегралов - в соответстЕующие узлы 9 блок 6, Дале.е блок 1 управлени  вырабаты вает третий, четвертый, п тый,..., (т-1)-й управл ющий сигнал, и производитс  последовательно в п вычислительных блоках ЦИС обработка информации третьей, четвертой,... (т-1)-й группы вычислительных блоков решаемой задачи. После окончани  (m-l)-ro управл  ющего сигнала первый временной импульс , соответствующий началу т-й итерации, проходит с выхода группы 50 через открытый элемент И kS на суммирующий вход счетчика k3 и пере брасывает его в состо ние, равное т В результате группа элементов 42 сравнени  выдает сигнал равенства кодов, который, задержавшись на так на элементе 46 задержки, открывает элемент И 48 и через инвертор 47 закрывает элемент И 49. Одновременно на соответствующем выходе дешифратора 44 по вл етс  разрешающий сигнал, который разрешает прохождение т-го управл ющего сигнала с выхода группы 54 через соответствующий элемент И группы 45 на третий выход блока 1 управлени , и в течение этого управл ющего сигнала прои водитс  обработка информации т-й гр пы вычислительных блоков решаемой задачи. По окончании т-го управл ющего сигнала вычисление первой точки решени  заканчиваетс  и первый временной импульс, соответствующий началу следующей итерации, проходит с выхода группа 50 через открытый элемент Л 48 на управл ющий вход счетчика 43 и устанавливает его в состо ние, равное единице. В результате узел 42 сравнени  прекращает выработку сигнала равенства ко дов и вследствии этого элемент И 48 закрываетс , а элемент М 49 открываетс . Одновременно на соответствующем выходе дешифратора 44 по вл  етс  разрешающий сигнал, который ра решает прохождение первого управл ю щего сигнала с выхода группы 54 через соответствующий элемент И группы 45 на третий выход блока 1 управ лени  и начинаетс  вычисление второй точки решени . После получени  необходимого количества точек решени  на наборном поле 30 вырабатываетс  команда Сто 218 и соответствующий сигнал с первого выхода наборного пол  30 поступает на единичный вход триггера 31 и устанавливает его в единичное состо ние. В результате триггер 31 начинает выдавать на вход элемента М 32 разрешающий сигнал и лишь только после выработки последнего т-го управл ющего сигнала последней точки решени , когда на выходе группы 42 по вл етс  сигнал равенства кодов, который про- ходит через элемент 46 задержки на другой вход элемента И 32, тогда элемент И 32 оказываетс  открытым, и поледний временной импульс, соответствующий концу т-й итерации посдедней точки решени , проходит с второго выхода группы 50 через элемент И 32 и, задержавшись на один такт на элементе 33 задержки,проходит через элемент ИЛИ 34 и устанавливает в нулевое состо ние триггер 31 закрыв тем самым элемент И 32, а также устанавливает в нулевое состо ние триггер 35 который прекращает выработку на первый выход блока 1 управлени  сигнала;разрешающего решени , и закрывает элементы И 48 и 49. Одновременно сигнал с выхода первого элемента 33 задержки проходит элемент ИЛИ 40, устанавливает в нулевое состо ние счетчик 43, а пройд  на второй выход блона 1 управлени , запрещает вывод информации и устанавливает в исходное состо ние блок 5 вывода. На этом .процесс решени  заканчиваетс . Таким образом, предлагаема  ЦИС позвол ет, использу  то же количество вычислительных блоков, что и в известных ЦИС, увеличить мощность структуры при приемлемых затратах оборудовани  за счет последовательной обработки на этом количестве, вычислительных блоков массивов информации . Затраты оборудовани  на известную ЦИС можно представить в виде --hQ.,..tdnQ., цис- РБ затраты оборудовани  на один решающий блок; затраты оборудовани  на один коммутирующий элемент ; вычислительна  мощность известной структуры, т.е. количество решающих блоков в известной структуре; 99 - дополнительные затраты обо AOf . рудовани  на организацию управлени , ввода и вывода информации, составл ющие обычно 101 от общих затрат . Предлагаема  цифрова  интегрирующа  структура позвол ет увеличить вычислительную мощность в К раз и при этом затраты оборудовани  соетавл ют: Q, avi.qv,-t-kdvireogiCMK)lQTp би Г )lQ ц . «ЗиОдц.чр;, где U0p затраты оборудовани  на оди вычислительный блок; Чрг затраты оборудовани  на оди регистр разр дностью I, в блоке динамических регистро

И (К.И )

%..

ЦИС ,(KV1Qp6-(K-l)V Qвp4dи KQ,.K.dиГeog,J.(иK)-l0 p+dиreo,J(ИK)1 ,)

Так как Qo((-). иАИ ()-арБ QpeB среднем составл ет Qps SO-Q, а Qg{«60-Qv,, затраты представл ют собой затраты на один триггер с выходной логической схемой и составл - JQ ставл ют ,,, то,следовательно, ют Ц„р - 2Q, а затраты Q представ9ццс . Kvi.fto-vdrt K J.

цис Ки О-СК- и-Зо биЧл-каиГео СиЮТ 2vdnreog-.(nK)lCK-i) - dn2сиK-D

8013dv vi

K-1

Claims (6)

1. 3o-ah 2drtog(hK)V dreog-atviioi aaii80 -езйиК Bo ban -Bareog-j CMnv Uo-sd-ar Учитыва  что , п 20т50, была проведена в соответствии с получившимс  соотношением оценка затрат оборудовани  дл  различных значений К, при этом оказалось, что - уК Таким образом, предлагаема  ЦИС, использу  то же количество вычислительных блоков, что и в известных ЦИС, позвол ет увеличить в К раз вычислительную мощность, при затратах оборудовани  в среднем (в S/tj-K раз меньших, чем дл  известных ЦИС такой же мощности. Формула изобретени  1, Цифрова  интегрирующа  структура , содержаща  блок ввода, блок

   л ют сооой затраты на один элемент пам ти (триггер) с выходной логической схемой и Двухвходовым элементом И, управл емым этим триггером, и со14 затраты оборудовани  на один узел выделени  приращений; затраты оборудовани  на один двухвходовой элемент И; затраты оборудовани  на один триггер регистров блока задани  выборки интеграторрв; затраты оборудовани  на один элемент ИЛИ блока задани  выборки интеграторов; Q 7 затраты .оборудовани  на один дешифратор блока задани  выборки интеграторов. В то же врем  при увеличении вылительной мощности известной ЦИС в аз затраты оборудовани  составт : QUHC knQpp+-d(nk) ( + Цдор. Учитыва , что О р Q, получаем viK)) вывода, блок управлени , блок коммутации , вычислительные блоки ,причем первый выход блока управлени  соединен с входом блока ввода и управл ющими входами вычислительных блоков, а второй выход - с первым входом блока вывода, отличающа с  тем, что, с целью сокращени  аппаратных затрат, в нее введены блок динамических регистров, блок квантованных приращений и блок задани  выборки интеграторов, причем управл ющий вход блока динамических регистров соединен с первым выходом блока управлени , а выходы - с входами блока вывода и входами подынтегральной функции вычислительных блоков соответственно , вход начального значени  подынтегральной функции блока динамических регистров соединен с первым выходом блока ввода, входы подынтегральной функции - с выходами суммы значений подынтегральной функции вычислительных блоков, выходы остатков интеграла которых соединены с первой группой входов блока квантованных приращений и входами остатков интегралов блока динамических регистров, втора  группа входов блока квантован ных приращений соединена с третьим выходом блока управлени , а выходы с первой группой входов блока коммутации , втора  группа входов которого соединена с выходами блока задани  выборки интеграторов, первый вход которого соединен с вторым выходом блока ввода, а второй - с третьим выходом блока управлени , входы приращени  подынтегральной фу ции вычислительных блоков соединены с выходами блока коммутации.
2. 2. Цифрова  структура по nrl, о личающа с  тем, что блок динамических регистров состоит из ri динамических регистров, каждый из которых состоит из К регистров поды тегральной функции, К регистров остатка интеграла, первой и третьей группы элементов И по (К-1 J элементу в группе, второй и четвертой группы элементов М по К элементов в группе, двух групп из (К-1) элементов НЕ, входного элемента ИЛИ и дву выходных элементов ИЛИ, причем выход i- го регистра подынтегральной функции соединен -с первым входом i-ro элемента И первой группы за исключением К-го регистра подынтегральной функции, выход i-ro элемента И первой труппы соединен с вх . дом (i+1)-ro регистра подынтегральной функции, вход первого регистра подынтегральной функции соединен с выходом входного элемента ИЛИ, вход которого  вл ютс  входами подынте - ральной функции блока, выходы регис ров подынтегральной функции соединены с первыми входами соответствую щих элементов И второй группы, выход

   которых подключены к входам первого выходного элемента ИЛИ, выход которого  вл етс  выходом подынтегральной функции блока, вторые входы элементов И второй группы и входы элементов НЕ первой группы подключены к управл ющим входам блока, выходы элементов НЕ этой группы соединены с

   новки единицы третьего триггера и через второй элемент задержки с первым входом третьего элемента ИЛИ выход которого подключен к входу установки нул  второго триггера, выход первого элемента ИЛИ соединен с входами установки нул  первого и третьего три|- героз, третий выход наборного пол  торыми входами элементов И первой руппы, выходы регистров остатков инегралов , кроме К-го,соединены с перыми входами элементов И третьей групы , выход i-ro элемента И третьей руппы соединен с входом (i+l)-ro регистра остатка интеграла, вход первого регистра остатка интеграла  вл тс  входом остатка интеграла блока, выходы регистров остатка интеграла соединены с первыми входами соответствующих элементов И четвертой группы выходы которых подключены к входам второго выходного элемента ИЛИ, выход которого  вл етс  выходом остатка интеграла блока, вторые входы элементов И четвертой группы и входы элементов НЕ второй группы соединены с управл ющими входами блока, выход i-ro элемента НЕ второй группы соединен с вторым входом I-го элемента И третьей группы.
3. 3. Цифрова  структура по п.1, о тличающ .а с  тем, что блок коммутации содержит К групп двухвходовых элементов И, первые входы которых  вл ютс  входами квантованных приращений блока, а вторые - управл ющими входами блока, а выходы  вл ютс  выходами блока. k. Цифрова  структура по п.1, о тличающа с  тем, что блок управлени  содержит три триггера,наборное поле, два дешифратора, группу триггеров, регистр, счетчик, две группы элементов И, п ть элементов И, три элемента ЗЭдержки, элемент НЕ, три элемента ИЛИ, группы элементов сравнени  и генератор импульсов, причем первый выход наборного пол  соединен с входом установки единицы первого триггера, выход которого соединен с первым входом первого элемента И, выход которого через первый элемент задержки соединен с первыми входами первого и второго элементов ИЛИ, второй выход наборного пол  соединен с входом установки единицы второго триггера, выход которого соединен с первым входом второго элемента И, выход которого соединен с входом устасоединен с вторыми входами первого, второго и третьего элементов ИЛИ, выход второго элемента ИЛИ соединен с первым входом счетчика, группа выходов наборного пол  соединена с входами первого дешифратора и первой группой входов элементов сравнени  группы, втора  группа входов группы элементов сравнени  соединена с выходами счетчика, второй вход которого соединен с выходом третьего элемента И, выход элементов сравнени  группы через третий элемент задержки соединен с первым входом четвертого элемента И и через элемент НЕ с первым входом третьего элемента И, выход третьего элемента задержки соединен с вторым входом первого элемента И, выход третьего триггера соединен с вторыми входами третьего и четвертого элементов И, выход четвертого.элемента И соедииен с третьим входом счетчика, выходы которого соединены с входами второго дешифратор , выходы которого соединены с первыми входами элементов И первой группы, выход генератора импульсов соединен с входом синхронизации регистра , выходы которого соеди ены с первой группой входов элементов И второй группы и входами п того элемента И, выход которого соединен с информационным входом регистра, выходы элементов И второй группы соединены с входами триггеров группы, третьими входами первого, третьего и четвертого элементов И, вторым входом второго элемента И, выход три|- ге.ров группы соединен с вторыми входами элементов И первой группы, третий и четвертый выходы наборного пол  выход третьего триггера, выходы первого дешифратора, выходы элементов И
4. второй группы, выходы триггеров группы и генератора импульсов подключены к первой группе выходов блока, третий выход наборного пол , выход второго элемента И, выходы элементов И второй группы и генератора импульсов  вл ютс  выходами блока второй группы, выходы элементов И первой группы и третий выход наборного пол   вл ютс  выходами блока третьей группы,
5. 5.Цифрова  структура по п,1, отличающа с  тем, что блок задани  выборки интеграторов содержит п дешифраторов, группу элементов ИЛИ и п регистров, причем информационные входы регистров  вл ютс  информационными входами блока, а входы синхронизации - управл ющими

   входами блока, i-e выходы регистров соединены с входами i-x элементов ИЛИ группы, выходы этих элементов соединены с входами дешифраторов, выходы которых  вл ютс  выходами

   блока.
6. 6.Цифрова  структура по п.1, о тличающа с  тем, что блок квантованных приращений состоит из регистра и двухвходовых элементов И,

   первые входы которых  вл ютс  информационными входами блока, а вторые управл ющими входами блока, выходы элементов И подключены к входам регистра , выходы которого  вл ютс  выходами блока.

   Источники информации, прин тые во внимание при экспертизе

   1.Авторское свидетельство СССР № 81916, кл. G Об J 1/02, 1975.

   2.Авторское свидетельство СССР № 532112, кл. G Об J 1/02, 1976 (прототип),

   И

   .З