SU924754A1 - Ассоциативна запоминающа матрица - Google Patents

Description

(50 АССОЦИАТИВНАЯ ЗАПОМИНАЮЩАЯ

1

Изобретение относитс  к запоминающим устройствам и может быть использовано в ассоциативных прЬцессорах дл  последовательно поразр дной обработки данных.

Известна ассоциативна  матрица, содержаща  ассоциативные  чейки, выполн ющие операции ассоциативной записи , сравнени  (опроса) и считывани  til.

Недостатком этой ассс.оциативной матрицы  вл етс  большое число внешних выводов.

Наиболее близким к предлагаемому  вл етс  ассоциативна  запоминающа  матрица, содержаща  ассоциативные  чейки и управл емые ключи, кажда 

 чейка состоит из элемента пам ти

элементов записи и сравнени , выходы элемента записи подключены к входам элемента пам ти, выходы которого подключены к первым двум входам элемента сравнени , выходы элементов сравнени   чеек каждой строки МАТРИЦА

подключены к шине сравнени  данной строки, первые входы элементов записи  чеек каждой строки подклочены к шине адреса данной строки, вторые и третьи входы элементов записи и вторые два .входа элементов сравне ни   чеек каждого столбца соединены попарно и подключены к соответствующим информационным шинам,данного столбца, вход и выход управл емого

10 ключа каждой строки подключены соответственно к шине сравнени  и адресной шине той же строки, управл ющие входы всех управл емых ключей объединены и подключены к шине раз15 решени  опроса 2.

Недостатками этой ассоциативной матрицы  вл ютс  2е сложность вследствие большого числа внешних выводов , низка  степень интеграции и

20 низка  технологичность ее изготовлени  в виде интегральной схемы.

Цель изобретени  - упрощение ассоциативной запоминающей матрицы, и, следовательно, повышение степени интеграции и технологичности ее из готовлени . Поставленна  цель достигаетс  тем; что ассоциативна  запоминающа  матрица, содержаща  запоминающие ,  чейки и ключи, причем .адресные вхо ды и выходы запоминающих  чеекКаждой строки матрицы подключены соответственно к выходу и к входу COOTветствующего ключа, информационные входы запоминающих  чеек каждого столбца матрицы соединены соответственно с первой и второй информа ционными шинами, управл ющие входы ключей объединены и  вл ютс  входом разрешени  опроса матрицы, она держит регистры сдвига, элементы НЕ и элементы И, причем первые входы одних из элементов И соединены с входами соответствующих элементов НЕ и  вл ютс  информационными входами матрицы, первые входы других элементов И подключены соответствен но к выходам элементов НЕ, выходы одних из элементов И соединены соот ветственно с первыми, а выходы других элементов И - с вторыми информа ционными шинами соответствующих столбцов матрицы, вторые входы элементов И подключены к соответствующим выходам регистров сдвига, первый инверсный информационный вход и последний выход каждого регистра сдвига, кроме последнего, соединены соответственно с первым выходом и с первым пр мым информационным входом последующего регистра сдвига, вторы пр мые и инверсные информационные входы и тактирующие входы регистров сдвига  вл ютс  входами матрицы. На фиг. 1 представлена функциональна  схема предлагаемой матрицы; на фиг. 2 - функциональна  схема з поминающей  чейки. Ассоциативна  запоминающа  матри ца содержит (фиг. 1) запоминающие  чейки 1 с адресными 2 и информационными 3 входами , ключи Л с управл ющими входами 5, шины 6 сравнени  адресные шины 7, первые 8 и вторые 9 информационные шины, элементы НЕ 10, одни 11 и другие 12 элементы И, регистры 13 сдвига реверси ного типа с числом разр дов п и с выходами 1 и 15 и 16 , гюрвыми 1 и вторыми 18 пр мыми информационным входами, первыми 19 и вторыми 20 и версными информационными входами, тактирующими входами 21 (пр мого сдвига) и 22 (обратного сдвига). На фиг. 1 обозначены вход 23 разрешени  опроса, адресные входы и выходы 2 и информационные входы 25 матрицы . На фиг. 1 обозначен также модуль 26, в который конс,тоуктивно объедин ютс  регистр сдвига-, подключенный к его выходам через элементы и запоминающие  чейки и соответствующие элементы НЕ. Запоминающа   чейка (фиг. 2) содержит запоминающий элемент 27, например, триггер,.схему 28 сравнени  и элемент записи 29. . Предлагаема  матрица работает следующим образом. При выполнении опроса на вход 23 подаетс  сигнал логической 1 и открываютс  ключи 2. На входы 25 подаетс  сигнал.логической 1 при опросе по единице или сигнал логического О при опросе по нулю. Выбор одного разр да-столбца матрицы в каждом модуле 26 и маскирование остальных разр дов-столбцов производитс  с помощью регистра 13, все разр ды которого с помощью, сигнала сброса предварительно устанавливаютс  в нулевое состо ние, которому соответствуют нулевые сигналы на выходах . При опросе , начина  с первого (старшего) разр да регистра 13 на входы 18 и на входы 21 (пр мого сдвига) регистра 13 подаютс  единичные сигналы, которые обеспечивают запись 1 в первый разр д регистра 13. На выходе И первого разр да регистра 13 при этом по вл етс  1, а на остальных выходах 15 и 16 сохран ютс  нулевые сигналы. Если на вход 20 или вход 18 регистра 13 не подан единичный сигнал, состо ни  выходов Й-16 всех его разр дов не измен ютс , даже при наличии тактирующего сигнала сдвига на входах .21 и 22. На шинах 8 и 9 первдго столбца матрицы при опросе по 1 возникают сигналы соответственно Г и О, а при опросе по О - сигналы и 1 . На шинах 8 и 9 всех остальных маскируемых столбцов при этом присутствуют ч сигналы О и О, так как на вторых входах элементов И 11 и 12 этих столбцов нулевые сигналы. Сигналы с шин 8 и 9 выбранного столбца поступают на входы схем

28 сравнени   чеек 1 данного столбц На другие два входа схем 28 сравнени  при этом подану взаимно дополн ющие сигналы с выходов запоминающих элементов 27 тех же  чеек 1. В результате схемы 28 сравнени , реализующие , например, функцию равнозначности (или неравнозначности ,в зависимости от кодировки сигналов элемента 27), вырабатывают на шине 6 сравнени  сигнал совпадени  (или несовпадени ) кода опроса, поданного на вход 25, с информацией, хранимой в запоминающем элементе 27  чейки 1 данной строки . Эти сигналы через открытые ключи k передаютс  на адресные шины 7 и воспринимаютс  индикаторами совпадени  (не показаны ), подключенными к этим шинам через выходы 2. Ячейки 1 невыбранных столбцов не принимают участи  в .опросе и не вли ют на результат сравнени , так как на информационных шинах 8 и 9 этих столбцов оба сигнала равны нулю.

При подаче на тактирующие входы 21 следующего единичного сигнала, записанна  в первом разр де регистра 13 единица сдвигаетс  вправо на один разр д и на выходе 15 второго разр да регистра 13 по вл етс  единичный сигнал, который обеспечивает проведение операции опроса в  чейках второго столбца и т.д.

При опросе всех разр дов-столбцов матрицы, кроме . первого, входы 18 и 20 регистра 13 поддерживаютс  при нулевых сигналах. Поэтому при каждом такте на выходе 1, 15 или 16ТОЛЬКО одного разр да регистра 13 каждого модул  26 могут быть единичные сигналы, и, соответственно , только один столбец матрицы в каждом модуле 26 участвует в операции опроса.

Выполнение операции опроса, начина  с младщего разр да , осуществл етс  аналогично путем подачи на-вход 20 регистра 13 единичного сигнала и тактирующего сигнала обратного сдвига на вход 22.

Операци  опроса выполн етс  последовательно по столбцам одновременно во всех модул х 2б, причем в разных модул х направление сдвига может быть различным.

Операци  записи в каждом модуле 2б производитс  также последователь

НО по столбцам, причем выбор столбца производитс  также, как при onf росе. На входы 18 подаетс  при этом код записываемой информации. Вход 23 разрешени  опроса находитс  в состо нии логического нул , а на адресные входы 2 выбранных строк подаютс  единичные сигналы. Сигналы со входов 2k и шин 8 и 9 выбранного

0 столбца поступают на входы элементов 29 записи соответствующих  чеек 1. Результат конъюнкции этих сигналов в виде взаимно дополн ющих сигналов подаетс  на вход запоминающего

5 элемента 28 и запоминаетс  в нам. В запоминающ,ие  чейки 1 не выбранных строк запись не производитс .

Операци  считывани  производитс  параллельно по строкам и последо вательно по столбцам и модул м 26,на0 чина  со сторшего разр да первого модул  26.Последовательность сигналов при считывании така же, как при.опросе по 1. Сигналы результата считывани  снимаютс  с выходов 2 при

5 единичном сигнале на входе 23.

Выполнение арифметических, логических и поисковых операций в ассоциативной матрице осуществл етс  путём

0 последовательного использовани  по|разр дных операций опрос-запись. При этом запись осуществл етс  только в те строки, в которых при опросе результат сравнени  всех выбранных разр дов соответствует выбранному кри5 терию, например совпадению.

Если разр дность .обрабатываемых слов превышает число п разр дов регистра 13, соседние модули 2б объе0 дин ютс  а группу с числом разр дов, кратным п .. Последовательный выбор . столбцов в группе модулей 26 производитс  так же, как при операции опроса в отдельном модуле 26. При

Claims (2)

1. 5 этом сигналы логической 1 дл  записи 1 в разр ды регистров 13 пoдaюtc  на вторые информационные входы 18 и 20 регистров 13 только крайних модулей 2б группы.Дл  последовательной передачи 1 из регистра 13 одного модул  26 группы в регистр 13 другого соседнего модул  2б той же группы служат входы 17 и 19 регистров 13-При этом тактирующим сигналом входов 17 и 19  вл етс  сигнал, представл ющий собой конъюнкцию одноименных тактирующих сигналов сдвига соседних модулей 2б группы. Сдвиг записан79 в регистрах 13 группы модулей 2б одновременно может быть только в одном направлении - от стар шего разр да к младшему или наоборот . Технико-экономическое преимущество предлагаемой ассоциативной запоми нающей матрицы заключаетс  в меньшем , по сравнению с известным , коли честве, внешних йыводов .приход щихс  на разр д матрицы , за счет чего достигаетс  ее упрощение и повышаетс  степень интеграции и технологичность изготовлени . Формула изобретени  Ассоциативна  запоминающа  мйтри ца , содержаща  запоминающие  чейки и ключи, причем адресные входы и выходы запоминающих  чеек каждой строки матрицы подключены соответственно к выходу и к входу соответствующего ключа, информационные входы запоминающих  чеек каждого столбца матрицы соединены соответственно с первой и второй информационными шинами, управл ющие входы ключей объединены и  вл ютс  входом разрешени  опроса матрицы, отличающа с  тем, что, с целью упро щени  матрицы, она содержит регистры сдвига, элементы НЕ и элементы И, причем первые входы одних из элементов И соединены с входами соответствующих элементов НЕ и  вл ютс  информационными входами матрицы, первые входы других элементов И подключены соответственно к выходам элементов НЕ, выходы одних из элементов И соединены соответственно с первыми, а выходы других элементов И - с вторыми информационными шинами соответствующих столбцов матрицы, вторые входы элементов И подключены к соответствующим выходам регистров сдвига, первый инверсный информационный вход и последний выход каждого регистра сдвига, кроме последнего, соединены соответственно с первым выходом и с первым по мым информационмым входом последущего регистра сдвига, вторые пр мые и инверсные информационные входы и тактирующие входы регистров сдвига  вл ютс  входами матрицы . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № , кл. G 11 С 15/00, 1978.
2. 2.Каталог фирмы Tl.The Integrated Circuit Catalog, 1970 fпрототип).

   II

   ic

   l§

   «fi

   9

   Фиг. 2