SU826418A1 - Запоминающее устройство - Google Patents

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

1

Изобретение относитс  к вычислительной технике и может быть использовано при построении устройств хранени  дискретной информации .

Известно запоминающее устройство (ЗУ) содержащее матрицу блоков пам ти, регистр адреса, выходной регистр и логические элементы 1.

Недостатком этого ЗУ  вл етс  невысокое быстродействие.

Наиболее близким техническим рещением к предлагае.мо.му  вл етс  запоминающее устройство, содержащее матрицу п X п блоков пам ти, где п - разр дность слова, адресные входы которых соединены с выходами старщих разр дов регистра адреса, входы выбора блоков пам ти i-й, где 1 , строки матрицы подключены к i-y выходу дещифратора, входы которого соединены с выходами младших разр дов регистра адреса , информационные входы блоков пам ти j-ro, где 1 j столбца матрицы подключены к j-y выходу входного регистра, а информационные выходы - к j-й группе входов основного блока элементов ИЛИ, выходы которого соединены со входами выходного регистра 2.

Недостатком известного устройства  вл етс  невозможность считывани  и записи в нем даннцх, представл ющих собой группу одноименных разр дов нескольких чисел.

Цель изобретени  - расширение области применени  известного ЗУ путем одновременного считывани  или записи одноименных разр дов нескольких слов.

Claims (2)

1. Поставленна  цель достигаетс  тем, что оно содержит входные коммутаторы, коммутаторы выбора блоков пам ти, выходной коммутатор и дополнительный блок элементов ИЛИ, входы выбора блоков пам ти i-й строки матрицы подключены к одноименным выходам i-ro коммутатора выбора, первые входы которого подключены к i-y, а вторые- к одноименным выходам дещифратора, информационные входы блоков пам ти j-ro столбца матрицы соединены с одноименными выходами j-ro входного коммутатора, первые входы которого подключены к j-y, а вторые - к одноименным выходам входного регистра, информационные выходы блоков пам ти i-й строки матрицы подключены к 1-й группе входов дополнительного блока элементов ИЛИ, выходы основного блока элементов ИЛИ соединены с первыми, а выХОДЫ дополнительного - со вторыми входами выходного коммутатора, выходы которого соединены со входами выходного регистра, управл ющие входы всех коммутаторов подключены к дополнительному разр ду регистра адреса. На чертеже приведена блок-схема предлагаемого ЗУ. ЗУ содержит регистр 1 адреса с дополнительным разр дом регистра 2 адреса, дешифратор 3, коммутаторы 4 выбора, входной регистр 5, входные коммутаторы 6, матрицу 7 блоков пам ти, основной блок 8 элементов ИЛИ, дополнительный блок 9 элементов ИЛИ, выходной коммутатор 10 и выходной регистр 11. Выходной коммутатор 10, входные коммутаторы 6 и коммутаторы 4 выбора - коммутаторы с двум  п-разр дными информационными и одним управл ющим входом. При поступлении сигнала логического нул  на управл ющий вход коммутатора на его выход поступает информаци  с первого, а при поступлении сигнала логической единицы - со второго входа. Основной 8 и дополнительный 9 блоки элементов ИЛИ содержит по п п-входовых элементов ИЛИ. Устройство функционирует следующим образом. ЗУ может работать в п ти режимах: хранени  информации, считывани  п-разр дных чисел, записи п-разр дных чисел, считывани  данных, представл ющих собой группу одноименных разр дов п чисел, записи данных, представл ющих собой группу одноименных разр дов п чисел. 1.Хранение информации. Считывание и запись информации не производитс . 2.Считывание п-разр дных чисел. 2.1.В регистр 1 адреса заноситс  адрес числа, одновременно дополнительный разр д регистра 2 адреса устанавливаетс  в состо ние «О (на управл ющие входы всех коммутаторов поступает сигнал логического нул ). При этом через дешифратор 3 и коммутаторы 4 выбора на входы выбора блоков 7 пам ти i-й строки матрицы (номер строки задаетс  младшими разр дами регистра I адреса) поступает сигнал логической единицы, на входы выбора остальных блоков 7 пам ти матрицы поступает сигнал логического нул . Адресные сигналы старших разр дов регистра 1 адреса поступают на адресные входы всех блоков 7 пам ти. Таким образом, оказываетс  выбранной одна  чейка блоков пам ти i-й строки матрицы . 2.2.Производитс  считывание. Сигнал считываемого числа с информационных выходов блоков 7 пам ти i-й строки через основной блок 8 элементов ИЛИ и выходной коммутатор 10 поступает на входы выходного регистра II (число из выбранной  чейки пам ти записываетс  в выходной регистр) 3.Запись h-разр дного числа. 3.1.Так же, как и в п. 2.1 производитс  выбор  чейки па.м ти, в которую необходимо записать число. 3.2.Производитс  запись. Сигналы записываемого числа с выходов входного регистра 5 через первые входы входных коммутаторов 6 поступают на информационные входы всех блоков 7 пам ти и устанавливают запоминающие элементы выбранной  чейки в необходимые состо ни . 4.Считывание данных, представл ющих собой группу одноименных разр дов п чисел . 4.1.В регистр 1 адреса заноситс  адрес числа, одновременно дополнительный разр д регистра 2 адреса устанавливаетс  в состо ние «1 (на управл ющие входы всех коммутаторов поступает сигнал логической единицы). При этом через дешифратор 3 и коммутаторы 4 выбора на входы выбора блоков 7 пам ти j-ro столбца матрицы (номер столбца задаетс  младшими разр дами регистра 1 адреса) поступает сигнал логической единицы, на входы выбора остальных блоков 7 пам ти матрицы поступает сигнал логического нул . Адресные сигналы старших разр дов регистра 1 адреса поступают на адресные входы всех блоков 7 па.м ти. Таким образом, оказываетс  выбранным на бор запоминающих элементов, соответствующий группе J-X разр дов п чисел в блоках пам ти j-ro столбца матрицы. 4.2.Производитс  считывание. Сигналы считываемой группы разр дов с инфор.мационных выходов блоков 7 пам ти j-ro столбца через дополнительный блок 9 элементов ИЛИ и выходной коммутатор 10 поступают на входы выходного регистра 11 (группа одноименных разр дов п чисел из выбранного набора запоминающих элементов записываетс  в выходной регистр). 5.Запись данных, представл ющих собой группу одноименных разр дов п чисел. 5.1.Так же, как и в п. 4.11 производитс  выбор набора запоминающих элементов, в которые необходимо записать группу одноименных разр дов п чисел. 5.2.Производитс  запись. Сигналы записываемых разр дов с выходов входного регистра 5 через вторые входы коммутаторов 6 поступают на информационные входы всех блоков 7 пам ти и устанавливают запоминающие элементы выбранного набора в необходи.мые состо ни . Таким образом, в предлагаемом ЗУ воз .можны не только обычные считывание и запись чисел, но считывание и запись данных, представл ющих собой группы однои.менных разр дов нескольких чисел, что расшир ет область при.менени  ЗУ, которое может быть использовано в диспле х, устройствах обработки информации, информационно-поисковых и других системах. Формула изобретени  Запоминающее устройство, содержащее матрицу п X п блоков пам ти, где п -- разр дность слова, адресные входы которых соединены с выходами старших разр дов регистра адреса, входы выбора блоков пам ти i-й, где 1 : п, строки матрицы подключены к i-y выходу дещифратора, входы которого соединены с выходами младших разр дов регистра адреса, информационные входы блоков пам ти j-ro, где 1 4п столб ца матрицы подключены к j-y выходу входного регистра, а информационные выходы - к j-й группе входов основного блока элементов ИЛИ, выходы которого соединены со входами выходного регистра, отличающеес  тем, что, с целью расширени  области применени  запоминающего устройства путем одновременного считывани  или записи одноименных разр дов нескольких слов, оно содержит входные коммутаторы, коммутаторы выбора блоков пам ти, выходной коммутатор и дополнительный блок элементов ИЛИ, входы выбора блоков Пам ти i-й строки матрицы подключены к одноименным выходам i-ro коммутатора выбора, первые входы которого подключены к i-y, а вторые - к одноименным выходам дешифратора, информационные входы блоков пам ти j-ro столбца матрицы соединены с одноименными выходами j-ro входного коммутатора, первые входы которого подключены к j-y, а вторые - к одноименным выходам входного регистра, информационные выходы блоков пам ти i-й строки матрицы подключены к i-й группе входов дополнительного блока элементов ИЛИ, выходы основного блока элементов ИЛИ соединены с первыми, а выходы дополнительного - со вторыми входами выходного коммутатора, выходы которого соединены со входами выходного регистра , управл ющие входы всех коммутаторов подключены к дополнительному разр ду регистра адреса. Источники информации, прин тые во внимание при экспертизе 1 Авторское свидетельство СССР № 598120, кл. G П С 11/00, 1976.
2. 2. Radio fernsehen electronik, 1979, № 3, с. 159 (прототип).