SU942141A2 - Запоминающее устройство - Google Patents

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

1

Изобретение относитс  к вычиспитепьной технике и может быть использовано дл  построени  устройств хранени  цифровой информации.

По основному авт. св. Ns 826418 известно запоминающее устройство, содержащее матрицу и-И блоков пам ти, где VI - разр дность слова, адресные вхо- . ды которых соединены с вы ЬоДами стар-iо ших разр дов регистра адреса, входы ЕЫбора блоков пам ти i -и, где i истроки матрицы подключены к -му выходу, дешифратора, входы которого соединены с выходами младших разр дов регистра адреса, информационные входы блоков пам ти 3-го, где 1 s VIстолбца матрицы подключены к j -му выходу входного ре- гистра, а информационные выходы - к j -(Л группе входов основного блока эле-20 ментов ИЛИ, выходы которого соединены со входами выходного регистра, входные коммутаторы, коммутаторы выбора блоков пам тм, выходной коммутатор и

дополнительный блок элементов ИЛИ, входы выбора блоков пам ти -ой строки матицы подключены к одноименным выходам 1 -го коммутатора выбора, первые входы которого подключены к -му, а вторые - к одноименным выходам дешифратора , информационнь1е входы блоксж па м ти j-ro столбца матрицы соединены с одноименными выходами -го входного коммутатора, первые входы которого подключены к и -му а вторые - к одноименным выходам входного регистра, информационные выходы блоков пам ти Л -ой строки матрицы подключены к 1-ой группе входов дополнительного блока элементов ИЛИ, выходы основного блока элементов ИЛИ соединены с первыми, а выходы дополнительного - со вторыми входами выходного коммутатора, выходы которого соединены со входами выходного jperiJCTpa, управл ющие входы всех коммутаторов поцключены к дополнительному Ьазр оу регистра ацреса

П. 39 Недостатком устройства  вл етс  невозможность ассоциативного считывани  и записи информации по совпадению незамаскированных разр дов спов с заданным признаком. Цепь изобретени  - расширение облас ти применени  путем ассоциативного счи тывани  и записи информации по совпЕЩе нию незамаскированных разр дов спов с заданным признаком.Поставленна  цепь достигаетс  тем, что в запоминающее устройство дополнительно введены регистры маски и признака , коммутаторы маски и признака, итоговый регистр сдвига, блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ через коммутатор 10 признака поступает сигнал выключены к выходам блока элементов ИС КЛЮЧАЮЩЕЕ ИЛИ, а выходы - к входам итогового регистра сдвига, входы первого элементе ИЛИ подключены к вы ходам старших разр дов адресного регистра , а выход первого элемента ИЛИ  вл етс  соответствующим управл ющим выходом устройства, выходы итогового регистра сдвига подключены к входам вт рого элемента ИЛИ, выход которого  в л етс  соответствующим управл ющим вы ходом устройства, одни входы блока элементов ИСКЛЮЧАЮЩЕЕ или подкпю чены к выходам выходного коммутатора, а другие входы - к выходу коммутатора при:М%1ш, одни входы которого подключены к выходам младщих разр дов адресного регистра, другие входы - к выходам регистра признака, одни входы коммутатора маски подключены к выходам младших ра;зр дов регистра адреса, а другие входы - к выходам регистра маски, выход коммутатора маски  вл етс  соответ ствующим управл ющим выходом устройства . На чертеже приведена блок-схема запоминающего устройства. Запоминающее устройство содержит регистр-счетчик 1 младщих разр дов регистра адреса, регистр-счетчик 2 старших разр дов регистра адреса, дополнительный разр д регистра 3 адреса, дешиф ратор 4, первый элемент ИЛИ 5, коммутаторы 6 выбора, регистр 7 признака, ре гистр 8 маски, входной регистр 9, коммутатор Ю признака, коммутатор 11 Маски, входные коммутаторы 12, матрицу блоков 13 пам ти, блок 14 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, основной блок 15 элементов ИЛИ, дополнительный блок 16  ломйнтов ИЛИ, бпок 17 элементов И, 1 итоговый регистр 18 сдвига, выходной коммутатор 19, выходной регистр 20 и второй элемент ИЛИ 21. Коммутатор 10 признака и коммутатор 11 маски - коммутаторы с Vl информационными входами и одним выходом. Блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 14 содержит И двухвходовых элементов ИСЦ КЛЮЧАЮЩЕЕ ИЛИ. Первый 5 и второй 21 элементы ИЛИ представл ют собой И-входовые элементы ИЛИ, а блок 11 элементов И содержит И двухвходовых элементов И. Предлагаемое устройство может работать в дев ти режимах: хранени  информации , считывани  ц -разр дных чисел, записи И-разр дных чисел, считывани  данных,представл ющих группу одноименных разр дов у чисел, записи данных, представл ющих собой группу одноименных разр дов И чисел, ассоциативного считывани  VI-разр дных чисел по совпадению незамаскированных разр дов чисел с заданным признаком, ассоциативной записи и-разр дных чисел, ассоциативного считывани  данных, представл ющих со:бой группу одноименных разр дов И чисел , по совпадению незамаскированных разр5Щов данных с заданным признаком, ассоциативной записи данных, представл ющих собой группу одноименных разр дов чисел.В режиме хранени  информации считывание и запись информации не производитс . В режиме считывани  V)-разр дных чисел устройство работает следующим образом. В регистр адреса (регистр-счетчики 1 младших и старших разр дов) заноситс  адрес чиспа, одновременно допопни - тельный разр д регистра 3 адреса устанавливаетс  6 состо ние О. Регистр 7 признака, регистр 8 маски, коммутатора 10 признака и 11 маски, блок 14 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, блок 17 схем И, первый 5 и Второй 21 элемент ИЛИ и итоговый .регистр 18 сдвига при этом в работе устройства не участвуют. На управл ющие входы коммутаторов 6 выбора, входных коммутаторов 12 и выходного коммутатора 19 поступает сигнал логического нул . При этом через дешифратор 4 и коммутаторы 6 выбора на входы выбора блоков пам ти 1-ой строки матрицы блоков 13 (номер строки задаетс  младшими разр дами регистра-счетчика 1 адреса) поступает 59 сигнап погической единицы, на входы вы бора остальных блоков 13 пам ти матри цы поступает сигнаа погического нуп . Адресные сигнапы старших разр дов регистра-счетчика 2 адреса поступают на адресные входы всех блоков 13 пам ти. Таким образом, оказываетс  выбранной одна  чейка бпоков пам ти -ой строки таблицы. Производитс  считывание: сигналы считываемого числа с информационных выходов блоков 13 пам ти i -ой строки через основной блок 15 схем ИЛИ и выходной коммутатор 19 поступают на вхо ды выходного регистра 20 и соответствуюшие вторые входы блока 14 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. Чиспо из выбранной  чейки пам ти записываетс  в выходной регистр 2О. Запись и -разр дного числа происходит следующим образом. Во входной регистр 9 заноситс  записываемое число. Также как в режиме записи И-разр дны:1 чисел во входной регистр 9 заноситс  адрес числа и производитс  выбор  че ки пам ти, в которую необходимо записать число. Производитс  запись: сигналы записываемого числа с выходов входного регистра 9 через первые входы входных коммутаторов 12 поступают на информационные входы всех блоков пам ти и устанавливают запоминающиеэлементы выбранной  чейки в необходимые состо ни . В режиме считывани  данных, представл ющих собой группу одноименных разр дов VI чисел в регистр адреса (ре .гистры-счетчики 1 младших и 2 старших разр дов) заноситс  адрес данных (чиспа ), одновременно дополнительный разр д регистра 3 адреса устанавливаетс  в состо ние . Регистр 7 признака, регист 8 маски, коммутаторы 1О признака и 11 маски, первый и второй элементы ИЛИ 5 и 21, блок 17 схем И и итоговый регистр 18 сдвига при этом в работе уст«ройства не участвуют. На управл ющие входы коммутаторов 6 выбора, входных коммутаторов 12 и выходного коммутатора 19 поступает сигнал логической единицы. При этом через Дещифратор 4 и коммутаторы 6 выбора на входы выбора блоков пам ти j -го столбца матрицы блоков 13 (номер столб , ца задаетс  младщими разр дами регистрасчетчика 1 адреса) поступает сигнап логической единицы, на входы выбора остальных блоков 13 пам ти матрицы по41 ступает сигнал логического нул . Адресные сигналы старших разр дов регистрасчетчика 2 ещреса поступают на адресные входы всех блоков 13 пам ти. Таким образом , оказываетс  выбранным набор запоминающих элементов, соответствующих группе j -X разр дов и чисел в блоках пам ти j -го столбца матрицы. Производитс  считывание: сигналы считываемой , группы разр дов с .информационных входов блоков пам ти j -го стопбца матрицы бпоков 13 через дополнительный блок 16 элементов ИЛИ и выходной коммутатор 19 поступает на входы выходного регистра 2О и соответствующие вторые входы блока 14 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. Группа одноименных разр дов и чисел из выбранного Ha6opfi запоминающих элементов записываетс  в вы- ходной регистр 2О. В режиме запись данных, представл ющих собой группу одноименных разр дов м чисел, во входной регистр 9 заноситс  записываема  группа раз р дов данного числа. Так же, как и в пп. 4.1 и 4.2 как и в режиме считывани  данных , представл ющих собаЛ группу одноименных разр дов и чисел, заноситс  адрес числа (данных) и производитс  выбор запоминающих элементов, в которые необходимо записать группу одноименных разр дов И чисел. Производитс  запись: сигналы записываемых разр дов с выходов входного регистра 9 через вторые входы входных коммутаторов 12 поступают на инфсфмационные входы всех бпоков 13 пам ти и устанавливают запоминающие элементы выбранного набора в необходимые состо ни . В режиме асссншативного с:читывани  П-разр дных чисел по совпадению незамаскированных разр дов чисел с заданным признаком регистры-ч:четчики 1 младщих и 2 старщих разр дов адреса устанавливаютс  в нулевое состо ние (нулевое состо ние регистра-счетчика 2 старших разр дов адреса задает первый массив из И, W -разр дных чнсеп), одгновременно дополнительный разр д регистра 3 адреса устанавливаетс  в состот  ние 1. В регистр 7 признака заносит с  признак числа (И-разр дный двоичный код), в регистр 8 маски - маска (П-разр дный двоичный код, цифра О, в котором маскирует одноименнь1Й разр д при- . знака, исключа  его из рассмотрени ), а итоговый регистр 18 сдвига устанавливаетс  в состо ние 11...1. Производитс  опрос-опреДепение адресов чисел заданного массива, незамаскированные разр ды которых совпадают с заданным признаком. Дл  этого на управл ющие входы коммутатора 1О признака и коммутатора 11 маски поступают адресные сигналы младших разр дов регистра-счетчика 1 адреса. При этом на первые входы блока 14 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ через коммутатор 10 признака поступает сигнал выбранного разр да регистра 7 признака, а на вы ходе коммутатора 11 маски по вл етс  сигнал выбранного разр да регистра маски. Если на вь1ходе коммутатора 11 маски устанавливаетс  сигнал 1 (разр д регистра маски не равен О), то также как и в режиме считывани  данных, пред ставл ющих собой группы одноименных разр дов И чисел, производитс  выбор запоминающих элементов и считывание группы разр дов м чисел из блоков пам ти j-го столбца матрицы. При этом на вторых входах блока 14 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ по вл ютс  сигна лы, соответствующие группе одноимен ных разр дов Л чисел, В случае несо&паденй  каких-либо разр дов считанной группы с разр дом призрака, соответствующие им разр ды итогового регистра 18 сдвига через блок 17 элементов И устанавливаютс  в нулевое состо ние. Если на выходе коммутатора 11 маски устанавливаетс  сигнал О , то выбор, считывание и изменение содержимого итогового регистра 18 сдвига не выпол н ютс . Если на выходе второго элемента ИЛИ 21 единичный сигнал (хот бы один разр д итогового регистра 18 сдрига со хранил единичное состо ние), то содержимое регистра-счетчика 1 младших раз р дов адреса увеличиваетс  а единицу, в противном случае осуществл етс  пере ход к определению номера сле ющего анализируемого массива , У -разр дных чисеп. Если на первом выходе дещи Чратора 4 нулевой сигнал (содержимое регистрасчетчика младших разр дов 1 адреса не равно нулю) то осуществл етс  переход к опросу-определению адресов чисел данного массива, описанного выше, в противном случае выполн етс  считывание чисел, незамаскированные разр ды которых совпадают с заданным признаком. Дл  осуществлени  этого режима допопнительный разр д регистра 3 адреса устанавливаетс  в состо ние О. Если младший разр д итогового регистра 18 сдвига в единичном состо нии, то также как и в режиме считывани  и-разр дных чисел производитс  выбор, считывание и занесение считанного числа (незамаскированные разр ды которого совпадают с заданным признаком) в выходной регистр 20. В противном случае содержимое регистра-счетчика 1 младших разр дов адреса увепичиваетс  на единицу и содержимое итогового регистра 18 сдвига сдвигаетс  на одан разр д в сторону младших разр дов. Если на выходе второго элемента ИЛИ 21 единичный сигнал, то осуществл етс  анализ младшего разр да итогового регистра сдвига вышеуказ&нным образом, в противном случае выполн етс  следующий пункт. Определение номера следующего анализируемого массива и - разр дных чисел. Дл  осуществлени  этого режима регистр-счетчик младших разр дов 1 адре-, са устанавливаетс  в нулевое состо ние, содержимое регистра-счетчика 2 старших разр дов адреса увеличиваетс  на единицу , а итоговый регистр 18 сдвига устанавшваетс  в состо ние 11...1. Еспи на выходе первого элемента ИЛИ 5 единичный сжгнал (содержимое регистра-счетчика 2 старших разр дов адреса не равно нулю), то осуществл етс  переход к опросу-определению адресов чисел заданного массива, в противном случае процесс ассоциативного считывани  и -разр дных чисел по совпадению незамаскированных разр дов чисел с заданным признаком заканчиваетс . В режиме ассоциативной записи и разр дных чисел начальные установки и опрос-определение адресов чисел заданного массива в режиме ассоциативной записи Поразр дных чисел осуществл етс  аналогично режиму ассоциативного считывани  VI-разр дных чисел по совпадению с незамаскированными разр дами чисел с заданным признаком. Осуществл етс  запись чисел по адресам , в которых хран тс  числа, незамаскированные разр ды KOTOpjix совпадают с заданным признаком. Дл  этого дополнительный разр д регистра 3 адреса устанавливаетс  в состо ние О. Еспи младший разр д итогового регистра 18 сдвига в единичном состо нии, то так же, как и в режиме записи разр дного

числа, производитс  запись п-разр дного числа; в противном случае содержимое регистра-счетчика 1 младших разр дов адреса увеличиваетс  на единицу и содержимое итогового регистра 18 сдвига сдвигаетс  на один разр д в сторону младших разр дов.

Если на выходе второго элемента ИЛИ 21 единичный сигнал, то осуществл етс  анагшз младшего разр да итого- ю не выполн ютс . вого регистра 18 сдвига, в противном случае выполн етс  определение номера следующего анализируемого, массива Hf И -разр дных чисел. . Если на выходе первой схемы ИДИ 5 единичный сигнал, то осуществл етс  переход к опросу-определению адресов чисел заданного массива, в противном слу- чае процесс ассоциативной записи vi -разр дных чисел по совпадению незамаски рованных разр дов чисел с заданным признаком заканчиваетс . В режиме ассоциативного считывани  данных, представл ющих собой группу ОДГноименных разр дов И чисел по совпадени1р незамаскированных разр дов данных с заданным признаком регистры-счетчики 1 младших и 2 старших разр дов. адреса устанавливаютс  в нулевое состо (Яние, дополнительный разр д регистра 3 адреса устанавливаетс  в состо ние О. Другие начальные установки аналогичны режиму ассоциативного считывани  И-раз р дных чис(еп. Производитс  опрос-определение адресов данных, пpeдcтaвл toщиx собой группу одноименных разр дов и чисел, незамаскированные разр дь кото рых совпадают с заданным признаком. На управл ющие входь коммутатора 1О. признака и крммутатора 11 маски поступают адресные сигналы младших разр дов регистра-счетчика 2 адреса. При этом на первые входь блока 14 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ через коммутатор 10 признака поступает сигнал выбранного разр да регистра 7 признака, а на выходе коммутатора 11 маски по вл етс  сигнал выбранного разр да регистра маски. Если на вызсоде коммутатора 11 маски устанавливаетс  сигнал , то так же, как в режиме считывани  и-разр дных чисел, производитс  выбор запоминающих элементов и считывание числа, записанного в 1 -ой строке матрицы. При этом на BTOjbix входах блока 14 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ по вл ютс  сигналь:, соответствующие считанному

числу, в случае несовпадени  каких-либо разр дов считанного числа с разр дом признака, соответствующие им разр ды итогового регистра 18 сдвига через бло«. 17 схем И устанавливаютс  в нулевое состо ние. Если на выходе коммутатора 11 маски устанавливаетс  сигнал О, то выбор, считывание и изменение содержимого итогового регистра 18 сдвига Если на выходе второй схемы ИЛИ 21 единичный сигнал (хот  бы один разр д итогового регистра 18 сдвига сохран ет единичное состо ние), то содержимое регистра-счетчика 2 старших разр дов адреса увеличиваетс  на единицу и выполн етс  следующий пункт, иначе переход к определению номера спедующего анализируемого массива данных, представл ющих собой группу одноименных разр дов и чисел, описываемое нижв. Если на выходе схемы ИЛИ 5 единичный сигнал (содержимое регистра-счетчика 2 старщих разр дов адреса не равно нушо), то осуществл етс  переход к опросу-определению адресов данных, в противном случае выполн етс  считывание данных, представл ющих группу одноименных раз-р дов у чисел, незамаскированные разр ды которых совпадают с заданным признаком . Дл  осуществлени  этого допопнительный разр д регистра 3 адреса устанавливаетс  в состо ние . Если младший разр д итогового регистра 18 сдвига в единичном состо нии, .то так же, как и в режиме считывани  данных, представл ющих собой группу одно менвых разр дов -И чисел, производитс  выбор,. считывание и запись считанных данных в выходной регистр 2О, в противном спучае содержимое регистра-счетчика 2 старших разр дов адреса увеличиваетс  на единицу и содержимое итогового регистра 18 сдвига сдвигаетс  на один разр д в сторону младщих разр дов. Есщ на выходе второй схемы ИЛИ 21 единичный сигнал, то осуществл етс  переход к считыванию данных, в противж и случае выполн етс  опредепение номере спедующетх) анализируемого массива Аанных , представл ющих собой групйу одноименных разр дов И чисел. Дл  осуществлени  этого регистр-счетчик 2 старщих разр дов /адреса устанавливаетс  в нулевое состо ние, содержимое регистра-счетчика 1 младших разр дов адреса увеличиваетс  на 1, а итого1194 вый регистр 18 сдвига устанавливаетс  в состо ние 11,.,1, Если. на первом выходе дешифратора 4 нулевой сигнал (содержимое регистрасчетчика 1 младших разр дов адреса не равно нулю), то осуществл етс  переход на опрос-опрюделение адресов данных, в противном случае процесс ассоциативного считывани  группы данных, представл ющих собой группу одноименных разр дов d чисел, по совпадению незамаски рованных разр дов данных с заданным признаком заканчиваетс . В режиме ассоциативной записи данных , представл ющих собой группу одноименных разр дов и чисел, начальные установки и проведение опроса-определени  адресов данных аналогично предыдущему режиму. Запись данных, представл ющих собой группу одноименных разр дов И чисел, по адресам, в которых хран тс  данные незамаскированные разр ды которых совпадают с заданным признаком, производитс  следующим образом. Дополнительный разр д регистра 3 адреса устанавлиЕсли младший ваетс  в состо ние разр д итогового регистра 18 сдвига в единичном состо нии, то так же, как и в режиме записи подобных данных, произво дитс  запись данных, в противном случае происходит увеличение на единицу регист ра-счетчика 2 старших разр дов адреса и сдвига на один разр д в сторону младших разр дов итогового регистра 18 сдвига. Если на выходе второй схемы ИЛИ 21 единичный сигнал, то осуществл етс  переход к анализу младшего разр да итогового регистра 18 сдвига, в противном случае выполн етс  определение номера следующего анализируемого массива данных, представл ющих собой группу одноименных разр дов И чисел. Дл  это го производ тс  начальные установки аналогичные как и при определении номера следующего анализируемого массива данных , представл ющих собой группу одноименных разр дов Y чисел.

Если на первом выходе дешифратора 4 нулевой сигнал (содержимое регистрасчетчика 1 младших разр дов адреса не равно нулю), то осуществл етс  пункт опрос-определени  адресов данных, в про- . тивном случае процесс ассоциативной записи данных, представл ющих собой группу одноименных разр дов И чисел заканчиваетс .

ходам регистра признака, одни входы коммутатора маски подключень к выходам младщих разр дов регистра адреса, а другие входы -.к выходам регистра маски, выход коммутатора маски,  вл етс  соответствующим управл ющим выходом устройства.

Источники информации, прин тые во внимание при экспертизе

1. Авторское свидетельство СССР 826418,кл. G 11 С 11/ОО, 1979

№ 1 Таким образом, в .предлагаемом устройстве нар ду с хранением информации, считыванием и записью М-разр дных чисел, считыванием и записью данных, представл ющих собой одноименнью разр дь Ч чисел , возможно также выполнение ассо циативного считывани  и записи -разр дных чисел и ассоциативного считывани  и записке данных, представл ющих собой группу одноимен агх разр дов и чисел , что расшир ет; область применени  запоминающего устройства. Формула и 3 о б р е т е н и   Запоминающее устройство по авт. св. № 826418, отличающеес  тем, что, с целью расширени  области его применени  за счет ассоциативного считывани  и записи информации по совпадению незамаскированных разр дов слов с заданным признаком, оно содержит регистры маски и признака, коммутаторы маски и признака, итоговый регистр сдвига, блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элементь ИЛИ н блок элементов И, входы которого подключены к выходам блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а выходы к входам итогового регистра сдвига,входы первого элемента ИЛИ подключены к выходам старших разр дов адресного регистра , а выход первого элемента ИЛИ  вл етс  соответствующим управл ющим выходом устройства, выходы итогового регистра сдвига подключены к входам второго элемента ИЛИ, выход которого  вл е|тс  соответствующим управл ющим выходом устройства, одни входы блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к выходам выходного коммутатора, а другие входы к выходу коммутатора признака, один входы которого подключены к выходам младших разр дов ресного регистра, другие входы - к

TYT

Claims (1)

1. Запоминающее устройство по авт. св. № 826418, от личающееся тем, что, с целью расширения области его 20 применения за счет ассоциативного считывания и записи информации по совпадению незамаскированных разрядов слов с заданным признаком, Оно содержит регистры маски и признака, коммутаторы маски и 25 признака, итоговый регистр сдвига, блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы ИЛИ и блок элементов И, входы которого подключены к выходам блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а выходы 30 к входам итогового регистра сдвига,входы первого элемента ИЛИ подключены к выходам старших разрядов адресного регистра, а Выход первого элемента ИЛИ является соответствующим управляющим _3S выходом устройства, выходы итогового регистра сдвига подключены к входам второго элемента ИЛИ, выход которого является соответствующим управляющим выходом устройства, одни входы блока _4(! элементов ИСКЛЮЧАЮЩЕЙ ИЛИ подключены к выходам выходного коммутатора, а другие входы - к выходу коммутатора признака, одни входы которого подключены к выходам младших разрядов ад_<5 ресного регистра, другие входы - к выходам регистра признака, одни входы коммутатора маски подключены к выходам младших разрядов регистра адреса, а другие входы — к выходам регистра маски, выход коммутатора маски, является соответствующим управляющим выходом устройства.