JPS5958559A - 並列周期的冗長チエツク回路 - Google Patents
並列周期的冗長チエツク回路Info
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- JPS5958559A JPS5958559A JP58154261A JP15426183A JPS5958559A JP S5958559 A JPS5958559 A JP S5958559A JP 58154261 A JP58154261 A JP 58154261A JP 15426183 A JP15426183 A JP 15426183A JP S5958559 A JPS5958559 A JP S5958559A
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- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
- H03M13/091—Parallel or block-wise CRC computation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/01—Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Error Detection And Correction (AREA)
- Tests Of Electronic Circuits (AREA)
- Detection And Correction Of Errors (AREA)
- Manipulation Of Pulses (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分（け
本発明は、デークイ１７ｆｆ認回路に関し、特定すると
並列周期的冗長チェック回路に関する。
並列周期的冗長チェック回路に関する。
発明の背景
周期的冗長チェック回路は周知である。しかしながら、
この種の回路は、ヤイ通、１６−ビットのシフトレジス
タより成り４出力が入力の排他的ＯＲ論理回路に帰還さ
れた直列論理形態を使用する。この種の回路の例は、ヒ
ユーレットバラカードシブネイチャーアナリシスシステ
ムである。
この種の回路は、ヤイ通、１６−ビットのシフトレジス
タより成り４出力が入力の排他的ＯＲ論理回路に帰還さ
れた直列論理形態を使用する。この種の回路の例は、ヒ
ユーレットバラカードシブネイチャーアナリシスシステ
ムである。
従来技術のこの直列型態のものは、各データビットが周
期的冗長チェック回路に直列的にクロックで装入される
ことを必要とする。したがって、この動作を遂行するた
めに必要な時間は、サンプル当りのビット数とクロック
（Ｂ号の周期の積に等価である。多くの応用に対してこ
の種の装置は、遂次の入力データ群間に許容さ牙する時
間以上の時間を必要とする。
期的冗長チェック回路に直列的にクロックで装入される
ことを必要とする。したがって、この動作を遂行するた
めに必要な時間は、サンプル当りのビット数とクロック
（Ｂ号の周期の積に等価である。多くの応用に対してこ
の種の装置は、遂次の入力データ群間に許容さ牙する時
間以上の時間を必要とする。
したがって、本発明の目的は、多重の高周波の周期的並
列データ群の有効性を時分割的に決定できる高速度の周
期的冗長チェック回路を提供することである。
列データ群の有効性を時分割的に決定できる高速度の周
期的冗長チェック回路を提供することである。
発明のイＩズ吸
本：″１１−リ］の並列の周期的冗長チェック回路は、
周期的データの有効性を決定する。８データビツト、例
えばパルスコード変ｉ＋７３ （Ｐ ＣＭ ）サンプル
データ群が、周期的にこの回路の入力に加えられる。
周期的データの有効性を決定する。８データビツト、例
えばパルスコード変ｉ＋７３ （Ｐ ＣＭ ）サンプル
データ群が、周期的にこの回路の入力に加えられる。
それゆえ、各データパターンは、予定された時間後反復
される。この種のデータの代表的データ源の例は、各々
周期的８ビツトデータ群より成るマルチプルトーン（例
えば１２６）を発生するディジタルトーンジェネレータ
である。
される。この種のデータの代表的データ源の例は、各々
周期的８ビツトデータ群より成るマルチプルトーン（例
えば１２６）を発生するディジタルトーンジェネレータ
である。
この８ビツトデータ群は、各々２ビツトの４つ０ｆＪＦ
Ｋ分１′！ＩＪされる。第１の選択ノくルスで、各４
看不の第１のビット、例えば奇数番ビットカニデータ選
択回路を通過せしめられ、第２の選択ノくルスで、各群
の第２のビット、例えば偶数番ビット７５；データ選択
回路を通過せしめられる。それゆえ、従来回路ＩＣおい
て２ビツトのみ転送すること７５：できるのと同じ時間
中に、全８ピツトがチェック回り各に転送される。
Ｋ分１′！ＩＪされる。第１の選択ノくルスで、各４
看不の第１のビット、例えば奇数番ビットカニデータ選
択回路を通過せしめられ、第２の選択ノくルスで、各群
の第２のビット、例えば偶数番ビット７５；データ選択
回路を通過せしめられる。それゆえ、従来回路ＩＣおい
て２ビツトのみ転送すること７５：できるのと同じ時間
中に、全８ピツトがチェック回り各に転送される。
データ選択回路は、２ビツトの各群に交１して１つずつ
４つの出力信号を有する。各１おりイ言号ｋま、排他的
ＯＲゲートを介してシフトレジスタにａｂ給される。各
シフトレジスタからのＩＢブコイ言号（・マ、イ１しの
排他的ＯＲゲートに供給され、そしてｈ亥ゲートからの
出力信号は、次いでデータ５穴択回路７Ｊ＼らの関連す
る出力信号と結合される。これらのイ言号ｔ−￥、、第
１の排他的ＯＲ回路を介してシフトレジスタに帰還され
る。
４つの出力信号を有する。各１おりイ言号ｋま、排他的
ＯＲゲートを介してシフトレジスタにａｂ給される。各
シフトレジスタからのＩＢブコイ言号（・マ、イ１しの
排他的ＯＲゲートに供給され、そしてｈ亥ゲートからの
出力信号は、次いでデータ５穴択回路７Ｊ＼らの関連す
る出力信号と結合される。これらのイ言号ｔ−￥、、第
１の排他的ＯＲ回路を介してシフトレジスタに帰還され
る。
各トーンザイクルの終了時に、イネーブル（コンパレー
タ）信号が発生され、シフトレジスタ７５；クリヤされ
てその内容がメモリに書き込まれ、各新サイクルが新デ
ータで始まることを保証する。
タ）信号が発生され、シフトレジスタ７５；クリヤされ
てその内容がメモリに書き込まれ、各新サイクルが新デ
ータで始まることを保証する。
各新サイクルの開始時に、ロード信号が発ｚｌされ、メ
モリからデータを回収してそわをシフトレジスタにロー
ドする。そのとき、これらのシフトレジスタは、各４ビ
ツトデータ群と同期して生ずるクロック信号によりクロ
ックされる。それゆえ、４データビツトの各群は、デー
タ？択回路中をクロック１てより送られ、排他的ＯＲ回
路を介してシフトレジスタの入力に供給されろ。しかし
て、該すｉ仙的ＯＲ回路の出力は、到来データビットと
シフトレジスタの内容に依存する。この排他的ＯＲ回路
は、各シフトレジスタの選択された並列量ブＪに接続さ
ね、無効データノくターンを検出する高℃・８（ｄ率を
有するデータコード化装置を」ブＩ供する。
モリからデータを回収してそわをシフトレジスタにロー
ドする。そのとき、これらのシフトレジスタは、各４ビ
ツトデータ群と同期して生ずるクロック信号によりクロ
ックされる。それゆえ、４データビツトの各群は、デー
タ？択回路中をクロック１てより送られ、排他的ＯＲ回
路を介してシフトレジスタの入力に供給されろ。しかし
て、該すｉ仙的ＯＲ回路の出力は、到来データビットと
シフトレジスタの内容に依存する。この排他的ＯＲ回路
は、各シフトレジスタの選択された並列量ブＪに接続さ
ね、無効データノくターンを検出する高℃・８（ｄ率を
有するデータコード化装置を」ブＩ供する。
各１対のデータ群（８ビツト）が排他的ＯＲ回路により
論理的に結合されシフトレジスタに記憶された後、書込
み信号が発生され、シフトレジスタの内容をメモリに記
憶せしめる。こσ）ように、データの８ビツト群は、処
理され、メモリに記憶され、後続の８ビツト群とともに
処理のブこめ［司Ｊ［叉される。このデータ群の全１ザ
イクルの後、イネーブル（コンパレータ）信号が発生さ
れ、得られたシフトレジスタデータをリードオンリーメ
モリに記憶される予想された結果のデータと比較するこ
とによりデータにエラーがあったか否かを決定する。こ
のとき、シフトレジスタは、８ビツトデータ群の次のサ
イクルに対して準備のため再度クリヤされる。
論理的に結合されシフトレジスタに記憶された後、書込
み信号が発生され、シフトレジスタの内容をメモリに記
憶せしめる。こσ）ように、データの８ビツト群は、処
理され、メモリに記憶され、後続の８ビツト群とともに
処理のブこめ［司Ｊ［叉される。このデータ群の全１ザ
イクルの後、イネーブル（コンパレータ）信号が発生さ
れ、得られたシフトレジスタデータをリードオンリーメ
モリに記憶される予想された結果のデータと比較するこ
とによりデータにエラーがあったか否かを決定する。こ
のとき、シフトレジスタは、８ビツトデータ群の次のサ
イクルに対して準備のため再度クリヤされる。
各８ビツトデータ群を並列に処理しその結果をメモリに
記憶することにより、各個々のトーンの相続くデータ群
間の合間に他のデータ群の処理を可能にするに十分の動
作速度が実現される。例えば、１２６トーンジエネレー
タの各データ群を、第１のトーンの相続くデータ群が発
生する前に処理することができる。このような時分割動
作が、本回路の並列構造により可能となる。
記憶することにより、各個々のトーンの相続くデータ群
間の合間に他のデータ群の処理を可能にするに十分の動
作速度が実現される。例えば、１２６トーンジエネレー
タの各データ群を、第１のトーンの相続くデータ群が発
生する前に処理することができる。このような時分割動
作が、本回路の並列構造により可能となる。
具体例の説明
第１図を参照すると、本発明の周期的冗長チェック回路
は、反復的直列データ発生器九接続されて示されている
。データ選択回路２０は、複数の２：１セレクタを含ん
でおり、各セレクタは、反伏的直列データ発生器と、排
他的ＯＲ回路３０の関連する排他的ＯＲゲート間に接続
されている。
は、反復的直列データ発生器九接続されて示されている
。データ選択回路２０は、複数の２：１セレクタを含ん
でおり、各セレクタは、反伏的直列データ発生器と、排
他的ＯＲ回路３０の関連する排他的ＯＲゲート間に接続
されている。
これらの排他的ＯＲゲートの出力は、シフトレジスタ回
路４Ｄの関連するシフトレジスタに接続される。排他的
ＯＲ回路５０は、各々２つのシフトレジスタに接続され
た複数の排他的ＯＲゲートを備える。排他的０１１回路
６０は、第３のシフトレジスタと排他的ＯＲ回路５０の
関連する排他的ＯＲゲートの出力とに接続されている。
路４Ｄの関連するシフトレジスタに接続される。排他的
ＯＲ回路５０は、各々２つのシフトレジスタに接続され
た複数の排他的ＯＲゲートを備える。排他的０１１回路
６０は、第３のシフトレジスタと排他的ＯＲ回路５０の
関連する排他的ＯＲゲートの出力とに接続されている。
排他的ＯＲ回路６０の各排他的ＯＲゲートの出力は、排
他的ＯＲ回路３０の関連する排他的ＯＲゲートの入力に
接続される。
他的ＯＲ回路３０の関連する排他的ＯＲゲートの入力に
接続される。
クロック回路１０は、選択リードを介してデータ遼択回
路２０に接続され、またクロック、ロードイネーブル（
コンパレータ）リードを介してシフトレジスタ回路４０
に接続される。クロック回路１０はまた、イネーブル（
コンパレータ）リードを介して（ＦＲＯＭ）９０、アド
レスカウンタ９１およびコンパレータ８０に接続される
。クロック回路１０は、さらに、クリヤリードを介して
アドレスカウンタ７１に、また書込みリードを介して（
ＲＡＭ）７０に接続される。アドレスカウンタ７１も、
アドレスリードＡＯ−ＡＮを介してＲＡＭ７ｏに接続さ
れる。シフトレジスタ回路４０はまた、′リードＤＩ−
１〜ＤＩ−１６を介してＲＡＭ７０に、またリードＤＩ
−１−１０３，５〜７．９〜１１および１６〜１５を介
してコンパレータ８０に接続される。ＲＡＭ７ｏは、り
一ドＤＯ１〜ＤＯ１６を介してシフトレジスタ回路４Ｄ
に接続される。
路２０に接続され、またクロック、ロードイネーブル（
コンパレータ）リードを介してシフトレジスタ回路４０
に接続される。クロック回路１０はまた、イネーブル（
コンパレータ）リードを介して（ＦＲＯＭ）９０、アド
レスカウンタ９１およびコンパレータ８０に接続される
。クロック回路１０は、さらに、クリヤリードを介して
アドレスカウンタ７１に、また書込みリードを介して（
ＲＡＭ）７０に接続される。アドレスカウンタ７１も、
アドレスリードＡＯ−ＡＮを介してＲＡＭ７ｏに接続さ
れる。シフトレジスタ回路４０はまた、′リードＤＩ−
１〜ＤＩ−１６を介してＲＡＭ７０に、またリードＤＩ
−１−１０３，５〜７．９〜１１および１６〜１５を介
してコンパレータ８０に接続される。ＲＡＭ７ｏは、り
一ドＤＯ１〜ＤＯ１６を介してシフトレジスタ回路４Ｄ
に接続される。
並列８ピツトデータサンプルは、周期的にデータ選択回
路２００Å力に供給されるが、４つの２：１セレクタ２
１〜２４の各々に２ビツトが供給される。
路２００Å力に供給されるが、４つの２：１セレクタ２
１〜２４の各々に２ビツトが供給される。
クロック回路１０からの選択信号は、奇数および偶数ビ
ットを交互にデータ選択回路２０を通す。
ットを交互にデータ選択回路２０を通す。
すなわち、選択信号が論理ルベルにある間、ビット１．
３．５および７が排他的ＯＲゲート３１．６２．３ろお
よび６４の第２の入力に供給される。
３．５および７が排他的ＯＲゲート３１．６２．３ろお
よび６４の第２の入力に供給される。
同様に、選択信号が論狸０レベルにある間、ビット２．
４．６および８が排他的ＯＲゲート３１．６２．３３お
よび６４の第２の入力に供給される。
４．６および８が排他的ＯＲゲート３１．６２．３３お
よび６４の第２の入力に供給される。
排他的ＯＲゲート３１．３２．３３および６４の第１の
入力に、排他的ＯＲ回路５０および６０により論叩０レ
ベルまたは論理ルベルが印加されるか否かにしたがって
、これらの各ゲートの第２人力に供給されるビットパタ
ーンは、変更されずに関連するシフトレジスタにゲート
されるか、反転されて関連されるシフトレジスタにゲー
トされる。
入力に、排他的ＯＲ回路５０および６０により論叩０レ
ベルまたは論理ルベルが印加されるか否かにしたがって
、これらの各ゲートの第２人力に供給されるビットパタ
ーンは、変更されずに関連するシフトレジスタにゲート
されるか、反転されて関連されるシフトレジスタにゲー
トされる。
クロック回路１０は、各一連の並列データ群の終了時に
イネーブル（コンパレータ）信号を発生し、これもまた
クロック回路１０により発生される読取り（ＦＲＯＭ）
信号に応答して、シフトレジスタ回路４０から得られた
信号をＦＲＯＭ９０により表示される予想信号とコンパ
レータ８０に比較さぜる。続いて、クロック回路１０は
クリヤ信号を発生し、これがシフトレジスタ回路４０を
クリヤする。次いで、クロック回路１０ば、書込み信号
を発生し、該訟込み信号は、各並列データ群と関連して
得られたシフトレジスタ信号を記憶するＲ Ａ Ｍ位置
をクリヤする。これらの読取り、イネーブルおよびクリ
ヤ信号は、各トーンの最後のデータ群と関連してのみ発
生される。Ｆ ＲＯＭアドレスカウンタ９１およびＲＡ
Ｍアドレスカウンタ７１は、各々、それぞれ読取りおよ
び書込み信号の後縁で加算され、メモリの適正ワードが
次の読取りまたは書込み信号に対して得られるようにす
る。代表的な反彷的直列データ発生器の１例は、１２６
の異なるトーンに対して反復的な一連の８ピット並列デ
ータ群を発し得るトーンジェネレータである。このトー
ンジェネレータの場合、各トーンに対して予想されたデ
ータパターンおよび得られたデータパターンを記憶する
ため、１２６ワ一ドＲＡＭ訃よび１２６ワ一ドＰＲＯＭ
が必要とされよう。
イネーブル（コンパレータ）信号を発生し、これもまた
クロック回路１０により発生される読取り（ＦＲＯＭ）
信号に応答して、シフトレジスタ回路４０から得られた
信号をＦＲＯＭ９０により表示される予想信号とコンパ
レータ８０に比較さぜる。続いて、クロック回路１０は
クリヤ信号を発生し、これがシフトレジスタ回路４０を
クリヤする。次いで、クロック回路１０ば、書込み信号
を発生し、該訟込み信号は、各並列データ群と関連して
得られたシフトレジスタ信号を記憶するＲ Ａ Ｍ位置
をクリヤする。これらの読取り、イネーブルおよびクリ
ヤ信号は、各トーンの最後のデータ群と関連してのみ発
生される。Ｆ ＲＯＭアドレスカウンタ９１およびＲＡ
Ｍアドレスカウンタ７１は、各々、それぞれ読取りおよ
び書込み信号の後縁で加算され、メモリの適正ワードが
次の読取りまたは書込み信号に対して得られるようにす
る。代表的な反彷的直列データ発生器の１例は、１２６
の異なるトーンに対して反復的な一連の８ピット並列デ
ータ群を発し得るトーンジェネレータである。このトー
ンジェネレータの場合、各トーンに対して予想されたデ
ータパターンおよび得られたデータパターンを記憶する
ため、１２６ワ一ドＲＡＭ訃よび１２６ワ一ドＰＲＯＭ
が必要とされよう。
それゆえ、イネーブル（コンパレータ）信号後、シフト
レジスタ４１−４４はその出力にすべて論理０レベル信
号を有する。論理ＯＲ回路５０内の各排他的ＯＲゲート
は、両入力に論Ｔ！］’！ ０レベルイ言号が現われる
から、その出力に陥卵０レベルを供給する。同様に、関
連するシフトレジスタと排他的ＯＲ回路５０の関連する
排他的０１１ゲートがらの論理０レベル信号は、排他的
ＯＲ回路６ｏの各排他ＯＲゲートの両入力に現われる。
レジスタ４１−４４はその出力にすべて論理０レベル信
号を有する。論理ＯＲ回路５０内の各排他的ＯＲゲート
は、両入力に論Ｔ！］’！ ０レベルイ言号が現われる
から、その出力に陥卵０レベルを供給する。同様に、関
連するシフトレジスタと排他的ＯＲ回路５０の関連する
排他的０１１ゲートがらの論理０レベル信号は、排他的
ＯＲ回路６ｏの各排他ＯＲゲートの両入力に現われる。
それゆえ、これらのゲートの出力は、排他的ＯＲゲー）
３０の関連する排他的ＯＲゲートの入力に論理０レベル
信号を供給する。
３０の関連する排他的ＯＲゲートの入力に論理０レベル
信号を供給する。
これらの各ゲートの一方の入力に論理０レベル信月が印
加されるから、関連するデータ選択回路から供給される
他方の入力の信号は、排他的ＯＲゲートを介してゲート
され、シフトレジスタ回路の対応するシフトレジスタの
入力に供給される。
加されるから、関連するデータ選択回路から供給される
他方の入力の信号は、排他的ＯＲゲートを介してゲート
され、シフトレジスタ回路の対応するシフトレジスタの
入力に供給される。
シフトレジスタの入力に供給されるデータは、次いで、
クロック回路１ｏがら供給される次のクロックパルスで
各シフトレジスタに装入される。
クロック回路１ｏがら供給される次のクロックパルスで
各シフトレジスタに装入される。
排他的ＯＲ回路５ｏおよび６ｏの各１対の排他的ＯＲゲ
ートは、予定されたパターンにしたがって、シフトレジ
スタ回路４ｏのシフトレジスタからの出力に接続される
。このパターンは、各排他的ＯＲゲート対が、６つの異
なるシフトレジスタの第１、第３および第４出力に接続
されるようにイ・１り成される。例えば、排他的ＯＲゲ
ート対５１および６１は、シフトレジスタ４１の第１出
力、シフトレジスタ４２の第３出力およびシフトレジス
タ４４の第４出力に接続される。
ートは、予定されたパターンにしたがって、シフトレジ
スタ回路４ｏのシフトレジスタからの出力に接続される
。このパターンは、各排他的ＯＲゲート対が、６つの異
なるシフトレジスタの第１、第３および第４出力に接続
されるようにイ・１り成される。例えば、排他的ＯＲゲ
ート対５１および６１は、シフトレジスタ４１の第１出
力、シフトレジスタ４２の第３出力およびシフトレジス
タ４４の第４出力に接続される。
このように、排他的ＯＲ回路５０および６０は、シフト
レジスタ回路４０に記憶されるデータに基づいてコード
化信号を生じる。これらのコード化信号は、排他的ＯＲ
回路３０の第１人力に帰適される。刊他的ＯＲ回路６０
の排他的ＯＲゲートの第１人力に論理ルベル信刊が現わ
れると、関連するデータ選択回路から供給される他方の
入力の信号は、反転されて関連するシフトレジスタにク
ロックにより装入される。
レジスタ回路４０に記憶されるデータに基づいてコード
化信号を生じる。これらのコード化信号は、排他的ＯＲ
回路３０の第１人力に帰適される。刊他的ＯＲ回路６０
の排他的ＯＲゲートの第１人力に論理ルベル信刊が現わ
れると、関連するデータ選択回路から供給される他方の
入力の信号は、反転されて関連するシフトレジスタにク
ロックにより装入される。
この４’＋”ｊｉ成の排他的ＯＲ回路の使用により、到
来データビットは、論理的にゲートされ、または反転さ
れ、そしてＲＡＭ７ｏに記憶される。特定のトーンに対
する次のデータ群が発生されると、記ｊｆｆされたパタ
ーンは、クロック回路１０により発生されるロード信刊
に応答してｆｔＡＭ７ｏからシフ、トレジスタ回路４０
に転送される。この記１．？γされたパターンは、次い
で排他的ＯＲ回路５０および６０によりコード化され、
排他的ＯＲ回路３０に帰還すれ、そしてこ〜で次のデー
タパターンと結合され、シフトレジスタ回路４０にクロ
ックにより装入され、次いでＲＡＭ７ｏに記憶される。
来データビットは、論理的にゲートされ、または反転さ
れ、そしてＲＡＭ７ｏに記憶される。特定のトーンに対
する次のデータ群が発生されると、記ｊｆｆされたパタ
ーンは、クロック回路１０により発生されるロード信刊
に応答してｆｔＡＭ７ｏからシフ、トレジスタ回路４０
に転送される。この記１．？γされたパターンは、次い
で排他的ＯＲ回路５０および６０によりコード化され、
排他的ＯＲ回路３０に帰還すれ、そしてこ〜で次のデー
タパターンと結合され、シフトレジスタ回路４０にクロ
ックにより装入され、次いでＲＡＭ７ｏに記憶される。
かくして、到来データビットは、各一連の到来データ１
ｊｆの終了時においてＲＡＭ７ｏに記憶されたパターン
が、か〜る全一連のデータの有効性を指示する高い確率
な有するようにコード化される。
ｊｆの終了時においてＲＡＭ７ｏに記憶されたパターン
が、か〜る全一連のデータの有効性を指示する高い確率
な有するようにコード化される。
入力データは、反彷的直列データ発生器により供給され
るから、有効入力データは既知であり、したがってか匁
る一連の有効データの結果のパターンは計算できる。こ
のお果のパターンはＦ ＲＯＭ２Ｏに記憶される。コン
パレータ８０は、各一連の入力データの終了時にシフト
レジスタ回路４０に記憶された得られたデータをＰＲＯ
Ｍｑｏに記憶されたデータと比較し、入力データビット
に正しくないものがあるか否かを決定する。
るから、有効入力データは既知であり、したがってか匁
る一連の有効データの結果のパターンは計算できる。こ
のお果のパターンはＦ ＲＯＭ２Ｏに記憶される。コン
パレータ８０は、各一連の入力データの終了時にシフト
レジスタ回路４０に記憶された得られたデータをＰＲＯ
Ｍｑｏに記憶されたデータと比較し、入力データビット
に正しくないものがあるか否かを決定する。
このように、本発明は、シフトレジスタ回路、シフトレ
ジスタ回路の入力に帰覆される排他的ｏｒｔＩＦｉｌ路
、ＲＡＭ、ＦＲＯＭおよびコンパレータの使用により、
５１Ｑ列入カデータ上について周期的冗長チェックを行
なう。排他的ＯＲゲートは、入力データに故障があるか
どうかを決定するため、予想されるデータパターンに比
較できる全１人力データサイクルを表わすデータパター
ンを発生する。
ジスタ回路の入力に帰覆される排他的ｏｒｔＩＦｉｌ路
、ＲＡＭ、ＦＲＯＭおよびコンパレータの使用により、
５１Ｑ列入カデータ上について周期的冗長チェックを行
なう。排他的ＯＲゲートは、入力データに故障があるか
どうかを決定するため、予想されるデータパターンに比
較できる全１人力データサイクルを表わすデータパター
ンを発生する。
以上、本発明を好ましい具体例について説明したが、技
術に硝］申したものであれは、本発明の技術思想から造
膜１することなく本発明の数々の変更を思いつくことが
できよう。
術に硝］申したものであれは、本発明の技術思想から造
膜１することなく本発明の数々の変更を思いつくことが
できよう。
第１図は本発明の周期的冗長チェック回路の概略回路図
、第２図はクロック、ロード、選択、クリヤおよび書込
み信号の相対的背量関係を示す時間図である。 １０： クロック ２Ｄ： データ運択回路 ６０．５０．６０： 排他的ＯＲ回路 ゛４０： シフトレジスタ回路 ７０： ＲＡＭ ７１： アドレスカウンタ ８０： コンパレータ ９０： ＦＲＯＭ ９１： アドレスカウンタ
、第２図はクロック、ロード、選択、クリヤおよび書込
み信号の相対的背量関係を示す時間図である。 １０： クロック ２Ｄ： データ運択回路 ６０．５０．６０： 排他的ＯＲ回路 ゛４０： シフトレジスタ回路 ７０： ＲＡＭ ７１： アドレスカウンタ ８０： コンパレータ ９０： ＦＲＯＭ ９１： アドレスカウンタ
Claims (1)
- （１）通常予定の値を有する複数の反復的な一連の並列
データビット群を供給するように動作するデータ発生器
、および各並列データビット群と関連するロードおよび
書込み信号を周期的に供給し、かつ各一連の並列データ
ビット群と関連するイネーブルおよび読取り信号を周期
的に供給１−るように動作する信号発生器を含むデータ
確認システムにおいて使用するための周期的冗長チェッ
ク回路において、前記データ発生器に接続され、各並列
データビット群と関連する第１コード化信号を供給する
ように動作する第１のコード化手段と、前記信号発生器
および該第１コード化手段に接続され、前記ロード信号
に応答してイニシャライズされることができ、予定数の
前記第１コード化信号をＨ己憶し、かつ各記憶された第
１コード化信号と関連する記憶信号を供給するように動
作する予定容量のファーストイン−ファーストアウト記
憶手段と、該記憶手段に接続さね、前記記憶信号に応答
して第２のコード化信号を発生するように動作する第２
のコード化手段とを含み、前記第１コード化手段は、該
第２コード化手段に接続され、各並列データビット群お
よび前記第２コード化信号に応答して前記第１コード化
信号を供給するように動作し、そしてさらに、前記記憶
手段および前記信号発生器に接続され、前記書込み信号
に応答して前記記憶信号を記憶し、かつ前記ロード信号
に応答して前記記憶信号を表示するように動作する第１
のメモリ手段を含み、前記記憶手段は、前記ロード信号
に応答してイニシャライズされて前記の表示された記憶
信号を記憶するように動作し、そしてさらに、前記信号
発生器に接続され、複数の予定されたメモリ信号を記憶
し、各読取り信号に応答して予定されたメモリ信号を表
示するように動作する第２のメモリ手段と、前記記憶手
段、前記信号発生器および前記第２メモリ手段に接続さ
れ、前記コンパレータイネーブル信号に応答して前記メ
モリ信号を前記記憶信号に比較し、前記の反復的な一連
の並列データビット群中のエラーを検出する比１咬手段
とを含む周期的冗長チェック回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/411,203 US4454600A (en) | 1982-08-25 | 1982-08-25 | Parallel cyclic redundancy checking circuit |
| US411203 | 1982-08-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5958559A true JPS5958559A (ja) | 1984-04-04 |
Family
ID=23628008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58154261A Pending JPS5958559A (ja) | 1982-08-25 | 1983-08-25 | 並列周期的冗長チエツク回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4454600A (ja) |
| JP (1) | JPS5958559A (ja) |
| BE (1) | BE897587A (ja) |
| CA (1) | CA1191963A (ja) |
| IT (1) | IT1164419B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4519078A (en) * | 1982-09-29 | 1985-05-21 | Storage Technology Corporation | LSI self-test method |
| US4534030A (en) * | 1982-12-20 | 1985-08-06 | International Business Machines Corporation | Self-clocked signature analyzer |
| US4617662A (en) * | 1983-12-12 | 1986-10-14 | General Signal Corporation | Vital message system with unique function identification |
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| US4608691A (en) * | 1984-03-19 | 1986-08-26 | The Singer Company | Signature analyzer card |
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| KR101286238B1 (ko) * | 2007-08-01 | 2013-07-15 | 삼성전자주식회사 | 데이터 병렬화 수신기 |
Family Cites Families (3)
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| US3703705A (en) * | 1970-12-31 | 1972-11-21 | Ibm | Multi-channel shift register |
| US3859630A (en) * | 1973-01-29 | 1975-01-07 | Burroughs Corp | Apparatus for detecting and correcting errors in digital information organized into a parallel format by use of cyclic polynomial error detecting and correcting codes |
-
1982
- 1982-08-25 US US06/411,203 patent/US4454600A/en not_active Expired - Fee Related
-
1983
- 1983-08-11 CA CA000434397A patent/CA1191963A/en not_active Expired
- 1983-08-24 BE BE2/60189A patent/BE897587A/fr not_active IP Right Cessation
- 1983-08-24 IT IT22620/83A patent/IT1164419B/it active
- 1983-08-25 JP JP58154261A patent/JPS5958559A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| IT8322620A1 (it) | 1985-02-24 |
| US4454600A (en) | 1984-06-12 |
| IT1164419B (it) | 1987-04-08 |
| BE897587A (fr) | 1983-12-16 |
| CA1191963A (en) | 1985-08-13 |
| IT8322620A0 (it) | 1983-08-24 |
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