SU943731A1 - Устройство дл анализа последовательных кодов - Google Patents

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано в специализированных вычислительных и управляющих устройствах и системах различного назначения. ⁵

Известно устройство для анализа кодов прерываний, содержащее элементы И, ИЛИ,триггерные регистры ЭД.

Недостатком такого устройства _]0 являются сложность оборудования для организации анализа последовательных кодов.

Наиболее близким по технической сущности к изобретению является уст- ₁₅ ройство, содержащее элементы И, ИЛИ, счетчик, триггеры, распределитель импульсов ЭД.

Устройство имеет следующие недостатки: сложность оборудования и 20 ограниченная область применения из-за невозможности анализа последовательных кодов с произвольным представлением входных двоичных данных.

Цель изобретения - расширение области применения устройства.

Поставленная цель достигается тем, что в устройство для анализа последовательных кодов, содержащее счетчик и первый триггер, введены блок памяти, счетный триггер, второй, третий и четвертый триггеры, три элемента И, элемент НЕ и элемент задержки, причем кодовый вход устройства соединен с первым входом адреса записи блока памяти, с единичным входом первого триггера, с первым входом первого элемента И и через элемент НЕ с первым входом второго’элемента И, тактовый вход устройства соединен с входом счетчика, с тактовым входом блока памяти и со вторыми входами первого и второго элемента И, информационный выход счетчика соединен с информационным входом блока памяти, выход переполнения счетчика соединен с входом счётного триггера, с единичным входом второго триггера и че943731 рез элемент задержки с единичными входами третьего и четвертого триггеров, нулевые входы которых соединены соответственно с выходами первого и второго элементов И, выходы третьего и четвертого триггеров соединены соответственно с первым, вторым входами третьего элемента И, выход которого соединен с нулевым входом второго триггера, выход которого является сигнальным выходом устройства, единичной выход счетного триггера соединен со вторым входом адреса записи блока памяти, нулевой выход счетного триггера соединен с первым входом адреса считывания блока памяти, выход первого триггера соединен со вторым входом адреса считывания блока памяти, выход которого является информационным выходом устройства.

На чертеже приведена структурная схема устройства.

Устройство содержит счетчик 1 , триггер 2, счетный триггер 3, блок 4 памяти, триггеры 5, 6, 7, элемент 8 задержки, элементы И 9, 10, 11, элемент НЕ 12, тактовый вход 13 устройства, информационный вход 14 устройства, информационный выход 15 устройства, сигнальный выход 16 устройства.

Последовательность работы предлагаемого устройства состоит в задании анализируемого последовательного кода в порядке, начиная с младших разрядов, на информационном входе устройства и тактирующей серии на тактовом входе. На выходе устройства после числа тактов, равного емкости счетчика 1 (и числу разрядов (каналов) анализируемого числа), появляется код номера старшего разряда, имеющего единичное состояние, если последний разряд анализируемого кода (знаковый) был нулевым, или код старшего разряда, имеющего нулевое состояние, если последний анализируемый разряд был единичным.

Работу устройства рассмотрим на примере выделения старшего значащего разряда двоичного числа, представленного в дополнительном коде младшими разрядами вперед для двух вариантов знаков:

а) А=0.000101 10001 0 - положитель-----*· ное число;

б) А=1.110100010011 - отрицательное число.

Адреса разрядов, которые необходимо определить в обоих вариантах, подчеркнуты, причем поскольку знаковый разряд поступает последним, то до его поступления отсутствует признак, какие уровни - единичные или нулевые - необходимо анализировать.

Блок памяти 4 выполнен на регистровом ЗУ типа 155РП1 и содержит первый и второй входы адреса записи, первый и второй входы адреса считывания. стробирующий вход записи, стробирующий вход считывания (на чертеже не показан), информационный вход и выход, причем возможно раздельное управление адресами записи и считывания одновременно.

Анализир*уемое число А, поступая на вход 14, управляет первым входом адреса записи блока памяти 4. На второй вход адреса записи подается сигнал с триггера 3, состояние которого меняется лишь при поступлении сигнала с последовательного выхода счетчика 1 после анализа последнего (знакового) разряда. Следовательно, при анализе кода состояние триггера 3 не меняется и соответствует, например, единичному. В этом случае на второй вход адреса записи блока памяти 4 поступает уровень 0”, поэтому нулевые разряды анализируемого числа А формируют адрес записи 00, а единичные - 01. На информационный вход блока памяти 4 с параллельного выхода счетчика 1 поступает код номера разряда, поэтому по стробирующему входу записи блока памяти 4 в ячейку с адресом 00 записываются последовательно адреса разрядов, имеющие уровни 0, а в ячейку 01 - уровни 1.

С приходом последнего разряда, знакового, счетчик 1 формирует импульс, по заднему фронту изменяющий состояние триггера 3 и разрешая занесение знакового разряда в триггер 2. Поскольку первый вход адреса считывания блока 4 соединен с инверсным выходом триггера 2, для положительного числа устанавливается адрес считывания 01, а для отрицательного - 00, и на выходе блока 4 имеется код номера подчеркнутого разряда соответственно для варианта -а и б. Этот код сохраняется на выходе блока .4 в течение всего цикла анализа очередного числа А, для которого, так как триг5 943731 6 rep 3 изменил состояние, адрес разрядов со значениями О записывается в ячейку с адресом 10, а со значениями 1 - в ячейку с адресом 11, а считывание с одной из этих ячеек 5 осуществляется при анализе очередного числа А.

Так как при анализе последовательных кодов числа А с одинаковыми значениями разрядов 10

в) А = 0.00000000

ИЛИ ----*

г) А = 1.11111111 будет считан адрес предыдущего чис|ла, то в конце анализа необходима 15 предварительная установка ячеек памяти записи в начальное состояние, что может потребовать еще несколько дополнительных тактов работы. В ряде случаев (в особенности, для спе- 20 циальных целей - последовательном устройстве для вычисления элементарных функций и т.п.) указанные дополнительные такты работы могут оказаться нежелательными,. В этом случае 25 устройство дополняется схемой дешифрации равнозначных состояний последовательных входных данных. Эта схема выполнена на триггерах 5, 6, 7, элементе задержки 8, элементах И 9, 30 10, 11 и элементе НЕ 12.

Разряды числа А поступают на элемент И 10 непосредственно, а на элемент Й 9 “ через элемент НЕ 12. При поступлении сигнала по тактовому вхо- 35 ДУ 13 устройства выполняется логика и на одном из элементов 9 или 10, устанавливая первый 5 или второй 6 триггер в единичное состояние. В конце предыдущего цикла импульсом 40 с последовательного выхода счетчика 1 через элемент задержки 8 оба эти триггера устанавливаются в нулевое состояние, поэтому после анализа числа А для вариантов а и б оба 45 триггера в конце цикла обязательно оказываются в единичном состоянии, которое через третий элемент И 11 в конце цикла анализа переписывается в триггер 7. Для вариантов в или г _м лишь один из триггеров 5 или 6 окажется в единичном состоянии,что приводит к установке, в конце цикла анализа триггера 7 в нулевое состояние. Выход этого триггера является сигналь-₅₅ ным выходом устройства и служит для определения равнозначных состояний. ·

Применение изобретения позволяет расширить область применения устройства за счет возможности анализа последовательных кодов с произвольным представлением двоичных данных.

Claims (2)

1. Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в специализирован ных вычислительных и управл ющих уст ройствах и системах различного назначени  Известно устройство дл  анализа кодов прерываний, содержащее элементы И, ИЛИ.триггерные регистры Q. Недостатком такого устройства  вл ютс  сложность оборудовани  дл  организации анализа последовательных кодов. Наиболее близким по технической сущности к изобретению  вл етс  устройство , содержащее элементы И, ИЛИ, счетчик, триггеры, распределитель импульсов 2 . Устройство имеет следующие недостатки: сложность оборудовани  и ограниченна  область применени  из-з невозможности анализа последовательных кодов с произвольным представлен ем входных двоичных данных. Цель изобретени  - расширение области применени  устройстваПоставленна  цель достигаетс  тем, что в устройство дл  анализа последовательных кодов, содержащее счетчик и первый триггер, введены блок пам ти , счетный триггер, второй, третий и четвертый триггеры, три элемента И, элемент НЕ и элемент задержки, причем кодовый вход устройства соединен с первым входом адреса записи блока пам ти, с единичным входом первого триггера, с первым входом первого элемента И и через элемент НЕ с первым входом второгоэлемента И, тдктовый вход устройства соединен с входом счетчика, -с тактовым входом блока пам ти и со вторыми входами первого и второго элемента И, информа .ционный вь1ход счетчика соединен с информационным входом блока пам ти, выход переполнени  счетчика соединен с входом счётного триггера, с единичным входом второго триггера и че39 рез элемент задержки с единичными входами третьего и четвертого триггеров , нулевые входы которых соединены соответственно с выходами первого и второго элементов И, выходы третьего и четвертого триггеров сое динены соответственно с первым, вто рым входами третьего элемента И, вы ход которого соединен с нулевым вхо дом второго триггера, выход которог  вл етс  сигнальным выходом устройства , единичной выход счетного триг гера соединен со вторым входом адре са записи блока пам ти, нулевой выход счетного триггера соединен с пе вым входом адреса считывани  блока пам ти, выход первого триггера соединен со вторым входом адреса считывани  блока пам ти, выход которого  вл етс  информационным выходом устройства. На чертеже приведена структурна  схема устройства. Устройство содержит счетчик 1, триггер 2, счетный триггер 3, блок пам ти, триггеры 5, 6, 7, элемент задержки, элементы И 9, Ю, 11, эле мент НЕ 12, тактовый вход 13 устрой ства, информационный вход k устройства , информационный выход 15 WV устройства, сигнальный выход 16 уст ройства. Последовательность работы предла гаемого устройства состоит в задани анализируемого последовательного ко да в пор дке, начина  с младших раз р дов, на информационном входе устройства и тактирующей серии на тактовом входе. На выходе устройства после числа тактов, равного емкости счетчика 1 (и числу разр дов (каналов ) анализируемого числа), по вл етс  код номера старшего разр да, имеющего единичное состо ние, если последний разр д анализируемого код ( знаковый) был нулевым, или код ста шего разр да, имеющего нулевое состо ние , если последний анализируемый разр д был единичным. Работу устройства рассмотрим на примере выделени  старшего значащего разр да двоичного числа, пред ставленного в дополнительном коде младшими разр дами вперед дл  двух вариантов знаков: а).000101100010 - положитель нов число; б).11Д100010011 - отрицатель ное число. 4 Адреса разр дов, которые необходимо определить в обоих вариантах, подчеркнуты, причем поскольку знаковый разр д поступает последним, то до его поступлени  отсутствует признак , какие уровни - единичные или нулевые - необходимо анализировать. Блок пам ти k выполнен на регистровом ЗУ типа 155РП1 и содержит первый и второй входы адреса записи, первый и второй входы адреса считывани , стробирующий вход записи, стробирующий вход считывани  (на чертеже не показан), информационный вход и выход, причем возможно раздельное управление адресами записи и считывани  одновременно. Анализируемое число А, поступа  на вход I, управл ет первым входом адреса записи блока пам ти . На второй вход адреса записи подаетс  сигнал с триггера 3 состо ние которого мен етс  лишь при поступлении сигнала с последовательного выхода счетчика 1 после анализа последнего (знакового) разр да. Следовательно , при анализе кода состо ние триггера 3 не мен етс  и соответствует , например, единичному. В этом случае на второй вход адреса записи блока пам ти k поступает уровень О, поэтому нулевые разр ды анализируемого числа А формируют адрес записи 00, а единичные - 01. На информационный вход блока пам ти k с параллельного выхода счетчика 1 поступает код номера разр да, поэтому по стробирующему входу записи блока пам ти k в  чейку с адресом 00 записываютс  последовательно адреса разр дов , имеющие уровни О, а в  чейку 01 - уровни 1. С приходом последнего разр да, знакового , счетчик 1 формирует импульс, по заднему фронту измен ющий сос-то ние триггера 3 и разреша  занесение знакового разр да в триггер
2. 2. Поскольку первый вход адреса считывани  блока 4 соединен с инверсным выходом триггера 2, дл  положительного числа устанавливаетс  адрес считывани  01, а дл  отрицательного - 00, и на выходе блока Ц имеетс  код номера подчеркнутого разр да соответственно дл  варианта -а и б. Этот код сохран етс  на выходе блока .k в течение всего цикла анализа очередного числа А, дл  которого, так как тригrep 3 изменил состо ние, адрес разр дов со значени ми О записываетс в  чейку с адресом 10, а со значени ми 1 - в  чейку с адресом 11, считывание с одной из этих  чеек осуществл етс  при анализе очередного числа А. Так как при анализе последовател ных кодов числа А с одинаковыми зна чени ми разр дов в)А 0.00000000 или . г)А 1 .11111111 будет считан адрес предыдущего чис|ла , то в конце анализа необходима предварительна  установка  чеек пам ти записи в начальное состо ние, что может потребовать еще несколько дополнительных тактов работы. В р де случаев (в особенности, дл  специальных целей - последовательном устройстве дл  вычислени  элементар ных функций и т.п.) указанные допол нительные такты работы могут оказат с  нежелательными.. В этом случае устройство дополн етс  схемой дешифрации равнозначных состо ний последовательных входных данных. Эта схема выполнена на триггерах 5, 6, элементе задержки 8, элементах И 9 10, 11 и элементе НЕ 12. Разр ды числа А поступают на эле мент И 10 непосредственно, а на эле мент И 9 через элемент НЕ 12. При поступлении сигнала по тактовому вх ДУ 13 устройства выполн етс  логика и на одном из элементов 9 или 10, устанавлива  первый 5 или второй 6 триггер в единичное состо ние. В конце предыдущего цикла импульсом с последовательного выхода счетчика 1 через элемент задержки 8 оба эти триггера устанавливаютс  в нулевое состо ние, поэтому после анализа числа А дл  вариантов а и б оба триггера в конце цикла об зательно оказываютс  в единичном состо нии, которое через третий элемент И 11 в конце цикла анализа переписываетс в триггер 7. Дл  вариантов в или г лишь один из триггеров 5 или 6 окажетс  в единичном состо нии,что при водит к установке, в конце цикла ан лиза триггера 7 в нулевое состо ние Выход этого триггера  вл етс  сигна ным выходом устройства и служит дл  определени  равнозначных состо ний. 16 Применение изобретени  позвол ет расширить область применени  устройства за счет возможности анализа последовательных кодов с произвольным представлением двоичных данных. Формула изобретени  Устройство дл  анализа последовательных кодов, содержащее счетчик и первый триггер, о т л .и ч а ю щ е 6 с   тем, что, с целью расширени  области применени , устройство содержит блок пам ти, счетный три1- гер, второй, третий и четвертый триггеры , три элемента И, элемент НЕ и элемент задержки, причем кодовый вход устройства соединен с первым входом адреса записи блока пам ти, с единичным входом первого триггера, с первым входом первого элемента И |И через элемент НЕ с первым входом второго элемента И, тактовый вход устройства соединен с входом счетчика , с тактовым входом блока пам ти и со вторыми входами первого и второго элементов И, информационный выход счетчика соединен с информационным входом блока пам ти, выход переполнени  счетчика соединен с входом счетного триггера,с единичным входом второго триггера и через элемент задержки с единичными входами третьего и четвертого триггеров, нулевые входы которых соединены соответственно с выходами первого и второго элементов И, выходы третьего и четвертого триггеров соединены соответственно с первым и вторым входами третьего элемента И, выход которого соединен с нулевым входом второго триггера, выход которого  вл етс  сигнальным выходом устройства, единичный выход счетного триггера соединен со вторым входом адреса записи блока пам ти, нулевой выход счетного триггера соединен с первым входом адреса считывани  блока пам ти, выход первого триггера соединен со вторым входом адреса считывани  блока пам ти, выход которого  вл етс  информационным выходом устройства. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 703812, кл. G 06 F , 19772 .AstopCKoe свидетельство СССР № 697995, кл. G Об .F 9/б, 1978 (прототип).