SU1661754A1

SU1661754A1 - Устройство дл определени экстремальных чисел

Info

Publication number: SU1661754A1
Application number: SU894693965A
Authority: SU
Inventors: Назар Давыдович Голуб; Валерий Васильевич Гричук; Олег Леонидович Капчеля; Александр Павлович Царев; Виктор Георгиевич Чепурняк
Original assignee: Предприятие П/Я А-3239
Priority date: 1989-04-04
Filing date: 1989-04-04
Publication date: 1991-07-07

Abstract

Изобретение относитс к автоматике и вычислительной технике. Цель изобретени - расширение функциональных возможностей за счет обеспечени сравнени чисел с порогом и выделени локальных экстремумов в последовательности чисел. Устройство содержит коммутатор 1, регистры 2, 3, узлы анализа (УА) 4₁ - 4_т, блок управлени (БУ) 5, счетчик 6, выходной регистр 7, информационные входы 8₁ - 8_т, вход 9 синхронизации, управл ющие входы 10₁ - 10₅, выходы экстремума 11 и адреса экстремума 12, выходы "больше" 13, "меньше" 14, "равно" 15, выход признака экстремума 16. УА содержит элементы равнозначности, элементы И. БУ содержит коммутаторы, триггеры, элементы И, ИЛИ, ИЛИ - НЕ, НЕ, элементы задержки. Устройство работает в одном из четырех режимов: сравнение чисел с порогом, выделение максимального числа, выделение минимального числа, выделение локальных экстремумов в последовательности чисел. 5 ил.

Description

70гЦЦЮ5

Cft О

s|

СП

Јь

Изобретение относитс к автоматике и вычислительной технике.

Цель изобретени - расширение функциональных возможностей за счет обеспечени сравнени чисел с порогом и выделени локальных экстремумов в последовательности чисел.

На фиг, 1 приведена схема предлагаемого устройстваJ на фиг, 2 - схема блока управлени , на фиг. 3-5 - схемы соответственно первого (младшего), 1-го (2 1 Ј го, m - количество раз-- р дов анализируемых чисел) и m-го узлов анализа,

Устройство содержит коммутатор 1, регистры 2 и 3, узлы 4 - 4№ анализа , блок 5 управлени , счетчик 6, выходной регистр 7, информационные входы 8 - 8 , вход 9 синхронизации, управл ющие входы 10 - , выходы экстремума 11 и адреса экстремума 12, выходы Больше 13, Меньше 14, Равно 15, выход 16 признака экстремума .

Узлы 4 анализа содержат элементы

17«

И

и 17 равнозначности, элементы

18, 18 . Блок 5 управлени содержит коммутаторы 19 и 20, триггеры 21 и 22, элементы И 23-26, ИЛИ 27-30, ИЛИ-НЕ 31, НЕ 32, элементы 33 и 34 задержки (элемент 34 - инвертирующий) Обозначены также входы 35 - 35g и

36

выходы Jtt 1 - J&g, узлов 4 анализа и выходы 37 - 37 блока 5 управлени .

Устройство работает в одном из четырех режимов: сравнение чисел с порогом , выделение минимального числа, выделение максимального числа, выделение локальных экстремумов,

В режиме сравнени с порогом устройство работает следующим образом,

На входы 10j, 104. и Ю5 подаетс потенциал логической 1. Затем на вход 10л подают положительный импульс , при этом счетчик 6 и регистры 2, 3 и 7 обнул ютс . После этого на входы 8, - 8 подаетс значение порога, а на вход 9 - синхроимпульс, при этом значение порога записываетс в регистр 2 и сравниваетс со значением числа, записанного в регистре 3, Узел 4m анализа старшего разр да сравнивает старший разр д и вырабатывает сигнал логической 1 на

выходе 36,, если старший разр д значени порога равен 1. Если старший разр д кода порога равен О, то на выходе 36ц вырабатываетс сигнал

0

5

0

5

0

35

40

50

55

логической 1 и поступает к младшим разр дам. После окончани процесса сравнени на выходе 37а блока 5 управлени формируетс сигнал логической 1, который, записывает значение порога в регистр 3. Затем на вход 10 подаетс сигнал логического О. Устройство установлено в начальное состо ние. Затем во входной регистр 2 последовательно записываютс числа, подлежащие сравнению. Результат сравнени по вл етс в виде сигнала логической соответствующем выходе (13, 14 или 15).

В режиме выделени минимального числа устройство работает следующим образом.

На входы Ю5 и 10 подаетс сигнал логической 1, а на вход 10 - сигнал логического О и на вход Ю2 импульс, при этом счетчик 6 и регистр 7 обнул ютс , а в регистры 2 и 3 записываютс единицы - устройство установлено в начальное состо ние. Затем на входы 8 - 8 подают последовательно числа в параллельном коде , подача числа сопровождаетс синхроимпульсом, подаваемым на вход 9. Поданное число при этом записываетс в регистр 2, а к содержимому

счетчика 6 добавл етс единица. Число , записанное в регистр 2, сравниваетс с содержимым регистра 3, а результат сравнени по вл етс на выходах 36,, 36„, 36А узлов 4

, -jo, jo УЗЛОВ анализа . Если содержимое регистра 2 меньше содержимого регистра 3, то на выходе блока 5 управлени по вл етс сигнал логической 1 и содержимое регистра 2 записываетс в регистр 3, а содержимое счетчика 6 - в регистр 7, Таким образом, на выходах П 4- 11 присутствует значение наименьшего 45 поданного на текущий момент числа, а на выходах 12 - 12 значение его пор дкового номера.

В режиме выделени максимального числа устройство работает аналогично , однако на вход 10 . поступает сигнал логического нул , при этом регистры 2 и 3 обнул ютс ,

В режиме поиска локальных экстремумов устройство работает следующим образом.

За условие экстремума вз то изменение знака приращени , когда оно больше единицы. На входы 10 и 10$. подаютс сигналы логического О, на

входы 10,, - сигнал логической 1, а на вход 10 - единичный импульс при этом триггер 21 устанавливаетс в единичное состо ние, в счетчик 6 и регистры 2, 3 и 7 записываютс нули . Затем на входы 8, - 8, подаетс последовательность чисел, сопровождаемых синхроимпульсами по входу 9, Числа записываютс в регистр 2 и сравниваютс с содержимым регистра 3, результат сравнени поступает на блок управлени в виде сигнала, соответствующего уровню логической единицы на выходах 36, 362, 36 а. При подаче импульса на вход Ю3 информаци , содержаща с в регистре 2, переписываетс в регистр 3 при наличии на выходе элемента ИЛИ-НЕ 31 сигнала логической 1, При наличии на выходе элемента ИЛИ-НЕ 31 сигнала логического О, информаци перезаписываетс только согласно состо нию выхода 373 блока 5 управлени , т.е. при наличии сигнала логической 1 на выходе 37 переписываетс большее число, а при наличии сигнала логического О - меньшее число. Если на выходе 373 сигнал логической 1, а содержимое регистра 2 меньше содержимого регист- р а 3 и на выходе элемента ИЛИ-НЕ 31 присутствует единичный сигнал, то на выходе 16 по вл етс сигнал логической 1, при этом значени сигнала на выходе 37- блока 5 управлени мен етс на противоположное (с 1 на О), значение локального экстремума

формируетс на выходах

« 11

т

его пор дковый номер на выходах 12{ - 12 . Эти значени считываютс внешним устройством и после этого на вход 10з подаетс импульс, и число из регистра 2 переписываетс в регистр 3, и устройство начинает функционировать в режиме поиска минимального числа и т.д.

В i-м узле 4 анализа происходит сравнение значени данного разр да регистра 2 со значением этого же разр да регистра 3 при наличии сигнала логической 1 на входе 35, а также вырабатываетс сигнал логической 1 на выходе 36j, если сравниваемые числа отличаютс на единицу, причем старшие разр ды регистров 2 и 3 равны ,- 1-е разр ды не равны, а младшие разр ды все противоположны i-м разр дам . При этом состо ние на выходе элемента 17, равнозначности соответ0

ствует уровню логического О, также как и на выходе элемента 17„ значности, а на входе 35 вует логическа 1, на выходе 36д и на одном из выходов 36 или 362 вырабатываетс сигнал логической 1. Если разность чисел, записанных в регистры 2 и 3 больше единицы, то на одном из выходов 36, или 36 выраба0

5

0

5

0

5

/2 равно- присутсттываетс сигнал логической 1 при условии, что все старшие разр ды чисел , записанных в регистры 2 и 3, равны между собой, т.е. на входе 35 при- 5 сутствует логическа 1, а в i-м разр де числа отличаютс .

Младший узел 4 анализа вырабатывает сигнал логической 1 на выходе 36, когда сравниваемые числа отличаютс только в младшем разр де. Остальные сигналы в младшем узле 4 анализа вырабатываютс также как и в остальных узлах.

Блок управлени объедин ет по ИЛИ выходы 36f, 36.2. и 36-э всех узлов анализа соответственно и формирует на выходах 13 и 14 устройства соответствующие сигналы. Инвертирующий элемент 34 задержки блокирует распространение сигналов логической 1 с выходов элементов ИЛИ 27. и 28 на врем , достаточное дл формировани сигнала логического О на выходе элемента 31. По истечении этого времени на выходе элемента 34 по вл етс сигнал логической 1, и если на выходе элемента 31 не сформировалс сигнал логического О, то сигнал логической 1 с выхода одного из элементов ИЛИ 27 или 28 проходит на входы триггер а 21 и второго канала коммутатора 19,

Выбор режима работы устройства осуществл етс коммутатором 20. При сигнале логической 1 на его выходе сигнал на выходе первого канала коммутатора 19 формируетс из сигнала с выхода элемента ИЛИ 27. Этот сигнал проходит через коммутатор 19 на вход элемента И 26, и при наличии сигнала логической 1 на входе 10 осуществл ет перезапись числа из регистра 2 в регистр 3, При сигнале логического О на выходе коммутатора 20 сигнал логической 1 на выходе 37 формируетс из сигнала логической 1 на выходе элемента ИЛИ 28, далее сигнал проходит через первый разр д коммутатора 19 на вход элемента И 26, и при наличии сигнала логической 1

0

5

на входе 10 сигнал логической 1 с выхода элемента ИЛИ 28 проходит через элемент ИЛИ 29 на входы синхронизации регистров 3 и 7 и осуществл ет перезапись чисел из регистра 2 в регистр 3 и из счетчика 6 в регист 7, При сигнале логической 1 на входе 10 Ј на выход коммутатора 20 проходит сигнал с входа 10. При сигнале логического О на входе 10j на выход коммутатора 20 проходит сигнал с выхода триггера 21,

Claims

Формула изобретени

Устройство дл определени экстремальных чисел, содержащее два триггера , счетчик, выходной регистр, три элемента ИЛИ, четыре элемента И, элемент НЕ и m узлов анализа (т - количество разр дов анализируемых чисел), каждый из которых содержит первый элемент равнозначности и три элемента И, причем вход синхронизации устройства соединен со счетным рходом счетчика, выходы разр дов которого соединены с соответствующими информационными входами выходного регистра, выходы разр дов которого Явл ютс выходами адреса экстремума устройства, входы установки в нулевое состо ние счетчика и выходного регистра объединены, выходы первого И второго элементов И 1-го узла анализа (i 1,2,...,m) соединены с i-м входами соответственно первого и второго элементов ИЛИ, выходы которых соединены с первыми входами соответственно первого и второго элементов И, выход элемента НЕ соединен с первым входом третьего элемента И, выход четвертого элемента И - с первым входом третьего элемента ИЛИ, выход

которого соединен с входом синхрони- элемента равнозначности соединен с

зации выходного регистра, в каждом узле анализа первые пр мые входы первого и второго элементов И объединены соответственно с первым и вторым входами первого элемента равнозначности , выход которого соединен с первым пр мым входом третьего элемента И, выход третьего элемента И j-ro узла анализа (j 2,3,...,m) соединен с вторыми пр мыми входами первого , второго и третьего элементов И (j-l)-ro узла анализа, отличающеес тем, что, с целью расширени функциональных возможностей за

50

первым входом п того элемента И, пе вый управл ющий вход устройства сое нен с первыми пр мыми входами четве того и п того элементов И первого узла анализа, выход третьего элемен та И которого вл етс выходом Рав но устройства, выходы п тых элемен тов И К-го и (m-l)-ro узлов анализа где К 1,2,.,., т-2 соединены соот ветственно с первым пр мым входом ч вертого элемента И и с вторым пр мым входом п того элемента И (К+1)узла анализа и с вторым пр мым вход п того элемента И, га-го узла анализ

счет обеспечени сравнени чисел с порогом и выделени локальных экстремумов последовательности чисел, в него введены три коммутатора, два регистра, четвертый элемент И, элемент ИЛИ-НЕ и два элемента задержки, а в каждый узел анализа - четвертый элемент И, в каждый узел анализа,

0 кроме первого - второй элемент равнозначности , в каждый узел, кроме т-го - п тый элемент Et причем вход 1-го разр да анализируемых чисел устройства соединен с i-м информационным вхо5 дом первой группы первого коммутатора , i-й выход которого соединен с i-м информационным входом первого регистра, выход j-ro разр да которого соединен с первым пр мым входом

0 первого и первым инверсным входом второго элемента И j-ro узла анализа , выход 1-го разр да первого регистра соединен с i-м информационным входом второго регистра, выход (j-1)5 го и j-ro разр дов которого соединены соответственно с первым входом второго элемента равнозначности j-ro узла анализа и с первым инверсным входом первого элемента И j-ro узла

0 анализа, выход 1-го разр да второго регистра вл етс i-м информационным выходом устройства и соединен с вторыми входами всех элементов равнозначности i-ro узла анализа, в каждом узле анализа выход первого элемента равнозначности соединен с первым инверсным входом четвертого элемента И, и в каждом узле анализа, кроме т-го, - с инверсным входом п того элемента И,

Q в каждом узле анализа, кроме первого, выход второго элемента равнозначности соединен с вторым инверсным входом четвертого элемента И, в каждом узле анализа, кроме т-го, выход второго

5

0

первым входом п того элемента И, первый управл ющий вход устройства соединен с первыми пр мыми входами четвертого и п того элементов И первого узла анализа, выход третьего элемента И которого вл етс выходом Равно устройства, выходы п тых элементов И К-го и (m-l)-ro узлов анализа, где К 1,2,.,., т-2 соединены соответственно с первым пр мым входом четвертого элемента И и с вторым пр мым входом п того элемента И (К+1)го узла анализа и с вторым пр мым входом п того элемента И, га-го узла анализа,

916

выход третьего элемента И i-ro узла анализа соединен с вторым пр мым входом четвертого элемента И (j-1)-ro узла анализа, выход четвертого элемента И (1-го узла анализа соединен с i-м входом элемента ИЛИ-НЕ, выход которого соединен с вторыми входами первого и второго элементов И, выходы которых соединены соответственно с первым входом установки в единичное состо ние и входом установки в нулевое состо ние первого триггера а также с первыми информационными входами соответственно перв.он и второй групп второго коммутатора, вторые информационные входы первой и второй групп которого вл ютс соответственно выходами Больше и Мень

ше устройства и подключены к выходам входами второй группы первого коммусоответственно второго и первого элементов ИЛИ, вход синхронизации устройства соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с входом синхронизации 25 первого регистра, инверсными входами третьих элементов И всех узлов анализа , вторыми инверсными входами первого и второго элементов И го-го узла анализа, инверсным входом третьего элемента И m-го узла анализа, входом установки в единичное состо ние вто- pq.ro триггера, входом элемента НЕ и через первый элемент задержки с третьими входами первого и второго

30

татора и с управл ющим входом второго коммутатора, первый и второй выходы которого соединены с вторыми входами соответственно четвертого и третьего элементов И, выход третьего элемента И соединен с входом установки в нулевое состо ние второго триггера, инверсный выход которого вл етс выходом признака экстремума устройства в первом узле анализа первый и второй входы элемента равнозначности объединены соответственно с вторыми пр мыми входами соответственно первого и второго элементов И.

0

10

элементов И, второй, третий и четвертый управл ющие входы устройства соединены соответственно с первым входом четвертого элемента И, управл ющим и вторым информационным входами третьего коммутатора, п тый управл ющий вход устройства соединен с вторыми входами третьего и четвертого элементов ИЛИ и входом второго элемента задержки, выход которого соединен с входом установки счетчика в нулевое состо ние, управл ющим входом первого коммутатора и вторым входом установки в единичное состо ние первого триггера, выход которого соединен с первым информационным входом третьего коммутатора, выход которого соединен со всеми информационными

5

0

татора и с управл ющим входом второго коммутатора, первый и второй выходы которого соединены с вторыми входами соответственно четвертого и третьего элементов И, выход третьего элемента И соединен с входом установки в нулевое состо ние второго триггера, инверсный выход которого вл етс выходом признака экстремума устройства, в первом узле анализа первый и второй входы элемента равнозначности объединены соответственно с вторыми пр мыми входами соответственно первого и второго элементов И.

ФигЛ