SU760188A1 - АССОЦИАТИВНАЯ МАТРИЦА ПАМЯТИ . ' ...V . 1 ι - Google Patents

Description

Изобретение относится к запоминающим устройствам и может быть использовано в ассоциативных процессорах многоканальной параллельной обработки _ массивов информации. ⁵

Известны ассоциативные матрицы памяти ИФ].

Одна из известных матриц содержит множество ячеек памяти, шины совпаде-.ния, шины.разрешения записи и шины ¹⁰ разрешения считывания, объединяющие ячейки одной строки матрицы, шины записи - опроса, шины чтения, объединяющие ячейки одноименных разрядов каждой строки матрицы, счетчики £1] .

Ячейки памяти данной матрицы содер жат триггеры, элементы И и ИЛИ и выполняют операции сравнения на совпадение, запись и считывание. Недостаток матрицы заключается в том, что сложение производится поразрядно с помощью операций опроса и записи, выполняемых за один такт. Например, на сложение М-разрядных чисел требуется ЗМ тактов. Кроме того, вводвывод в матрицу - последовательный по словам.

Из известных устройств наиболее

близким техническим решением к изобретению является ассоциативная мат—

2 '

рица памяти, содержащая ассоциативные запоминающие элементы, причем в каждой строке матрицы выходы сравнения и переноса сравнения каждо го ассоциативного запоминающего элемента, кроме последнего, соединены с соответствующими входами последующего ассоциативного запоминающего элемента, а выход переноса сложения каждого ассоциативного запоминающего элемента, кроме первого - с соответствующим входом предыдущего ассоциативного запоминающего элемента, управляющие входы ассоциативных за-. 15 поминающих элементов подключены к соответствующим управляющим шинам £2] .

В основе построения этой матрицы лежит одноразрядная ячейка с расШи20 ренным набором операций: запись, считывание, сравнение (больше чем, меньше чем, равно, безразлично) сложение.

эта матрица имеет низкое.быстро25 действие при решении задач с большим числом операций ввода-вывода и ограниченные функциональные возможности в многоканальной обработке сигналов в реальном масштабе времени. Ука50 занные недостатки обусловлены тем,

...........~^г. ......з

ч^о, во-первых, ввод информаций в матрицу для обновления обрабатываемых массивов производится последовательно по словам, а вывод промежуточных и конечных результатов вычислений из матрицы - также последовательно по словам; во-вторых, отсутствует возможность выполнения од* новремённых операций между массивом, находящимся в ассоциативной памяти, и массивом, находящимся в запоминающем устройстве, например операций сложения или сравнения со.ответствующих строк двух массивов од новременно по всем разрядам.

Цель изобретения - повьиаение быстродействия матрицы.

Поставленная цель достигается тем, что матрица содержит адресные накбпитёлй и коммутаторы по числу ассоциатив ных запоминающих элементов, причем выход каждого коммутатора подключен к информационному входу соответствующего ассоциативного запоминающего элемента,первый вход - к информацией’ йому выходу соответствующего адресного накопителя, второй вход - к общей для каждого столбца матрицы информационной шине, третий вход - к первому управляющему входу матрицы, информационный вход каждого адресного накопи-* ' теля подключен к информационному выходу соответствующего ассоциативного запоминающего элемента, управляющий ' вход - ко второму управляющему входу матрицы, а адресный вхбд - к адресному входу матрицы.

. На чертеже изображена функциональная схема ассоциативной матрицы Памяти.

Матрица содержит ассоциативные запоминающие элементы 1, коммутаторы 2 и адресные накопители 3 - по числу элементов 1, управляющие шины разрешения записи 4, разрешения считывания 5, разрешения сложения 6, подключенные к управляющим выходам элементов 1

В каждой строке матрицы выходы переноса сравнения 7 и· сравнения 8 каждого элемента 1, кроме последнего (правого на чертеже), соединены с соответствующими входами¹последующего элемента 1. Выход 9 переноса сложения каждого элемента 1, кроме первого. (левого на чертеже), соединен со входом предыдущего элемента 1.

Матрица также содержит информа'ционяые шины 10 регистра компарайда (на чертеже не показан), шины 11 управляющих регистров, шины 12 считывания, первый управляющий вход 13, второй управляющий вход 14 и адресный вход 15. ¹

Первый _Вход каждого коммутатора 2 подключен к информационному выходу 16 соответствующего накопителя 3, второй - к соответствующей шине 10, третий - ко входу 13 матрицы, а выход 17 - к информацион760188

ному входу соответствующего элемен’.'та 1. Информационный вход каждоί го накопителя 3 подсоединен к информационному выходу соответствующего элемента 1, управляющий и адресный входа - соответственно ко входам 14 и 15 матрицы.

Накопители 3 являются многоразрядными запоминающими устройствами с независимой адресацией по каждому разряду и обеспечивают запись и считывание информации в соответствии с адресом и управляющими сигналами, подаваемыми по входам 15 и 14. В частности, накопители 3 могут быть построены на регистрах сдвига. Конструктивно накопители 3 могут быть выполнены совместно с элементами 1.

Каждый элемент 1 содержит запоминающий элемент (триггер) и логические схемы, обеспечивающие запись в триггер сложения и сравнение(равно, больше чем,меньше чем, базразлично) с содержанием триггера входной информации, поступающей с коммутатора 2 на вход элемента 1, а также считывание информации по шине 12.

Работа матрицы происходит следующим образом.

Для выполнения операций опроса, записи или сложения на информационные входы элементов 1 поступают операнды через коммутаторы 2. При единичном сигнале на входе 13 происходит подсоединение шин 10, а при нулевом сигнале - информацирнных выходов 16 накопителей 3 к информационным входам элементов 1.

.Выбор столбцов матрицы, участвующих в операции, указание типа опроса, а также блокировка переноса при сложении -производятся путем подачи сигналов на элементы 1 по шинам 11 (по четыре управляющих шины для каждого столбца) .

В элементах 1 строк, отвечающих поисковому критерию, вырабатываются сигналы переноса совпадения (в опросах"больше чем","меньше чем")и сигналы совпадения (во всех переносах), которые передаются к правым элементам 1 строк; сигналы совпадения последних элементов 1, являющихся.младшими разрядами матрицы, поступают на выходы 18 совпадения матрицы.

При подаче единичного сигнала на шины 4 разрешения записи или шины б разрешения сложения происходит запись в триггеры элементов 1 информации, поступающей на входы элементов 1 с коммутаторов 2, либо ее сложение (с учетом переноса) с содержимым триггеров соответственно.

При подаче единичного сигнала на шины 5 разрешения считывания происходит считывание информации иэ элементов 1 по шинам 12, откуда информация передается на выходы матрицы либр поступает на входы накопителей 3

5

760188

6

по сигналам, получаемым с управляющего 14 и адресного 15 входов матрицы.

Команды "Опрос", "Запись", Считывание" , "Сложение" выполняются за один такт, причем команды "Запись" и "Считывание" могут применяться совместно.

С помощью последовательности ко- ’ манд "Опрос", "Запись" можно выполнять групповые поисковые, арифметические и логические операции над массивами данных, находящихся в ассоциативной памяти, а также производить ввод массивов из накопителей в ассоциативную память и их сложение или сравнение, выводить массивы промежуточных данных в накопители.

Благодаря наличию накопителей 3 и 15 коммутаторов 2 скорость ввода-вывода промежуточных данных в матрицу ассоциативной памяти и вывод конечных результатов увеличивается в N раз, где N - число строк в ассоциативной 20 матрице.

Наличие двухмерных каналов движения данных в матрице {ввод исходных данных через регистр компаранда, рециркуляция массивов в ассоциативной 25 памяти) позволяет проводить многоканальную обработку данных по рециркуляционным алгоритмам, как, например, фильтрацию в порядке поступления сигналов без их предварительной буферизации. * ™

Claims (1)

1. Формула изобретения

   Ассоциативная матрица памяти, содержащая ассоциативные запоминающие элементы, причем в каждой строке матрицы выходы сравнения и переноса $$ сравнения каждого ассоциативного запоминающего элемента, кроме последнего соединены с соответствующими входами последующего ассоциативного запоми- , нающего элемента, а выход переноса сложения каждого ассоциативного запоминающего элемента, кроме первого соединен с соответствующим входом предыдущего ассоциативного запоминающего элемента, управляющие входы ассоциативных запоминающих элементов подключены к соответствующим управляющим шинам, отличающаяся тем, что, с целью повышения быстродействия матрицы, она содержит адресные накопители и коммутаторы по Числу ассоциативных запоминающих элементов , причем выход каждого коммутатора подключен к информационному входу соответствующего ассоциативного запоминающего элемента, первый вход к информационному выходу соответству- . ющего адресного накопителя, второй вход - к обшей для каждого столбца матрицы информационной шине, третий вход - к первому управляющему входу матрицы, информационный вход каждого адресного накопителя подключен к информационному выходу соответствующего ассоциативного запоминающего элемента, управляющий вход - ко второму управляющему входу матрицы, а адресный вход к адресному входу матрицы.