SU881757A1 - Процессорный элемент - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано при построении параллельных процессоров и однородных вычислительных систем, предназначенных дл  групповой обработки больших массивов информации .

Известен процессорный элемент, представл ющий собой последовательность одноразр дных  чеек ассоциативной пам ти, объединенных горизонтальными шинами разрешени  записи и разрешени  считывани  информации, а также шиной совпадени  содержимого этих  чеек с кодом опроса, подаваемым по шинам опроса 1.

Недостатком такого процессорного элемента  вл етс  его низкое быстродействие при выполнении арифметических и логических операций, которое обусловлено тем, что арифметические и логические операции над словами в процессорном элементе выполн ютс  . последовательно поразр дно(последовательно разр д за разр дом).причем обработка каждого разр да требует нескольких машинных тактов опросазаписи . Кроме того, в данном процессорном элементе дл  хранени  промежуточных результатов операций требуютс  дополнительные аппаратурные затраты.

Известен ассоциативный матричный модуль, в котором обрабатываемые данные наход тс  в ассоциативном запоминающем устройстве, содержащем 25% по 256 разр дов и соединенным с трем  5-разр дными регистрами X, У, М. Регистры X и У имеют логическую надстройку , способную выполн ть любую из 16 логических операций над двум  одноразр дными двоичными переменными. Выполнение операций обработки данных заключаетс  в одновременном считывании i-ых и/или j-ых разр дов каждого слова данных в соответствующие разр ды регистров X и/или У, параллельной обработкой считываемых разр дов с помощью логической надстройки и записи результатов в одноименные разр ды слов ассорциативных ЗУ 2,

Дл  такого процессорного элемента характерно низкое быстродействие, обусловленное последовательной поразр дной пересылкой данных в обрабатывающее устройство и обратно, последовательной поразр дной обработкой данных, а дл  выполнени  арифметических одноразр дных операций требуетс  несколько машинных тактов. Наиболее близким по технической сущности к изобретению  вл етс  эле. мент, оснащенный одноразр дным комбинационным сумматором, в котором комбинационный сумматор выполн ет как свои обычные функции арифметического устройства, так и функции устройства выборки по. содержанию. В этом процессорном элементе строка ассоциативных  чеек Лам ти раздел етс  на две группы, где хран тс  операнды А и В. Выходы совпадени   чеек каждой группы объедин ютс  собственными шинами совпадени (МС1, МС2), которые подключаютс  на входы комбинационного сумматора, третий вход которого соединен со схемой запоминани  переноса. Входы разрешени  записи всех  чеек через шину разрешени  записи РЗ подключены к выходу суммы сумматора. Арифметические и логические операции в указанном процессорном элементе выполн ютс  последовательно поразр дно при помощи микроопераций опрос-запись .Опрос одноименныхi-x разр дов обоих операндов на единичное значение осуществл етс  одновременно, в резуль Tafe чего на шине РЗ по вл етс  сиг нал, равный результату суммировани  ,+П, а в схему запоминани  переноса заноситс  результат П, где а ,Ь- - содержимое 1-ых разр дов слагаемых, П - значение переноса из предыдущего разр да 3 Однако низкое.быстродействие элемента св зано с последовательным поразр дным выполнением операций (х т  одноразр дные операции выполн ют с  за один такт, число тактов равно разр дности операндов). Дополнитель . ные затраты оборудовани  св заны с тем, что дл  хранени  результатов операции необходимо иметь дополните ную свободную зону. Цель изобретени  - повышение коэ фициента использовани  оборудовани  и быстродействи . Поставленна  цель достигаетс  те что в процессорный элемент, содержащий две группы  чеек ассоциативной пам ти, управл ющие входы кото рых подключены к входам разрешени  записи и разрешени  считывани  элемента , первый и второй входы каждой ассоциативной пам ти подключены соответственно к входам опроса и записи элемента, первые выходы  чеек ассоциативной пам ти первой и второй групп подключены к первому выходу элемента, введены элемент ИЛ и одноразр дные полусумматоры, прич первый и второй входы К-го одноразр дного полусумматора подключены со ответственно к вторым выходам К-Х ек ассоциативной пам ти первой и в оП групп,выходы суммы К-го однораз дного полусумматора соединен с вхоом записи К-й  чейки ассоциативной ам ти первой группы, а выход переноа соединен с входом записи (К+1)-и чейки ассоциативной пам ти второй руппы, третьи выходы  чеек ассоциаивной пам ти второй группы соединены оответственно с входами элемента ИЛИ-, выход которого  вл етс  вторым выходом элемента. На чертеже представлена схема элемента . Элемент содержит группы 1 и 2  чеек 3 ассоциативной пам ти, входы 4 разрешени  записи элемента,вход 5 разрешени  считывани  элемента,первый выход 6 элемента входы 7 опроса и записи элемента, второй выход 8 элемента, одноразр дные полусумматоры 9, элемент ИЛИ 10. Процессорный элемент работает следующим образом. Операции выборки по содержанию и ассоциативной обработки выполн ютс  таким же образом, как и в известном устройстве. При выполнении операции арифметического сложени  один операнд (например. А) помещаетс  в первую группу 1  чеек 3 ассоциативной пам ти, а второй операнд (например , в ) - во вторую группу 2  чеек 3 ассоциативной пам ти. Операци  арифметического сложени  выполн етс  по шагам поразр дно параллельно (одновременно) над всеми разр дами операндов. После первого шага выполнени  операции в  чейках 3 ассоциативной пам ти первой группы 1 формируетс  результат А., а в  чейках второй группы В 2. Соответственно на каком-то j -м шаге выполнени  операции формируютс  промежуточные результаты Aj Aj.f +Bj.., ; Bj(Aj. В )-2 Через 6 шагов выполнени  операции ( 6 - длина максимальной цепочки, пе-о реноса, образовавшейс  при сложении двух операндов) в  чейках 3 ассоциативной пам ти первой группы 1 сформируетс  результат арифметического суммировани . Определение окончани  формировани  двоичной суммы в процессорном элементе производитс  элементом ИЛИ 10, который вырабатывает нулевой сигнал только при формировании промежуточного результата В 0, что свидетельствует о получении окончательного результата в  чейках первой группы. Поскольку средн   длина цепочки переноса, возникающей при сложении двух П -разр дных чисел равна logvn, то дл  сложени  двух операндов в одном процессорном элементе в среднем требуетс  1од2п тактов, При одновременном выполнении операций в нескольких процессорных элементах врем  выполнени  операции увеличиваетс , однако выигрыш во време

Claims (1)

1. Формула изобретения

   Процессорный элемент, содержащий две группы ячеек ассоциативной памя- 20 ти, управляющие входы которых подключены к входам разрешения записи и разрешения считывания элемента, первый и второй входы каждой ячейки ассоциативной памяти подключены соот- 25 ветственно к входам опроса и записи элемента, первые выходы ячеек ассоциативной памяти первой и второй групп подключены к первому выходу элемента,отличающийся тем, что, эд с целью повышения коэффициента исп пользования оборудования и быстро действия, в него введены элемент ИЛИ и одноразрядные полусумматоры, причем первый и второй входы К-го одноразрядного полусумматора подключены соответственно к вторым выходам К-х ячеек ассоциативной памяти первой и второй групп, выход суммы К-го одноразрядного полусумматора соединен с входом записи К-й ячейки ассоциативной памяти первой группы, а выход переноса соединен с входом записи (К+1)-й ячейки ассоциативной памяти второй группы, третьи выходы ячеек ассоциативной памяти второй группы соединены соответственно с входами элемента ИЛИ, выход которого является вторым выходом элемента.