SU1385300A1 - Анализатор сигнатур - Google Patents

Abstract

Изобретение относитс  к технике контрол  и диагностики цифровых систем передачи и обработки информации . Цель изобретени  - повышение быстродействи  путем устранени  пауз на врем  сравнени  сигнатур./Устр-во содержит регистры 2 и 3, дешифратор 4, индикатор 5, селектор 6, формир о- ватель 7 стробов, компаратор (К) 8 сигнатур. Введены след щий К 1 и фиксатор 9 нестабильности. К 1 содержит два сумматора по модулю два, D-триг- гер. К 8 выполнен в виде п тнадцатиразр дного блока сравнени . Фиксатор 9 содержит эл-т ИЛИ, инвертор,D-триг- гер, 1К-триггер. На вход селектора 6 поступают сигналы, определ ющие длительность и положение во времени интервала измерени , а также выборки принимаемых данных, определ ющих сигнал синхронизации. В селекторе 6 производитс  выбор активного фронта этих сигналов к-рые затем поступают в формирователь 7 стробов, а сигнал тактовой синхронизации - на входы регистра 2, К 1 и фиксатора 9. Сигнал с выхода 1К-триггера управл ет соот- ветствуюпщм сегментом индикатора 5, определенным как индикатор нестабильности , горение к-рого указывает.на наличие сбоев во входных данных. 3 3.п. ф-лы, 2 ил. с (О (Л

Description

00 00

ел

Од

Фи, 1

Изобретение относитс  к технике контрол  и диагностики цифровых систем передачи и обработки информации .

Цель изобретени  - повышение быстродействи  путем устранени  пауз на врем  сравнени  сигнатур.

На фиг.1 представлена электрическа  структурна  схема анализатора сигнатур; на фиг.2 - пример конструктивного выполнени  первого и второго регистров, компаратора сигнатур , след щего компаратора и фиксатора нестабильности.

Анализатор сигнатур (фиг.1) содержит след щий компаратор 1, первый 2 и второй 3 регистр), дешифратор 4, индикатор 5, селектор 6, формирователь 7 стробов, компаратор 8 сиг на тур, фиксатор 9 н естабильности. След щий компаратор 1 (фиг.2) содержит первый 10 и второй 11 сумматоры по модулю два, D-триггер Л2.

Первый регистр 2 (фиг.2) содержит шестнадцатиразр дный регистр 13, первый 14 и второй 15 сумматоры по модулю два.

Второй регистр 3 (фиг.2) выполнен в виде шестнадцатиразр дного регистра 1 6.

Компаратор 8 сигнатур (фиг.2) выполнен в виде п тнадцатиразр дного блока 17 сравнени .

Фиксатор 9 нестабильности (фиг.2) содержит элемент ИЛИ 18, инвертор 19 D-триггер 20, 1К-триггер 21.

Аналиаатор сигнатур работает следующим образом.

На вход селектора 6 поступают сигналы , определ ющие длительность и положение.во времени интервала из мерени , а также выборки принимаемых данных,, определ ющих сигнал синхронизации . В селекторе 6 производитс  выбор активного фронта этих сигналов , которые затем поступают в формирователь 7 стробов, а сигнал тактовой синхронизации на входы первого регистра 2, с;лед щег.о компаратора 1 и фиксатора 9 нестабильности. В первом регистре 2 сигналы с выходов 7- 9-; 12 и 16-го разр дов шестнадцатиразр дного регистра 13 суммируютс  в первом сумматоре 14, а результат поступает на вход след щего компаратора 1 и сумматора 10, где они суммируютс  с последовательностью входных дантп.1х и поступают на вход шестнадца

тиразр дного регистра 13, Структура первого регистра 2 соответствует структуре шестнадцатиразр дного генератора сигнатур с образующим полиномом вида

h(x) -I- х + х + х + 1 ,

в котором происходит деление двоичной входной последовательности на инверсный полином вида

1 +

+ X + X

11

+ .Х

н

0

5

0

5

0

5

0

5

с получением шестнадцатиразр дного остатка, который и называетс  сигнатурой . Математически этот процесс описываетс  выражением

а(х) h (х) - Q(x) + S ,

где Q(X) - частное от делени ; S - сигнатура.

Процесс вычислени  заканчиваетс  в конце интервала измерени , когда установившеес  состо ние разр дов шестнадцатиразр дного регистра 13 записываетс  во второй регистр 3. Значение вычисленной сигнатуры преобразуетс  дешифратором 4 в комбинацию управлени  -четырехразр дным семисег- ментным индикатором, вход щим в состав индикатора 5, на котором 16 двоичных разр дов полученной сигнатуры представл ютс  в виде четырех шестнадцатиричных цифр в соответствии с алфавитом - О, 1, 2, 3, 4, 5, 6,7, 8, 9, А, С, F, Н, Р, и. Дешифратор 4 представл ет собой комбинационный кодопреобразователь двоичного кода в код семисегментного индикатора.

После того, как вновь вычисленна  сигнатура перепишетс  во второй регистр 3, первый регистр 2 готов к началу вычислени  новой сигнатуры. Последовательностьвходньгх данных, складыва сь с сигналами обратных св зей , записываетс  в первый разр д шестнадцатиразр дного регистра 13 с одновременным сдвигом остальных разр дов . Допустим, что в текущем цикле вычисл етс  сигнатура последовательности данных, стробируемых К тактами синхронизации. Пусть с приходом (К-1)-го такта состо ние регистра 13 следующее

S S 58 14 S ть 11 11 S 5554538 5.

Во втором регистре 3 в этот момент хранитс  сигнатура, вычисленна  и предыдущем цикле:

PjfeP,5P 4Pi Pi7PHP Pi P7PiPfP4PiP Pi

Если с приходом К-го бита последовательности входных данных вновь полученна  сигнатура равна ранее вы- .« численной, справедливо равенство

15

Формиру  по этому закону значение ожидаемого бита на последнем такте цикла формировани  сигнатуры и сравнени  его с пришедшим, можно отслеживать и фиксировать совпадение сигнатур одновременно с их формированием . Окончательно факт несовпадени  сигнатур можно фиксировать одновременно с окончанием цикла.

Сигнал с выхода 1К-триггера 21 управл ет соответствующим сегментом индикатора 5, определенным как индикатор нестабильности, горение которого указывает оператору на наличие сбоев во входных данных.

25

30

S-Pj-1,

где j 1, 2,...,15.

Следовательно, в рассматриваемый момент времени состо ни  п тнадцати разр дов первого регистра 2S... и второго регистра Р,. ..Р одннако- вы, но сдвинуты на шаг относитель- 20 Ф о р м у л а изобретени  но друг друга. ,- .

Это позвол ет организовать предварительное сравнение этих разр дов с опережением на такт синхронизации прихода последнего бита входной последовательности данных.

С учетом задержки комбинационной схемы компаратора 8 сигнатур фиксировать результат предварительного сравнени  следует инверсным сигналом синхронизации,, т.е. обратным фронтом записи входных данных.

Эта фиксаци  обеспечиваетс  в D- триггере 20 фиксатора 9 нестабильности , на D-вход которого поступает сигнал с выхода п тнадцатиразр дного блока 17, стробируемый по С-входу D-триггера 20 инверсным тактовым сигналом с выхода селектора 6. Таким образом , на втором входе элемента ИЛИ 18 присутствует сигнал результата сравнени  15 разр дов текущей и предыдущей сигнатур за полпериода тактового сигнала до окончани  вычислени  текущей сигнатуры.

Предположим, что на последнем такте текущего цикла вычислени  сигнатуры на вход первого регистра 2 поступает последний бит входных данных со значением х. Согласно уравнению обратных св зей в первый разр д шестнадцатиразр дного регистра 13 запишетс  бит

35

40

45

50

1. Анализатор сигнатур, содержащий последовательно соединенные первый регистр, второй регистр, дешифратор и индикатор, компаратор сигнатур , формирователь стробов и селектор , первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим вхо дами формировател  стробов, первый выход первого регистра соединен с первым входом компаратора сигнатур, второй вход которого соединен с выходом второго регистра, выход формировател  стробов соединен с вторым входом второго регистра, а первый вход первого регистра соединен с первым выходом Селектора, отличающийс  тем, что, с целью повышени  быстродействи  путем устранени  пауз на, врем  сравнени  сигнатур, введены след щий компаратор, первый вход которого объединен с вторым входом первого регистра, а второй, третий и четвертьй входы соединены соответственно с вторым выходом первого регистра, первым выходом селектора и выходом второго регистра, фиксатор нестабильности, первый, второй, третий и четвертый входы которого соединены соответственно с выходами компаратора сигнатур, след щего компаратора , формировател  стробов и с первым выходом селектора, а выход соединен с вторым входом индикатора.

5д x®ST@Sg©Sii©S,t.

Так как дл  равенства сигнатур необходимо , чтобы SQ Р, то следовательно

«

5

Р, ® S © Sg © S, ® X .

Формиру  по этому закону значение ожидаемого бита на последнем такте цикла формировани  сигнатуры и сравнени  его с пришедшим, можно отслеживать и фиксировать совпадение сигнатур одновременно с их формированием . Окончательно факт несовпадени  сигнатур можно фиксировать одновременно с окончанием цикла.

Сигнал с выхода 1К-триггера 21 управл ет соответствующим сегментом индикатора 5, определенным как индикатор нестабильности, горение которого указывает оператору на наличие сбоев во входных данных.

0 Ф о р м у л а изобретени  ,- .

5

0

5

0

5

0

5

Claims (4)

1. Анализатор сигнатур, содержащий последовательно соединенные первый регистр, второй регистр, дешифратор и индикатор, компаратор сигнатур , формирователь стробов и селектор , первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим вхо дами формировател  стробов, первый выход первого регистра соединен с первым входом компаратора сигнатур, второй вход которого соединен с выходом второго регистра, выход формировател  стробов соединен с вторым входом второго регистра, а первый вход первого регистра соединен с первым выходом Селектора, отличающийс  тем, что, с целью повышени  быстродействи  путем устранени  пауз на, врем  сравнени  сигнатур, введены след щий компаратор, первый вход которого объединен с вторым входом первого регистра, а второй, третий и четвертьй входы соединены соответственно с вторым выходом первого регистра, первым выходом селектора и выходом второго регистра, фиксатор нестабильности, первый, второй, третий и четвертый входы которого соединены соответственно с выходами компаратора сигнатур, след щего компаратора , формировател  стробов и с первым выходом селектора, а выход соединен с вторым входом индикатора.

2. Анализатор по п.1, от л и ч а- ю щ и и с   тем, что компаратор сигнатур выполнен в виде.блока сравнени  двух п тнадцатиразр дных двоичных чисел , второй вход которого смещен на один разр д вправо, при этом первый и второй входы блока сравнени   вл ютс  соответственно первыми и вто- рым входами компаратора сигнатур.

3. Анализатор по п.1, отличающийс  тем, что след щий компаратор содержит последовательно соединенные первый и второй сумматоры по. модулю два, а также D-триггер, D- вход которого соединен с выходом второго сумматора по модулю два, С-вход  вл етс  третьим входом след щего компаратора,а выход  вл етс  выходом след щего компаратора, первый и второй входы Первого сумматора по модулю два  вл ютс  соответственно вторым и четвертым входами след щего компаратора , а второй вход второго сумматора по модулю два  вл етс  первым входом след щего компаратора.

4. Анализатор по п.1, отличающийс  тем, что фиксатор нестабильности содержит инвертор,вход которого  вл етс  четвертым входом фиксатора нестабильности, элемент ИЛИ, первый вход которого  вл етс  вторым входом фиксатора нестабильности , D-триггер, D-вход которого  вл етс  первым входом фиксатора нестабильности , С-вход соединен с выходом инвертора, а выход соединен с вторым входом элемента ИЛИ, а также 1К-триггер, 1-вход которого соединен с выходом элемента ИЛИ, С-вход  вл етс  третьим, входом фиксатора нестабильности , а выход  вл етс  выходом фиксатора нестабильности.