SU1305667A1 - Устройство дл умножени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при умножении чисел в системе счислени  с двоичным основанием или основанием, равным целой ступени двух. Цель изобретени  - повышение быстродействи , достигаетс  за счет формировани  за один такт группы частичных произведений р-х (k-разр дных) сомнооо о СП 05 05

Description

жителей. Устройство содержит регистры 1-3 множимого, множител  и произведени , две группы мультиплексоров 4 и 5, d умножителей 6, где d log.n/k+1 , n -разр дность сомножителей , Cd+1)-вxoдoвый сумматор, три группы элементов И 8-10,демультиплек- сор 11, два элемента И 1 2и 13, триггер 14, буферный регистр 15, группу эле-1

Изобретение относитс  к вычислительной технике и может быть использовано при умножении чисел в системе счислени  с двоичным основанием или основанием,равным целой степени двух, дл  получени  произведени  однократной длины.

Цель изобретени  - повышение быстродействи  устройства.

На фиг. 1 приведена функциональна  схема устройства дл  умножени ; на фиг. 2 - структурна  схема блока микропрограммного управлени ; на фиг.З - временна  диаграмма работы блока микропрограммного управлени ; на фиг.4 - таблица состо ний блока микропрограммной пам ти. Функциональна  схема устройства дл  умножени  (фиг. 1)содержит регистры 1 -3 множимого, множител  и произведени , две группы мультиплексоров 4 и 5, группу умножителей 6, сумматор 7, треть , йерва  и втора  группы элементов И 8-10, демультиплексор 11, два элемента И 12 и 13, триггер 14, буферный регистр 15, группу элементов ИЛИ 16 и блок 17 микропрограммного управлени , перва  и втора  группы выходов 18 и 19, первый и второй входы 20 и 21 блока 17, треть  группа выходов 22 блока 17, третий, четвертый и п тый выходы 23-25 блока 17, выход Готовность, вход Запуск и тактовый вход ТИ, входы А и В множимого и множител , вьгход С результата. Структурна  схема блока 17 управлени  (фиг. 2) содержит элемент И 26, элементы 27 и 28 задержки, схему 29 сравнени  с константой триггер 30, счетчик 31, блок 32 микропрограммной пам ти, регистр 33 микрокоманд и две группы элементов И 34 и 35.

66 .7

ментов ИЛИ 16, блок 17 микропрограммного управлени  с управл ющими входами Запуск., тактовый вход, управл ющий выход Готовность. Повышение быстродействи  устройства достигнуто за счет введени  2(d-1) дополнительных мультиплексоров, (d-1) дополнительных умножителей, увеличение (до d+1) числа входов сумматора.4 ил.

Выходы регистра 1, объединенные в группы по k-двоичных разр дов, кажда  из которых представл ет собой р-й разр д (р 2 ), соединены с ИНФОРМАЦИОННЫМИ входами первой группы мультиплексоров 4. Выходы регистра 2, объединенные также в группы по k-двоичных разр дов, подключены к информационным входам второй группы мультиплексоров 5.

Каждый из умножителей 6 имеет два k-разр дных (двоичных) входа и 2k- разр дный выход. Причем количество, умножителей в группе определ етс  из соотношени  d log-m+1, где m n/k, п - разр дности сомножителейi

0

Каждый из мультиплексоров 4 и 5 имеет m n/k (р-х входов k-разр дных (двоичных) чисел и р-й выход.

Сумматор с запоминанием 7 имеет (d+1) р-х входов.

Демультиплексор 11 со стробирова- гнием имеет р-й вход и (2т-1) р-х выходов .

После подачи управл ющего сигнала Запуск пр мой выход триггера 30 устанавливаетс  в единичное состо ние и и разрешает передачу ТИ в блок 17. ТИ разрешает вьщачу управл ющих сигналов 18-22, 24 и 25 очередной микрокоманды , которые формируют сумму d-частичных произведений и результат запоминаетс  в сумматоре 7. Элемент 5 27 задержки разрешает выдачу управл ющих сигналов 22 и 23, которые управл ют записью результата частичного произведени  в буферный регистр 15 и регистр 3 произведени  по заднему фронту импульса. С и С-2 - врем  задержки , формируемое на элементах 27 и 28 задержки соответственно.

0

3

Таблица состо нии блока 32 микрпрограммной пам ти  вл етс  микропраммой дл  примера умножени  двух 16-разр дных чисел дл  случа  , , , . При этом прин то, что сомножители

а. Ь,

ад

а.

2-й.

2-П Ь,,2-«

+ bg 2

-12

а

-16

а произведение С а;, 2 , + (а,Ь

( )

2- Ч

3 + .

+ , + ajb

-t- ,) + ,) 2- ° +

(a,b (a2b4

+ ajbj )

)-24

20

Устройство работает следующим образом .

В исходном состо нии в регистрах 1 и 2 содержатс  пр мые положительные коды множимого и множител , в буферном регистре 9 установлен О. Микропрограмма записана в блоке 32 микро программной пам ти в виде последовательности микрокоманд, адреса, которых следуют в естественном пор дке и формируютс  с помощью счетчика 31. эд

Сигнал Запуск устанавливает триггер 30 в единичное состо ние и счетчик 31 - в исходное состо ние, которому соответствует перва  микрокоманда на выходе блока 32 микропрограммной пам ти.

Первый из тактирующих сигналов ТИ после прихода сигнала Запуск проходит злемент И 26 и поступает на вход элемента 27 задержки, а также управл ющий вход группы элементов И 35, разреша  передачу на выходы 18-21, 24 и 25 управл ющих сигналов, соответствующих микрокоманде. После окончани 

35

25

сигнала ТИ на выходе элемента 27 за- г ющих на их входы с выходов мультиплек- держки формируетс  управл ющий сигнал, соров 4 и 5. Выходы d умножителей поспоступают на d входы сумматора 7 в

разрешающий передачу через группу элементов И 34 на выходы 22 и 23 управл ющих кодов. После-окончани  сигнала на выходе элемента 27 задержки л формируетс  сигнал на выходе элемента 28 задержки, увеличивающий содержимое счетчика 31 на 1, на следующих тактах блок 17 управлени  аналогичным образом формирует следующие управл ющие коды.

Дл  получени  произведени  однократной точности процесс умножени  состоит из (т+1) циклов. В каждом из

каждом такте. Если такт  вл етс  первым в данном цикле, на ()-й вход сумматора 7 поступает частичное произведение с выходов буферного регистра 15 через группу элементов И 8 под управлением сигнала 24 со сдвигом на k-двоичных разр дов вправо (в сторо- ее ну младших) И группу элементов или 16. Во всех остальных тактах цикла на (d+1)-й вход поступает частичное произведение с выходов буферного регистра 15 через группу элементов И 9 под

г

fO

циклов выполн етс  перемножение в блоках 6 р-х сомножителей, суммирование в сумматоре 7 частичных произведений р-х сомножителей5 запись результата суммировани  с выходов сумматора 7 через группу элементов И 10 в буферный регистр 15, начина  с третьего цикла, запись младшего р-го разр да с выходов сумматора 7 в регистр 3 произведени  через демультиплексор 11 в один из младших р-х разр дов.

Число тактов в цикле зависит от числа d умножителей и разр дности m сомно жителей. Такт представл ет собой формирование частичного произведени  р-х сомножителей. Результатом работы одного цикла  вл етс  формирование суммы частичных произведений, имеющих одинаковые веса. Начина  с третьего цикла, в последнем такте цикла младший р-й разр д с выхода сумматора 7 через демультиплексор 11 под управлением сигнала 22 записьшаетс  в соответствующий (начина  с младшего) р-й разр д регистра 3. Последний такт второго цикла отличаетс  от остальных тактов тем, что k-й двоичный разр д с выхода сумматора 7 через , элемент И 12 под управлением сигнала 21 фиксируетс  в триггере 14. Первый такт третьего цикла отличаетс  от остальных циклов тем, что на вход переноса сумматора 7 через элемент И 13 под управлением сигнала 20 поступает значение с выхода триггера 14 (это соответствует округлению результата .. произведени  однократной длины с погрешностью 2 ) . Под управлением сигналов 18 и 19 мультиплексоры 4 и 5 выбирают соответс-твующие р-е разр ды множимого и множител . В умножител х 6 вычисл ютс  d частичных произведений р-х сомножителей, поступа

каждом такте. Если такт  вл етс  первым в данном цикле, на ()-й вход сумматора 7 поступает частичное произведение с выходов буферного регистра 15 через группу элементов И 8 под управлением сигнала 24 со сдвигом на k-двоичных разр дов вправо (в сторо- ну младших) И группу элементов или 16. Во всех остальных тактах цикла на (d+1)-й вход поступает частичное произведение с выходов буферного регистра 15 через группу элементов И 9 под

5130

управлением сигнала 25 и группу элементов ИЛИ 16, В буферный регистр 15 записываетс  значение с выходов сумматора 7 через группу элементов И 10

Таким образом, через (т+1)-циклов в регистре 3 формируетс  п-разр дное произведение п-разр дных сомножителей с точностью, равной половине еди- ницы младшего разр да сомножителей.

Последний тактирующий сигнал с выхода элемента 28 задержки устанавливает счетчик 31 в состо ние, соответственно которому схема 29 сравнени  вырабатывает единичный сигнал, устанавливающий триггер 30 в н -левое состо ние. В результате на выходе Готовность устройства устанавливаетс  состо ние, свидетельствующее об

окончании работы устройства и о его

готовности к приему новой информации 20 единены с информационными входами

входом переноса сумматора, выходы реноса и суммы t-ro р-го разр да к торого (где i 1,2,...,d+1) соеди нены с первыми входами соответстве первых и (i+1)-x элементов И перво группы, выходы которых соединены с информационными входами буферного гистра, выходы которого соединены первыми входами элементов И второй и третьей групп, выходы i-x элемен тов И второй группы и (i+1)-x элементов И третьей группы соединены ответственно с первыми и вторыми в дами элементов ИЛИ группы, выходы торых соединены с входом (d+1)-ro р-го разр да сумматора, выходы сум d младших разр дов которого соедин ны с группой информационных входов демультиплексора, выходы которого

и выполнению очередной операции умножени .

Claims (1)

1. Формула изобретени 

   25

   30

   Устройство дл  умножени , содержащее регистры множимого, множител  и произведени , два мультиплексора, умножитель , сумматор, три группы элементов И, триггер, буферный регистр, два элемента И, группу элементов ИЛИ, демультиплексор и блок микропрограммного управлени , тактовый вход и вход запуска которого  вл ютс  соответственно тактовым входом и входом запуска устройства, причем входы мно- 35 динены с вторьми входами элементов И жимого и множител  устройства  вл - соответственно первой, второй и тререгистра произведени , перва  и втора  группы выходов блока микропрограммного управлени  соединены с управл ющими входами соответственно первого и второго мультиплексоров, первый и второй выходы блока микропрограммного управлени  соединены с вторыми входами соответственно второ го и первого элементов И, треть  группа выходов блока микропрограммного управлени  соединена с группой управл ющих входов демультиплексора, т ретий, четвертый и п тый выходы блока микропрограммного управлени  сое

   ютс  информационными входами соответственно регистров множимого и множител , выходы которых соединены с информационными входами соответственно первого и второго мультиплексоров, выходы которых соединены с входами соответственно первого и второго сомножителей умножител , выход которого соединен с входом первого р-го разр да сумматора, выход которого соединен с входом первого р-го разр да регистра произведени , выход которого  вл етс  выходом результата устройства , выход первого двоичного (d+1)-ro р-го (где d log m+1, m - число p-x разр дов сомножителей) разр да сумматора соединен с первым входом первого элемента И, выход которого соединен с входом триггера, выход которого со- единен с первым входом второго элемента И, выход которого соединен с

   входом переноса сумматора, выходы переноса и суммы t-ro р-го разр да которого (где i 1,2,...,d+1) соединены с первыми входами соответственно первых и (i+1)-x элементов И первой группы, выходы которых соединены с информационными входами буферного регистра , выходы которого соединены с первыми входами элементов И второй и третьей групп, выходы i-x элементов И второй группы и (i+1)-x элементов И третьей группы соединены соответственно с первыми и вторыми входами элементов ИЛИ группы, выходы которых соединены с входом (d+1)-ro р-го разр да сумматора, выходы суммы d младших разр дов которого соединены с группой информационных входов демультиплексора, выходы которого со

   динены с вторьми входами элементов И соответственно первой, второй и тререгистра произведени , перва  и втора  группы выходов блока микропрограммного управлени  соединены с управл ющими входами соответственно первого и второго мультиплексоров, первый и второй выходы блока микропрограммного управлени  соединены с вторыми входами соответственно второго и первого элементов И, треть  группа выходов блока микропрограммного управлени  соединена с группой управл ющих входов демультиплексора, т ретий, четвертый и п тый выходы блока микропрограммного управлени  сое0

   5

   тьей групп, шестой выход блока микропрограммного управлени   вл етс  выходом готовности устройства, о т л и- чающеес  тем, что, с целью повышени  быстродействи , в него введены перва  и втора  группы мультиплексоров и группа умножителей, причем информационные входы мультиплексоров первой и второй групп соединены с выходами соответственно регистров множимого и множител , выходы J-X мультиплексоров первой и второй групп (где j 1,2,..., d-1) соединены с входами первого и второго сомножителей j-ro умножител  группы, выход которого соединен с входом (j+1)-ro р-го разр да сумматора, управл ющие входы мультиплексоров первой и второй группы соединены с соответствующими выходами первой и второй групп блока микропрограммногЪ управлени .

   Csj

   L

   BQ

   J

   . e

   V ..«4

   tt-

   N

   -C3

   +

   M

   N «o C Cit ц

   1- - -Ц

   n 0«

   Составитель H, Маркелова Редактор H. Рогулич Техред Л.Олейник . Корректор Е. Рошко

   .....«..«- - - - - - ---..-.--i-.---.---.-.-..---..--.-.---.-..---..------------------ --- --------

   Заказ 1452/46 Тираж 673Подписное

   ВНИИПИ Государственного комитета. СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д, 4/5

   Производст}зенно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   tj

   .

   «

   -

   -

   M

   N «o C Cit ц

   1- - -Ц

   II II II

   to Vi Vj

   (U