SU1275427A1 - Устройство дл вычислени минимального покрыти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Использоваине в специализированных устройствах обработки информации обеспечивает повышение его быстродействи . Оно содержит триггер, генератор импульсов, регистры, группы элементов И, тр уппу элементов ИЛИ и элемент И. Благо:дар  введению генератора двоичных :последовательностей с неубывающим числим единиц первое же полученное в процессе работы покрытие  вл етс  минимальным. 1 э.п.ф-лы, 2 ил. (Л С

Description

to

СП

ii(

1C

Изобретение относитс  к вычислительной технике и может быть использовано при создании специализированных устройств обработки информации. Цель изобретени  - повышение быстродействи  . На фиг.1 изображена блок-схема устройства дл  вычислени  минимального покрыти ; на фиг,2 - функциональна  схема генератора двоичных последовательностей с неубывающим числом единиц дл  случа  . Устройство (фиг.О содержит триггер 1, генератор 2 импульсов, генератор 3 двоичных последовательностей с неубывающим числом единиц, m реги стров 4, где m - количество исходных кодов, m групп 5 по п элементов И, где п - число разр дов каждого исход него кода, группу 6 элементов ИЛИ, элемент И 7, вход 8 запуска устройства . Генератор 3 двоичных последовательностей (фиг,2) содержит m регист ров 9, состо щих каждый из загрузочного триггера 10 и m+1-i разр дных триггеров 11, где i - номер регистра 9, а также из m-i элементов ИЛИ 12, первую группу 13 и последующие группы 14 элементов И, группу 15 элементов ИЛИ, тактовый вход 16. Друга  возможна  реализаци  генератора 3 - по тактовый считыватель кодов в выходной регистр из блока пам ти (посто нного или программируемого ) Задача отыскани  покрыти , особен но минимальнбго покрыти , относитс  к универсальным экстремальным задачам и встречаетс  довольно часто: при минимизации логических функций, при отыскании тестовых наборов дл  цифровых схем, при формировании магазинокомплектов инструментов дл  станков при обработке больших партий деталей и т.д. Под покрытием понимаетс  набор строк двоичной матрицы, содержащих в совокупности хот  бы одну единицу в каждом столбце, а под минимальным покрытием -минимальный набор таких строк. Устройство дл  вычислени  минимального покрыти  работает . следующим образом, В исходном состо нии в регистрах 4 зафиксированы m комбинаций п-разр дных кодов, составл ющих ДВОИЧНУЮ 272 матрицу,размера , минимальное покрытие которой требуетс  вычислить. Триггер 1 находитс  в нулевом состо нии , поэтому генератор 2 импульсов заблокирован. При поступлении сигнала на вход 8 запуска устройства триггер i переходит в единичное состо ние, генератор 3 двоичных последовательностей устанавливаетс  в начальное состо ние, при котором на всех его выходах присутствуют нулевые сигналы (цепи начальной установки не показаны), С выхода генератора 2 поступают тактовые импульсы на вход генератора 3, который вырабатывает на m выходах двоичные кодовые комбинации в следукнцем пор дке: сначала всевозможные комбинации, содержащие одну единицу, затем всевоз-. можные комбинации, содержащие двеединицы , затем комбинации, содержащие три единицы, и т,д,; последней комбинацией  вл етс  код 2 -1, содержащий единицы во всех разр дах, Единичные сигналы каждой кодовой комбинации , содержащей К единиц (ISQSm) на выходах генератора 3,разрешают прохождение выходных сигналов К регистров 4 через элементы И соответствующих групп 5, На выходе j-ro элемента ИЛИ группы 6 по вл етс  единичный сигнал, если на j-м выходе хот  бы одного из регистров 4, выбранного с помощью генератора 3 на данном такте, присутст- вует единичный сигнал. Выходной код генератора 3, при котором на всех выходах группы 6 элементов ИЛИ по вл ютс  единичные сигналы, соответствует покрытию двоичной матрицы, Прин тый пор док выработки кодов генератором 3 приводит к тому, что первое же полученное в процессе работы устройства покрытие будет минимальным, так как обеспечиваетс  минимально возможным количеством задействованных регистров 4, В этом случае на выходе элемента И 7 по вл етс  единичный сигнал, который устанавливает триггер 1 в нулевое состо ние, и работа устройства заканчиваетс . Единичные сигналы в выходном коде генератора 3 указывают номера регистров 4, которые соответствуют набору строк, образующих минимальное покрытие двоичной матрицы. Генератор 3 двоичных последовательностей с неубывающим числом единиц функционирует следующим образом. 312 В исходном состо нии на выходах загрузочных триггеров 10 установлены значени  1, на выходах разр дных триггеров 11 всех регистров 9 - значение О (цепи начальной установки не показаны). При поступлении тактовых импульсов на вход 16 происходит сдвиг единицы вправо в первом реги-. стре 9. Прохождение тактовых импульсов на вход второго регистра 9 разре шаетс  элементом И группы 13 только при наличии единичного сигнала в старшем (крайнем справа на фиг.2) разр де первого регистра 9, на вход синхронизации третьего регистра 9 тактовые импульсы могут поступить только при наличии единичного сигнала в последнем разр де второго регистра 9 (также крайнем справа) и т.д, сдвиг в k-M perHctpe 9 разрешен (k-l)-M элементом И первой группы 13 только при наличии единичного сиг нала в старшем разр де (k-l)-ro реги стра 9. При перемещении единицы в 1-й разр д k-ro регистра 9 единичные значени  одновременно устанавливаютс  в (1+1)-м разр де (k-l)-ro регист ра 9, (1+2)-м разр де (k-2)-ro регистра 9 и т.д., наконец в (l+k-l)-M разр де первого регистра 9,т.е. сдвину

о 1000

I 0000

00010

о 0001

00100 7 та  единица распростран етс  вправо и вверх по диагонали матрицы, что обеспечив етс  межрегистровыми соединени ми с применением И элементов групп 14 и элементов ИЛИ 12. Элементы И групп 14 разрешают прохождение сигналов от разр дных триггеров 11 k-ro регистра 9 к разр дным триггерам 11 (k-l)-ro регистра 9 только при наличии единицы в старшем разр де (k-l)-ro регистра 9. Таким образом, в разр дах каждого регистра 9, а также д каждом столбце треугольной матрицы присутствует в любой момент времени не более одной единицы. Сочетание ненулевых столб цов в треугольт ной матрице измен ютс  по тактам| образу  сначала всевозможные сочетани  из m по 1, затем всевозможные toчетани  из m по 2, затем из га по 3 и т.д., наконец, через 2 - тактов во всех столбцах будет по eдйннцeJ после чего схема .автоматически на такте возвращаетс  в исходное состо ние вследствие передачи единицы из первого разр да т-го регистра 9 в нулевые разр ды всех регистров 9. Ниже приведены все 16 состо ний схемы (фиг. 2) при 4, которые последовательно смен ют друг друга по тактам.

00001 0001

Claims (1)

1. о о I о I s Дизъюнкции значений элементов столбцов треугольной матрицы (без учета вспомогательного нулевого столбца) образуют требуемые выходные сигналы на выходах элементов ИЛИ группы 15. В случае другого выйолнени  генератора 3 с учетом конкретных значений элементов матрицы исходных данных некоторые кодьт в указанной последовательности при использовании программируемого блока пам ти могут пропускатьс , чтоведет к дальнейшему повышению быстродействи  устройства . Например, если некоторый столбец матрицы содержит только одну еди ницу, строка, содержаща  эту единицу , об зательно входит в минимальное покрытие, поэтому в соответствующем разр де выходногокода генератора 3 может быть посто нно зафиксирована единица, что сокращает перебор кодов в два раза. Кроме того, может быть зафиксирован ноль в разр де, соответствующем строке, поглощенной некоторой другой строкой и т.п. Таким образом, быстродействие ус ройства повьпиаетс . Формула изобретени  I. Устройство дл  вычислени  мини мального покрыти , содержащее генератор импульсов, m регистров, где гаколичество исходные кодов, m групп по п элементов И, где п - число ра р дов каждого исходного кода, п элементов ИЛИ, элемент И и триггер, выход которого подключен к входу запус ка генератора импульсов, выход j-rp разр да в i-м регистре соединен с первым входом j-ro элемента И и 1-й группы, выход j-ro элемента И i-й группы подключен к i-му входу элемента ИЛИ группы, выходы .всех элементов ИЛИ группы соединены с соответствующими входами элемента И, вход установки триггера в единицу  вл етс  входом запуска устройства отличающеес  тем, что, с целью повьппени  быстродействи , в него введен генератор двоичных после довательностей с неубывающим числом единиц, выход каждого из т-разр дов i OTOporo подключен к вторым входам элементов И соответствующей группы вькод элемента И соединен с входом обнулени  триггера, выход генератора 27- -ft импульсов подключен к тактовому входу генератора двоичных последовательностей с неубываюшим числом единиц . 2, Устройство по п,, отличающеес  тем, что генератор дноичных последовательностей с неубывающим числом единиц выполнен на группе элементов ИЛИ, m группах элементов И и на m регистрах, каждый i-й регистр включает в себ  загрузочный и m+l-i-разр дных триггеров и m-i элементов ИЛИ, пр мой выход i-ro разр дного триггера, кроме последнего , в i-M регистре соединен с первым входом j-ro элемента 1ШИ этого регистра и i-м входом j-ro элемента ИЛИ группы, пр мой выход последнего разр дного триггера i-ro регистра , кроме последнего, соединен с первьми входами i-ro элемента И первой группы и элемента И (i-ll)-й груп .пы и последним входом ()-ro элемента ИЛИ группы, выход j-ro элемента И (i+l)-A группы подключен к второму входу j-ro элемента ИЛИ i-ro регистра, пр мой выход разр дного триггера последнего регистра соединен с последним входом первого элемента ИЛИ группы и с информационными входами загрузочных триггеров всех регистров, пр мой выход загрузочного триггера первого регистра соединен с информационным входом первого разр дного триггера этого регистра,выход j-ro элемента ИЛИ первого регистра подключен к информационному входу (j+l)-ro разр дного триггера этого регистра, пр мой выход загрузочного триггера в каждом из остальных регистров соединен с информационным входом первого разр дного триггера этого регистра и вторым входом первого элемента И соответствующей группы, выход j-ro элемента ИЛИ в каждом регистрер кроме первого, подключенного к информационному вхоДУ (j+l)-ro разр дного триггера этого регистра и второму входу (j + l)r-ro элемента И соответствующей группы, входы синхронизации загрузочного ивсех разр дных триггеров первого регистра объединены с вторыми входами элементов И первой группы и подключены к тактовому входу генератора двоичных последовательностей с неубьшающим числом единиц, выход i-ro элемента И первой группы соединен с входами

   712754278

   синхронизации загрузочного и всех ютс .соответствующими выходами генеразр дных триггеров (i+l)-ro регист- ратора двоичных последовательностей ра, выходы элементов ИЛИ группы  вл - с неубьгоающим числом единиц.

   16 , J

   фиг. г