SU1119027A1 - Процессор быстрого преобразовани Фурье - Google Patents

Abstract

ПРОЦЕССОР БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащий арифметический блок, первый и второй блоки пам ти, адресные входы которых подключены к информационным выходам соответственно первого и второго регистров адреса, вход задани  коэффициентов арифметического блока подключен к информационному выходу блока посто нной пам ти, адресный вход которого подключен к информационному выходу третьего регистра адреса, информационный вход которого подключен к первому выходу формировател  сигналов приращени , первый вход которого подключен к информационному выходу счетчика отсчетов, выход переноса которого подключен к тактовому входу сдвигового регистра, выходы разр дов первой группы кЬторого подключены поразр дно к второму входу формировател  сигналов приращений, тактовый вход которого подключен к первому выходу блока синхронизации, второй, третий и четвертый выходы которого подключены соответственно к счетному входу счетчика отсчетов, тактовому входу арифметического блока и управл ющим входам первого и второго блоков пам ти, выход переноса сдвигового регистра подключен к входу останова блока синхронизации, вход запуска которого  вл етс  входом запуска процессора, отличающийс  тем, что, с целью повышени  быстродействи ,, в него введены первый, второй, третий и четвертый мультиплексоры, первый и второй элементы ИЛИ, информационный выход арифметическох о блока подключен к информационному входу второго блока пам ти и первому информационному входу первого мультиплексора, информационный выход которого подключен к ин§ формационному входу первого блока пам ти, информационный выход которого (Л подключен к первому информационному входу второго мультиплексора, инфорс: мационный выход которого подключен к информационному входу арифметического 5 блока, информационный выход второго 1 блока пам ти подключен к второму информационному входу второго мультиплексора и  вл етс  информационным выходом процессора, информационным входом которого  вл етс  второй инСО О формационный вход первого мультиплексора , второй вьпсод формировател  .сигьэ налов приращений подключен к первым ч1 информационным входам третьего и четвертого мультиплексоров, информационные входы которых подключены к информационным входам соответственно первого и второго регистров адреса, вЬпсоды разр дов второй группы сдвигового регистра подключены к соответствующим входам первого элемента ИЛИ, выход которого подключен к управл ющим входам первого, второго и третьего мультиплексоров и  вл етс  выходом

Description

разрешени  ввода процессора, выходы разр дов третьей группы сдвигового регистра подключены к соответствующим входам второго элемента ИЛИ, выход которого подключен к управл ющему входу четвертого мультиплексора и

 вл етс  выходом разрешени  вывода процессора, первым и вторым входами задани  адреса которого  вл ютс  вторые информационные входы соответственно третьего и четвертого мультиплексоров .

Изобретение относитс  к -вычислительной технике и может быть использовано при решении задач гармонического анализа, где необходимо производить обработку сигнала в реальном масштабе времени.

Известно устройство, содержащее блок оперативной пам ти, арифметический блок, блок хранени  весовых козффициентов, счетчик адресов, oneрандов , счетчик номера аберации, дешифратор номера итерации, формирователь адреса весовьпе коэффициентов. Перед началом вычислени  спектра в блок оперативной пам ти производитс  ввод массива чисел, над которым проивод тс  вычислени  спектра. Вычислени  производ тс  посто нно, причем операнды попарно выбираютс  из блока оперативной пам ти и после преобразовани  (вычислени ) записываютс  в пам ть по тем же адресам.

После завершени  вычислений, результаты должны быть выведены из блока оперативной пам ти С

Недостатком данного устройства  вл етс  низка  эффективность использовани  оборудовани  так к;ак во врем  выполнени  операций ввода-вывода больша  часть оборудовани  устройства простаивает.

Наиболее близким к предлагаемому  вл етс  процессор быстрого преобразовани  Фурье, состо щий из арифметического устройства, входа которого

подключены к входам оперативного запминающего устройства ОЗУ), посто нного запоминающего устройства (ПЗУ), выход которого подключен к входу арифметического устройства, регистра адреса ОЗУ, регистра адреса ПЗУ, .формировател  сигналов приращений регистров, счетчика отсчетов, счетчика итераций устройства управлени , узла формировани  дополнительного

кода, блока сравнени  и дополнительного регистра адреса 21.

Недостатком известного устройства  вл етс  то, что во врем  ввода исходного массива в процессор и вывода .результатов вычислений больша  часть оборудовани  процессора простаивает. Кроме того, при использовании такого процессора в системе обработки информации в реальном масштабе времени действительное врем .обработки информации складываетс  из времени обработки плюс врем  на операции вводавывода , что приводит к уменьшению производительности процессора.

Цель изобретени  - повьшдение быстродействи  процессора.

Поставленна  цель достигаетс  тем, что процессор быстрого преобразовани  Фурье, содержащий арифметический блок, первый и второй блоки пам ти, адресные входы которого под Сотючены к информационным выходам соответственно первого и второго регистров адреса, вход задани  коэффициентов арифметического блока подключен к информационному выходу блока посто нной пам ти, адресный вход которого подключен к информационному выходу третьего регистра адреса, информационный вход которого подключен к первому выходу формировател  сигналов приращений, первый вход которого -подключен к информационному выходу счетчика отсчетов, выход переноса которого подключен к тактовому входу сдвигового регистра,выходы разр дов первой группы которого подключены поразр дно к второму входу формировател  сигналов приращений, тактовый вход которого подключен к первому выходу блока синхронизации, второй, третий и четвертьй выходы которого подключены соответственно к счетному входу счетчика отсчетов, тактовому входу арифметического блока и управл ющим входом первого и второго блоков пам ти, выход переноса сдвиговог регистра подключен к входу останова блока синхронизации, вход запуска которого  вл етс  входом запуска про цессора, введены первьш, второй, тре тий и четвертый мультиплексоры, перзый и второй элементы ИЛИ, информационный выход арифметического блока подключен к информационному входу второго блока пам ти и первому инфор мационному входу первого мультиплексора , информационный выход которого подклйчен к:-информационному1 входу первого блока пам ти, информационный выход которого подключен к первому информационному входу второго мультиплексора , информационный вькод которого подключен к информационному входу арифметического блока, информа ционный выход второго блока пам ти подключен к второму информационному входу второго мультиплексора и  вл етс  информационным выходом процессора , информационным входом которого  вл етс  второй информационный вход первого мультиплексора, второй выход формировател  сигналов приращений подключен к первым информационным входам третьего и четвертого мультиплексоров , информационные входы кото рых подключены к информационным входам соответственно первого и второго регистров сброса, выходы разр дов второй группы сдвигового регистра подключены к соответствующим входам первого элемента ИЛИ, выход которого подключен к управл ющим входам перво го, второго и третьего мультиплексоров и  вл етс  выходом разрешени  ввода процессора, выходы разр дов третьей группы сдвигового регистра подключены к соответствующим выходам второго элемента ИЛИ, вькод которого подключен к управл ющему входу четвертого мультиплексора и  вл етс  выходом разрешени  вывода процессора первым и вторым входами задани  адре са которого  вл ютс  вторые информационные входы соответственно третьег и четвертого мультиплексоров. На фиг.1 представлена функциональ на  схема предлагаемого процессора (пример конкретной реализации); на фиг,2 - временна  диаграмма работы процессора; на фиг.З блок-схема формировател  сигналов приращений; на фиг.4 - то же, блока синхронизации . Процессор БПФ (фиг.1) содержит мультиплексор 1, блоки 2 и 3 (оперативной ) пам ти, мультиплексор 4, арифметический блок 5, регистры 6, 7 адреса и блок 8 посто нной пам ти, мультиплексоры 9 и 10, регистр 11 адреса (посто нной пам ти), элементы ИЛИ 12 и 13. Формирователь 14 сигналов приращений (регистров), (итерационный ) сдвиговый регистр 15, счетчик 16 отсчетов и блок 17 синхронизации . Формирователь Г4 сигналов приращений регистров (фиг.З) служит дл  выработки адресов опера дов и весовых коэффициентов необходимых дл  вьшолнени  алгоритма БПФ. Структурна  схема блока определ етс  основанием алгоритма БПФ, уровнем совмещени  микроопераций в процессоре. На фиг.З приведена схема блока дл  алгоритма БПФ с основанием 2 и последовательной работой арифметического блока и блока пам ти. Формирователь сигналов приращений регистров содержит мультиплексор 18, группу элементов ИЛИ 19, счетчик 20 адресов (операндов с входной логикой) счетчик 21 адресов (ПЗУ) с входной логикой) 21. Схема блока 17 синхронизации приведена на фиг.4. Он содержит генератор 22 тактовых импульсов, распределитель 23 импульсов, элемент И 24, два элемента ИПИ 25 и 26 и ждущий мультивибратор 27. Рассмотрим работу процессора на примере обработки массива длиной N-256 отсчетов. Дл  конкретности примем, что операци  ввода исходного массива выполн етс  за две иберации алгоритма БПФ, т.е. на входы элемента ИЛИ 12 заведены 7 и 8 разр ды итерационного сдвигового регистра 15. На операцию вывода результатов вычислени  отведены п ть итераций алгоритма БПФ, т.е. на входы элемента ИЛИ 13 заведены В1лходы с первого по п тый разр ды итерационного сдвигового регистра 15. В исходном состо нии счетчик 16 в состо ние О, в итерационном сдвиговом регистре в первый разр д записываетс  1, в остальные , а все регистры установлены в состо ние О. На выходе элемента I111 ИЛИ 12 устанавливаетс  уровень О, а на выходе элемента ИЛИ 13 уровень 1. При этом через мультиплексор к блоку 2 подключен выход арифметического блока 5, а выход блока 2 подключен к входу арифметического :блока через мультиплексор 4. Выход 2 формировател  14 через мультиплек сор 9 соединен с входом, регистра 6 Вход 2 процессора через мультиплексор 10 соединен с входом регистра адреса 7, С приходом тактового импульса через блок 17 поступают сигналы, включающие счетчик 16 и регистр 154 В зависимости от кодов на выходах этих блоков формирователь 14 подает сигналы на регистр 6 адреса через мультиплексор 9 и регистр 11, которые формируют адреса обращений к (блоку 2 и блоку 8 согласно графу БПФ. На-втором выходе процессора уста навливаетс  уровень 1, что  вл ет с  сигналом дл  внешнего устройства на разрешение вывода информации из блока через выход 1, при этом на вход 2 внешнее устройство должно по давать адреса считывани . Таким образом, в процессоре выполн ютс  две операции: операци  .БПФ и операци  Вывод. Так продолжаютс  п ть итераций. 8шестой итерации устанавливаетс  1 в шестом разр де регистра 75. На выходе элемента 13 ИЛИ устанавливаетс  сигнал О (фиг.2). На выходе 2 процессора устанавливаетс  сигнал О, запрещающий выполнение операции Вывод. Мультиплексор 10 подключает к регистру 7 выход 2 формировател  14. На этой итерации выполн етс  только операци  БПФ, приче адреса дл  считывани  поступают от формировател  14 через мультиплексор 9на регистр 6 и далее на адресный вход блока 2. Адреса дл  записи поступают от формировател  14 через мультиплексор 10, регистр 7 и далее на адресный вход блока 3. Таким обра зом, на этой итерации информаци  счи тываетс  из блока 2 и после обработк записываетс  в блок 3. После перебора всех адресов по сигналу переполне ни  счетчика 16 происходит сдвиг единицы в итерационном сдвиговом регистре 15. Это соответствует началу выполнени  седьмой итерации. На выхо де элемента 12 устанавливаетс  сигнал 1. По этому сигналу мультиплексор 1 подключает вход 1 процессора к информационному входу блока 2, мультиплексор 9 подключает вход 3 процессора к входу регистра 6 адреса и на выходе 3 процессора по вл етс  сигнал, разрешающий выполнение операции Ввод. Мультиплексор 4 подключает к входу арифметического блока 5 выход блока 3. Таким образом, (фиг.2) в процессоре выполн ютс  две операции: БПФ и Ввод, это продолжаетс  до тех пор пока не выполнитс  последн  , восьма  операци . В результате ее выполнени  в блоке 3 находитс  результат вычислений, а в блоке 2 - нова  информаци , которую необходимо обработать . По окончании восьмой итерации сигнал с выхода 2 итерационного сдвигового регистра 15 поступает на вход 1 блока 17 синхронизации и цикл вычислений повтор етс . Формирователь 14 работает следующим образом. В исходном состо нии счетчики 20 и 21 установлены в ноль сигналом О. На вход 2 поступает 8-ми разр дный код с итерационного сдвигового регистра 15 (1-й разр д - 1, остальные - О). На вход 1 поступает выход первого разр да счетчика 16 отсчетов, который управл ет переключением мультиплексора 18. При нулевом значении разр да на выход 2 пропускаетс  выход счетчика 20, на котором формируютс  первые адреса базовой операции. При единичном значении разр да на выходе 2 пропускаетс  выход элемента 19, на котором образуютс  вторые адреса операндов базовой операции. Далее на входы счетчиков 20 и 21 поступает синхроимпульс, который через элементы входной логики измен ет состо ние разр дов счетчиков . Управление пор дком счета осуществл етс  итерационный сдвиговый егистр. Управление пор дком счета состоит в том, что вькод разр да итерационного регистра,который нахоитс  в состо нии 1, блокирует оответствующий разр д счетчика, зареща  прохождение единиц переноса 9ТОТ разр д с предьщущего и разреа  прохождение этих единиц переноса 711 непосредственно, в следующий за- блоки руемым разр дом. Адрес второго операнда пары форми руетс  на выходах элементов ИЛИ 19, на одни входы которых поступает код счетчика операндов 20, а на друние входы - код с итерационного сдви гового регистра 15 с 1 в соответ:ствующем разр де. Код адреса весового к:озффициента формируетс  на счетчике адреса ПЗУ 2 причем за счет входной логики счетные импульсы поступают на тот разр д счетчика, на который приходит 1 с итерационного сдвигового регистра . Блок синхронизации работает в старт-стопном режиме. Предположим, что в данный момент процессор закончил вычисление и находитс  в состо нии ожидани . На вход блока синхронизации поступает сигнал 1, вырабатываемый итерацио ным сдвиговым регистром при окончании вычислений. Этот сигнал поступает на вход элемента ИЛИ 25 и блокирует работу распределител . С приходом на вход 2запускающег импульса на выходе элемента И 24 возникает сигнал, который запускает ждущий мультивибратор 27. На выходе

вМ1

iMt 8 его формируетс  сигнал торый поступает на вход элемента 25, а также к другим устройствам процессора . По окончании сигнала Y О запускаетс  распределитель импульсов 23. Распределитель импульсов «вьфабатывает 22 синхроимпульса, смещенных во времени. Эти синхроимпуль- сы поступают к ycTpojacTBaM процессора, обеспечива  согласованный режим работы . На выходе 1 формируетс  сумма двух синхроимпульсов С 11 иС 21, котора  поступает на счетный вход счетчика 16 отсчетов. После выполнени  последней итерации БПФ на выходе 2 итерационного регистра 15 устанавливаетс  уровень 1. Этот сигнал поступает на вход элемента ИЛИ 25 и блокирует работу распределител . Таким образом, предлагаемое устройство позвол ет полностью совместить во времени вьшолнение операций ввод-вывода с операцией БПФ и тем самым повысить производительность процессора. В данном процессоре можно перераспредел ть врем  между операци ми Ввода и Вывод, что позвол ет организовать сопр жение процессора с различными устройствами без применени  буферной пам ти. .1 .2.3.f 5.f.7 .8 f .2 .3

5ЛФ(Ц

Операци  „ 5ПФ Олераци  MoS

Операци  8ы8вдц 1} .быдов

1-1

(риг, 2

вх.гвх.1

фиг.З

)

Bdo8(ii-ij

8ы8од(Ц

B iSffd {itj}

I Г : .S S .7.8 .f .2

CUHXDOCUiHOAbl

(Руг. 4

Claims (1)

1. ПРОЦЕССОР БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащий арифметический блок, первый и второй блоки памяти, адресные входы которых подключены к информационным выходам соответственно первого и второго регистров адреса, вход задания коэффициентов арифметического блока подключен к информационному выходу блока постоянной памяти, адресный вход которого подключен к информационному выходу третьего регистра адреса, информационный вход которого подключен к первому выходу формирователя сигналов приращения, первый вход которого подключен к информационному выходу счетчика отсчетов, выход переноса которого подключен к тактовому входу сдвигового регистра, выходы разрядов первой группы кбторого подключены поразрядно к второму входу формирователя сигналов приращений, тактовый вход которого подключен к первому выходу блока синхронизации, второй, третий и четвертый выходы которого подключены соответственно к счетному входу счетчика отсчетов, тактовому входу арифметического блока и управляющим входам первого и второго блоков памяти, выход переноса сдвигового регистра подключен к входу останова блока синхронизации, вход запуска которого является входом запуска процессора, отличающий с я тем, что, с целью повышения быстродействия, в него введены первый, второй, третий и четвертый мультиплексоры, первый и второй элементы ИЛИ, информационный выход арифметического блока подключен к инфор мационному входу второго блока памя ти и первому информационному входу первого мультиплексора, информацион ный выход которого подключен к информационному входу первого блока памяти, информационный выход которого подключен к первому информационному входу второго мультиплексора, информационный выход которого подключен к информационному входу арифметического блока, информационный выход второго блока памяти подключен к второму информационному входу второго мультиплексора и является информационным выходом процессора, информационным входом которого является второй информационный вход первого мультиплексора, второй выход формирователя сигналов приращений подключен к первым информационным входам третьего и чет’вертого мультиплексоров, информационные входы которых подключены к информационным входам соответственно первого и второго регистров адреса, выходы разрядов второй группы сдвигового регистра подключены к соответст вующим входам первого элемента ИЛИ, выход которого подключен к управляю щим входам первого, второго и третьего мультиплексоров и является выходом разрешения ввода процессора, выходы разрядов третьей группы сдвигового регистра подключены к соответствующим входам второго элемента ИЛИ, выход которого подключен к управляющему входу четвертого мультиплексора и является выходом разрешения вывода⁷ процессора, первым и вторым входами задания адреса которого являются вторые информационные входы соответственно третьего и четвертого мультиплексоров.