JP2854420B2 - 多次元アドレス発生器およびその制御方式 - Google Patents
多次元アドレス発生器およびその制御方式Info
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Description
【０００１】
【産業上の利用分野】この発明は、ディジタル・シグナ
ル・プロセッサ（以下、ＤＳＰと略す）等で、ＤＳＰ内
部の画像メモリや外部の画像メモリをアクセスするため
のアドレス発生器に関するものであり、メモリに物理的
に１次元配列されているデータを、例えば画像データ等
の２次元以上のデータとして扱う際に多次元アクセスす
るための多次元アドレス発生器に関するものである。
ル・プロセッサ（以下、ＤＳＰと略す）等で、ＤＳＰ内
部の画像メモリや外部の画像メモリをアクセスするため
のアドレス発生器に関するものであり、メモリに物理的
に１次元配列されているデータを、例えば画像データ等
の２次元以上のデータとして扱う際に多次元アクセスす
るための多次元アドレス発生器に関するものである。
【０００２】
【従来の技術】画像データ等の２次元配置されたデータ
も、メモリに格納する場合は１次元アドレス空間にマッ
ピングしなければならない。通常、画像データの場合で
は画像をラスタ走査した順番で１次元アドレスにマッピ
ングされる。このデータを２次元データとして扱う際に
は、ある矩形領域を切り出して用いることが多い。２次
元データの典型的な例である画像データの場合は、ある
注目する画素の局所近傍領域を用いた画像処理や、全画
像をブロック画像に分割して行われる画像データの圧縮
は、それぞれ３×３画素とか８×８画素等の矩形領域を
処理対象とする。
も、メモリに格納する場合は１次元アドレス空間にマッ
ピングしなければならない。通常、画像データの場合で
は画像をラスタ走査した順番で１次元アドレスにマッピ
ングされる。このデータを２次元データとして扱う際に
は、ある矩形領域を切り出して用いることが多い。２次
元データの典型的な例である画像データの場合は、ある
注目する画素の局所近傍領域を用いた画像処理や、全画
像をブロック画像に分割して行われる画像データの圧縮
は、それぞれ３×３画素とか８×８画素等の矩形領域を
処理対象とする。
【０００３】図４（ａ），（ｂ），（ｃ）に画像データ
が１次元アドレス空間にマッピングされている様子を示
す。図４において、４１はＱ1 ×Ｑ2 画素の矩形領域
（Ｑ1 ，Ｑ2 は自然数）からなる全体の画像データ、４
２はＰ1 ×Ｐ2 画素の矩形領域（Ｐ1 ，Ｐ2 は自然数
で、Ｐ1 ≦Ｑ1 ，Ｐ2 ≦Ｑ2 ）からなるアクセス対象矩
形領域、４３Ａは実際のメモリ上のマッピングであり、
４３Ｂはマッピング４３Ａの中で特にアクセス対象矩形
領域４２のマッピングを示している。
が１次元アドレス空間にマッピングされている様子を示
す。図４において、４１はＱ1 ×Ｑ2 画素の矩形領域
（Ｑ1 ，Ｑ2 は自然数）からなる全体の画像データ、４
２はＰ1 ×Ｐ2 画素の矩形領域（Ｐ1 ，Ｐ2 は自然数
で、Ｐ1 ≦Ｑ1 ，Ｐ2 ≦Ｑ2 ）からなるアクセス対象矩
形領域、４３Ａは実際のメモリ上のマッピングであり、
４３Ｂはマッピング４３Ａの中で特にアクセス対象矩形
領域４２のマッピングを示している。
【０００４】図４に示すように、Ｑ1 ×Ｑ2 画素の矩形
領域からなる全体の画像データの任意の矩形領域４２は
メモリ上で分割されて配列してあり、アクセス対象矩形
領域４２のデータを連続して取り出すためにはアドレス
発生器が必要となる。このアドレス発生器を用いて外部
の画像メモリから内部の画像メモリへのダイレクトメモ
リアクセス（ＤＭＡ）転送を行ったり、アドレス発生器
によるメモリのアクセスに同期してＤＳＰの処理が行わ
れる。
領域からなる全体の画像データの任意の矩形領域４２は
メモリ上で分割されて配列してあり、アクセス対象矩形
領域４２のデータを連続して取り出すためにはアドレス
発生器が必要となる。このアドレス発生器を用いて外部
の画像メモリから内部の画像メモリへのダイレクトメモ
リアクセス（ＤＭＡ）転送を行ったり、アドレス発生器
によるメモリのアクセスに同期してＤＳＰの処理が行わ
れる。
【０００５】従来の２次元アドレス発生器としては、例
えば図１０に示すようなものがある。Ｑ1 ×Ｑ2 の矩形
領域からなる全体の画像データの中のＰ1 ×Ｐ2 の矩形
領域（図４参照）をアクセス対象とする。図１０におい
て、１０１は第１走査方向（副走査方向）の増分データ
を設定する第１走査方向増分データ設定器、１０２は加
算器、１０３は累算レジスタ、１０４はスタートアドレ
スデータを設定するスタートアドレスデータ設定器、１
０５は制御回路である。
えば図１０に示すようなものがある。Ｑ1 ×Ｑ2 の矩形
領域からなる全体の画像データの中のＰ1 ×Ｐ2 の矩形
領域（図４参照）をアクセス対象とする。図１０におい
て、１０１は第１走査方向（副走査方向）の増分データ
を設定する第１走査方向増分データ設定器、１０２は加
算器、１０３は累算レジスタ、１０４はスタートアドレ
スデータを設定するスタートアドレスデータ設定器、１
０５は制御回路である。
【０００６】以下、図１０に基づいて動作を説明する。
まず、第０サイクルで、初期値として累算レジスタ１０
３に図４（ａ）のアクセス対象矩形領域４２内の［０］
データの図４（ｂ）のマッピング４３Ａにおけるアドレ
スであるスタートアドレスデータをスタートアドレスデ
ータ設定器１０４で設定する。第Ｐ1 サイクル、第２Ｐ
1 サイクル、…、第（Ｐ2 −１）Ｐ1 サイクルでは、図
４のそれぞれ［Ｐ1 ］データ、［２Ｐ1 ］データ、…、
［（Ｐ2 −１）Ｐ1 ］データの各アドレスをスタートア
ドレスデータ設定器１０４で設定する。
まず、第０サイクルで、初期値として累算レジスタ１０
３に図４（ａ）のアクセス対象矩形領域４２内の［０］
データの図４（ｂ）のマッピング４３Ａにおけるアドレ
スであるスタートアドレスデータをスタートアドレスデ
ータ設定器１０４で設定する。第Ｐ1 サイクル、第２Ｐ
1 サイクル、…、第（Ｐ2 −１）Ｐ1 サイクルでは、図
４のそれぞれ［Ｐ1 ］データ、［２Ｐ1 ］データ、…、
［（Ｐ2 −１）Ｐ1 ］データの各アドレスをスタートア
ドレスデータ設定器１０４で設定する。
【０００７】第１サイクルから第Ｐ1 −１サイクルで
は、累算レジスタ１０３のデータと第１走査方向増分デ
ータ設定器１０１により設定された第１走査方向の増分
データとを加算器１０２により加算してその結果を累算
レジスタ１０３に書き込む。第Ｐ1 ＋１サイクルから第
２Ｐ1 −１サイクルまで、…、第（Ｐ2 −１）Ｐ1 −１
から第Ｐ2 Ｐ1 −１サイクルまでも同様である。
は、累算レジスタ１０３のデータと第１走査方向増分デ
ータ設定器１０１により設定された第１走査方向の増分
データとを加算器１０２により加算してその結果を累算
レジスタ１０３に書き込む。第Ｐ1 ＋１サイクルから第
２Ｐ1 −１サイクルまで、…、第（Ｐ2 −１）Ｐ1 −１
から第Ｐ2 Ｐ1 −１サイクルまでも同様である。
【０００８】以上のように、第０サイクルから第Ｐ2 Ｐ
1 −１サイクルまでの各サイクルの結果、累算レジスタ
１０３に得られたデータを出力とする。
1 −１サイクルまでの各サイクルの結果、累算レジスタ
１０３に得られたデータを出力とする。
【０００９】
【発明が解決しようとする課題】しかしながら、図１０
のような構成では、走査方向が変わる毎にスタートアド
レスデータを計算してその値を累算レジスタ１０３に設
定しなければならず、多くのサイクル数を必要とする。
この発明の目的は、少ないサイクル数で多次元データの
アクセスを可能とする多次元アドレス発生器を提供する
こと、および特定のアドレスに対して読み出し→演算→
書き込みを行う等の特定のアドレスへの複数回のアクセ
スを連続して行うことができる多次元アドレス発生器の
制御方式を提供することである。
のような構成では、走査方向が変わる毎にスタートアド
レスデータを計算してその値を累算レジスタ１０３に設
定しなければならず、多くのサイクル数を必要とする。
この発明の目的は、少ないサイクル数で多次元データの
アクセスを可能とする多次元アドレス発生器を提供する
こと、および特定のアドレスに対して読み出し→演算→
書き込みを行う等の特定のアドレスへの複数回のアクセ
スを連続して行うことができる多次元アドレス発生器の
制御方式を提供することである。
【００１０】
【課題を解決するための手段】請求項１記載の多次元ア
ドレス発生器は、実際に用いられるアドレス値を書き込
む累算レジスタの他に、各走査方向で独立の第１から第
Ｎまでの累算レジスタを有し、走査方向が変ったときの
アドレス計算には走査方向に対応した累算レジスタに対
してその走査方向の増分データを加算することによりア
ドレス値を計算するように構成している。
ドレス発生器は、実際に用いられるアドレス値を書き込
む累算レジスタの他に、各走査方向で独立の第１から第
Ｎまでの累算レジスタを有し、走査方向が変ったときの
アドレス計算には走査方向に対応した累算レジスタに対
してその走査方向の増分データを加算することによりア
ドレス値を計算するように構成している。
【００１１】つまり、この多次元アドレス発生器は、１
次元配列状態で順にアドレスが付されたＱ1 ×Ｑ2 ×…
×ＱN の平行体領域（Ｑ1 ，Ｑ2 ，…，ＱN は自然数）
の中の任意のＰ1 ×Ｐ2 ×…×ＰN の平行体領域
（Ｐ1 ，Ｐ2 ，…，ＰN は自然数で、Ｐ1 ≦Ｑ1 ，Ｐ2
≦Ｑ2 ，…，ＰN ≦ＱN ）の多次元アドレスを発生する
もので、第１から第３のマルチプレクサと加算器と第１
から第Ｎまでの累算レジスタを備えている。
次元配列状態で順にアドレスが付されたＱ1 ×Ｑ2 ×…
×ＱN の平行体領域（Ｑ1 ，Ｑ2 ，…，ＱN は自然数）
の中の任意のＰ1 ×Ｐ2 ×…×ＰN の平行体領域
（Ｐ1 ，Ｐ2 ，…，ＰN は自然数で、Ｐ1 ≦Ｑ1 ，Ｐ2
≦Ｑ2 ，…，ＰN ≦ＱN ）の多次元アドレスを発生する
もので、第１から第３のマルチプレクサと加算器と第１
から第Ｎまでの累算レジスタを備えている。
【００１２】そして、前記第１のマルチプレクサにより
第１から第Ｎまでの走査方向の増分データの中から１個
を選択し、前記第２のマルチプレクサにより前記第１か
ら第Ｎまでの累算レジスタのデータを選択し、前記第３
のマルチプレクサによりスタートアドレスデータと加算
器の出力を選択する。また、前記第１のマルチプレクサ
により選択されたデータと前記第２のマルチプレクサに
より選択されたデータとの加算を行い、前記第３のマル
チプレクサにより選択されたデータを前記第１から第Ｎ
までの累算レジスタの入力とする構成としている。
第１から第Ｎまでの走査方向の増分データの中から１個
を選択し、前記第２のマルチプレクサにより前記第１か
ら第Ｎまでの累算レジスタのデータを選択し、前記第３
のマルチプレクサによりスタートアドレスデータと加算
器の出力を選択する。また、前記第１のマルチプレクサ
により選択されたデータと前記第２のマルチプレクサに
より選択されたデータとの加算を行い、前記第３のマル
チプレクサにより選択されたデータを前記第１から第Ｎ
までの累算レジスタの入力とする構成としている。
【００１３】さらに、第０サイクルで前記第１から第Ｎ
までの累算レジスタにスタートアドレスデータを書き込
む制御を行う。第１サイクルから第Ｐ1 −１サイクルま
で、第Ｐ1 ＋１サイクルから第２Ｐ1 −１サイクルま
で、…、第（ＰN ＰN-1 …Ｐ2−１）Ｐ1 ＋１サイクル
から第（ＰN ＰN-1 …Ｐ2 ）Ｐ1 −１サイクルまでの１
サイクル毎に、前サイクルで前記第１の累算レジスタに
書き込まれたデータと第１走査方向の増分データとを加
算してこの結果を前記第１の累算レジスタに書き込む制
御を行う。第Ｐn-1 Ｐn-2 …Ｐ1 サイクルから第（Ｐn
−１）Ｐn-1 Ｐn-2 …Ｐ1 サイクルまでのＰn-1 Ｐn-2
…Ｐ1 サイクル毎、第（Ｐn ＋１）Ｐn-1Ｐn-2 …Ｐ1
サイクルから第（２Ｐn −１）Ｐn-1 Ｐn-2 …Ｐ1 サイ
クルまでのＰn-1 Ｐn-2 …Ｐ1 サイクル毎、…、第
（（ＰN ＰN-1 …Ｐn+1 −１）Ｐn ＋１）Ｐn-1 Ｐn-2
…Ｐ1 サイクルから第（（ＰN ＰN-1 …Ｐn+1 ）Ｐn −
１）Ｐn-1 Ｐn-2 …Ｐ1 サイクルまでのＰn-1 Ｐn-2 …
Ｐ1 サイクル毎に、前回前記第ｎの累算レジスタに書き
込みが行われたサイクルで前記第ｎの累算レジスタに書
き込まれたデータと第ｎ走査方向の増分データとを加算
してこの結果を前記第１から第ｎまでの累算レジスタに
書き込む制御をｎ＝２，３，…，Ｎについて行う。
までの累算レジスタにスタートアドレスデータを書き込
む制御を行う。第１サイクルから第Ｐ1 −１サイクルま
で、第Ｐ1 ＋１サイクルから第２Ｐ1 −１サイクルま
で、…、第（ＰN ＰN-1 …Ｐ2−１）Ｐ1 ＋１サイクル
から第（ＰN ＰN-1 …Ｐ2 ）Ｐ1 −１サイクルまでの１
サイクル毎に、前サイクルで前記第１の累算レジスタに
書き込まれたデータと第１走査方向の増分データとを加
算してこの結果を前記第１の累算レジスタに書き込む制
御を行う。第Ｐn-1 Ｐn-2 …Ｐ1 サイクルから第（Ｐn
−１）Ｐn-1 Ｐn-2 …Ｐ1 サイクルまでのＰn-1 Ｐn-2
…Ｐ1 サイクル毎、第（Ｐn ＋１）Ｐn-1Ｐn-2 …Ｐ1
サイクルから第（２Ｐn −１）Ｐn-1 Ｐn-2 …Ｐ1 サイ
クルまでのＰn-1 Ｐn-2 …Ｐ1 サイクル毎、…、第
（（ＰN ＰN-1 …Ｐn+1 −１）Ｐn ＋１）Ｐn-1 Ｐn-2
…Ｐ1 サイクルから第（（ＰN ＰN-1 …Ｐn+1 ）Ｐn −
１）Ｐn-1 Ｐn-2 …Ｐ1 サイクルまでのＰn-1 Ｐn-2 …
Ｐ1 サイクル毎に、前回前記第ｎの累算レジスタに書き
込みが行われたサイクルで前記第ｎの累算レジスタに書
き込まれたデータと第ｎ走査方向の増分データとを加算
してこの結果を前記第１から第ｎまでの累算レジスタに
書き込む制御をｎ＝２，３，…，Ｎについて行う。
【００１４】以上のようにして、第０から第ＰN ＰN-1
…Ｐ1 −１サイクルの結果得られた前記第１の累算レジ
スタの値をアドレスとして出力するものである。請求項
２記載の多次元アドレス発生器の制御方式は、インスト
ラクションにより、多次元アドレス発生器のサイクルの
進行を制御するようにしている。つまり、この多次元ア
ドレス発生器の制御方式は、インストラクションの第１
のモードが検出された場合には、前記多次元アドレス発
生器の出力を用いた後に前記多次元アドレス発生器のサ
イクルを１サイクル進め、インストラクションの第２の
モードが検出された場合には、前記多次元アドレス発生
器の出力を用いた後にサイクルを進めない制御を前記多
次元アドレス発生器に対して施すことを特徴とする。
…Ｐ1 −１サイクルの結果得られた前記第１の累算レジ
スタの値をアドレスとして出力するものである。請求項
２記載の多次元アドレス発生器の制御方式は、インスト
ラクションにより、多次元アドレス発生器のサイクルの
進行を制御するようにしている。つまり、この多次元ア
ドレス発生器の制御方式は、インストラクションの第１
のモードが検出された場合には、前記多次元アドレス発
生器の出力を用いた後に前記多次元アドレス発生器のサ
イクルを１サイクル進め、インストラクションの第２の
モードが検出された場合には、前記多次元アドレス発生
器の出力を用いた後にサイクルを進めない制御を前記多
次元アドレス発生器に対して施すことを特徴とする。
【００１５】請求項３記載の２次元アドレス発生器は、
実際に用いられるアドレス値を書き込む累算レジスタの
他に、行または列の最初のアドレス値を書き込む第２の
累算レジスタを有し、つぎの行または列のアドレス値は
この第２の累算レジスタに対して第２走査方向の増分デ
ータを加算することにより計算するように構成してい
る。
実際に用いられるアドレス値を書き込む累算レジスタの
他に、行または列の最初のアドレス値を書き込む第２の
累算レジスタを有し、つぎの行または列のアドレス値は
この第２の累算レジスタに対して第２走査方向の増分デ
ータを加算することにより計算するように構成してい
る。
【００１６】つまり、この２次元アドレス発生器は、１
次元配列状態で順にアドレスが付されたＱ1 ×Ｑ2 の平
行四辺形領域（Ｑ1 ，Ｑ2 は自然数）の中の任意のＰ1
×Ｐ 2 の平行四辺形領域（Ｐ1 ，Ｐ2 は自然数で、Ｐ1
≦Ｑ1 ，Ｐ2 ≦Ｑ2 ）の２次元アドレスを発生するもの
で、第１から第３までのマルチプレクサと加算器と第１
および第２の累算レジスタとを備えている。
次元配列状態で順にアドレスが付されたＱ1 ×Ｑ2 の平
行四辺形領域（Ｑ1 ，Ｑ2 は自然数）の中の任意のＰ1
×Ｐ 2 の平行四辺形領域（Ｐ1 ，Ｐ2 は自然数で、Ｐ1
≦Ｑ1 ，Ｐ2 ≦Ｑ2 ）の２次元アドレスを発生するもの
で、第１から第３までのマルチプレクサと加算器と第１
および第２の累算レジスタとを備えている。
【００１７】そして、前記第１のマルチプレクサにより
第１の走査方向と第２の走査方向の増分データの中から
１個を選択し、前記第２のマルチプレクサにより前記第
１の累算レジスタと前記第２の累算レジスタのデータを
選択し、前記第３のマルチプレクサによりスタートアド
レスデータと前記加算器の出力を選択する。また、前記
加算器により前記第１のマルチプレクサにより選択され
たデータと前記第２のマルチプレクサにより選択された
データとの加算を行い、前記第３のマルチプレクサによ
りこの加算結果を前記第１および第２の累算レジスタの
入力とする構成としている。
第１の走査方向と第２の走査方向の増分データの中から
１個を選択し、前記第２のマルチプレクサにより前記第
１の累算レジスタと前記第２の累算レジスタのデータを
選択し、前記第３のマルチプレクサによりスタートアド
レスデータと前記加算器の出力を選択する。また、前記
加算器により前記第１のマルチプレクサにより選択され
たデータと前記第２のマルチプレクサにより選択された
データとの加算を行い、前記第３のマルチプレクサによ
りこの加算結果を前記第１および第２の累算レジスタの
入力とする構成としている。
【００１８】さらに、第０サイクルで前記第１の累算レ
ジスタと第２の累算レジスタとにスタートアドレスデー
タを書き込む制御を行う。第１サイクルから第Ｐ1 −１
サイクルまで、第Ｐ1 ＋１サイクルから第２Ｐ1 −１サ
イクルまで、…、第（Ｐ2 −１）Ｐ1 ＋１サイクルから
第Ｐ2 Ｐ1 −１サイクルまでの１サイクル毎に、前サイ
クルで前記第１の累算レジスタに書き込まれたデータと
第１走査方向の増分データとを加算してこの結果を前記
第１の累算レジスタに書き込む制御を行う。第Ｐ1 サイ
クル、第２Ｐ1 サイクル、…、第（Ｐ2 −１）Ｐ1 サイ
クルのＰ1 サイクル毎に、前回前記第２の累算レジスタ
に書き込みが行われたサイクルで前記第２の累算レジス
タに書き込まれたデータと第２走査方向の増分データと
を加算してこの結果を前記第１の累算レジスタと前記第
２の累算レジスタとの両方に書き込む制御を行う。
ジスタと第２の累算レジスタとにスタートアドレスデー
タを書き込む制御を行う。第１サイクルから第Ｐ1 −１
サイクルまで、第Ｐ1 ＋１サイクルから第２Ｐ1 −１サ
イクルまで、…、第（Ｐ2 −１）Ｐ1 ＋１サイクルから
第Ｐ2 Ｐ1 −１サイクルまでの１サイクル毎に、前サイ
クルで前記第１の累算レジスタに書き込まれたデータと
第１走査方向の増分データとを加算してこの結果を前記
第１の累算レジスタに書き込む制御を行う。第Ｐ1 サイ
クル、第２Ｐ1 サイクル、…、第（Ｐ2 −１）Ｐ1 サイ
クルのＰ1 サイクル毎に、前回前記第２の累算レジスタ
に書き込みが行われたサイクルで前記第２の累算レジス
タに書き込まれたデータと第２走査方向の増分データと
を加算してこの結果を前記第１の累算レジスタと前記第
２の累算レジスタとの両方に書き込む制御を行う。
【００１９】以上のようにして、第０サイクルから第Ｐ
2 Ｐ1 −１サイクルまでの各サイクルの結果得られた前
記第１の累算レジスタの値をアドレスとして出力とする
ものである。請求項４記載の３次元アドレス発生器は、
実際に用いられるアドレス値を書き込む累算レジスタの
他に、各走査方向で独立の第１から第３までの累算レジ
スタを有し、走査方向が変ったときのアドレス計算には
走査方向に対応した累算レジスタに対してその走査方向
の増分データを加算することによりアドレス値を計算す
るように構成している。
2 Ｐ1 −１サイクルまでの各サイクルの結果得られた前
記第１の累算レジスタの値をアドレスとして出力とする
ものである。請求項４記載の３次元アドレス発生器は、
実際に用いられるアドレス値を書き込む累算レジスタの
他に、各走査方向で独立の第１から第３までの累算レジ
スタを有し、走査方向が変ったときのアドレス計算には
走査方向に対応した累算レジスタに対してその走査方向
の増分データを加算することによりアドレス値を計算す
るように構成している。
【００２０】つまり、この３次元アドレス発生器は、１
次元配列状態で順にアドレスが付されたＱ1 ×Ｑ2 ×Ｑ
3 の平行体領域（Ｑ1 ，Ｑ2 ，Ｑ3 は自然数）の中の任
意のＰ1 ×Ｐ2 ×Ｐ3 の平行体領域（Ｐ1 ，Ｐ2 ，Ｐ3
は自然数で、Ｐ1 ≦Ｑ1 ，Ｐ 2 ≦Ｑ2 ，Ｐ3 ≦Ｑ3 ）の
３次元アドレスを発生するものであって、第１から第３
までのマルチプレクサと加算器と第１から第３までの累
算レジスタとを備えている。
次元配列状態で順にアドレスが付されたＱ1 ×Ｑ2 ×Ｑ
3 の平行体領域（Ｑ1 ，Ｑ2 ，Ｑ3 は自然数）の中の任
意のＰ1 ×Ｐ2 ×Ｐ3 の平行体領域（Ｐ1 ，Ｐ2 ，Ｐ3
は自然数で、Ｐ1 ≦Ｑ1 ，Ｐ 2 ≦Ｑ2 ，Ｐ3 ≦Ｑ3 ）の
３次元アドレスを発生するものであって、第１から第３
までのマルチプレクサと加算器と第１から第３までの累
算レジスタとを備えている。
【００２１】そして、前記第１のマルチプレクサにより
第１から第３までの走査方向の増分データの中から１個
を選択し、前記第２のマルチプレクサにより前記第１か
ら第３までの累算レジスタのデータを選択し、前記第３
のマルチプレクサによりスタートアドレスデータと前記
加算器の出力を選択し、前記加算器により前記第１のマ
ルチプレクサにより選択されたデータと前記第２のマル
チプレクサにより選択されたデータとの加算を行い、前
記第３のマルチプレクサにより選択されたデータを前記
第１から第３までの累算レジスタの入力とする構成とし
ている。
第１から第３までの走査方向の増分データの中から１個
を選択し、前記第２のマルチプレクサにより前記第１か
ら第３までの累算レジスタのデータを選択し、前記第３
のマルチプレクサによりスタートアドレスデータと前記
加算器の出力を選択し、前記加算器により前記第１のマ
ルチプレクサにより選択されたデータと前記第２のマル
チプレクサにより選択されたデータとの加算を行い、前
記第３のマルチプレクサにより選択されたデータを前記
第１から第３までの累算レジスタの入力とする構成とし
ている。
【００２２】さらに、第０サイクルで前記第１から第３
までの累算レジスタにスタートアドレスデータを書き込
む制御を行う。第１サイクルから第Ｐ1 −１サイクルま
で、第Ｐ1 ＋１サイクルから第２Ｐ1 −１サイクルま
で、…、第（Ｐ3 Ｐ2 −１）Ｐ1 ＋１サイクルから第
（Ｐ3 Ｐ2 ）Ｐ1 −１サイクルまでの１サイクル毎に、
前サイクルで前記第１の累算レジスタに書き込まれたデ
ータと第１走査方向の増分データとを加算してこの結果
を前記第１の累算レジスタに書き込む制御を行う。第Ｐ
1 サイクルから第（Ｐ2 −１）Ｐ1 サイクルまで、第
（Ｐ2 ＋１）Ｐ1 サイクルから第（２Ｐ2 −１）Ｐ1 サ
イクルまで、…、第（（Ｐ3 −１）Ｐ2 ＋１）Ｐ1 サイ
クルから第（Ｐ3 Ｐ2 −１）Ｐ1 サイクルまでのＰ1 サ
イクル毎に、前回前記第２の累算レジスタに書き込みが
行われたサイクルで前記第２の累算レジスタに書き込ま
れたデータと第２走査方向の増分データとを加算してこ
の結果を前記第１から第２までの累算レジスタに書き込
む制御を行う。第Ｐ2 Ｐ1 サイクルから第（Ｐ3 −１）
Ｐ2 Ｐ1 サイクルまでのＰ2 Ｐ1 サイクル毎に、前回前
記第３の累算レジスタに書き込みが行われたサイクルで
前記第３の累算レジスタに書き込まれたデータと第３走
査方向の増分データとを加算してこの結果を前記第１か
ら第３までの累算レジスタに書き込む制御を行う。
までの累算レジスタにスタートアドレスデータを書き込
む制御を行う。第１サイクルから第Ｐ1 −１サイクルま
で、第Ｐ1 ＋１サイクルから第２Ｐ1 −１サイクルま
で、…、第（Ｐ3 Ｐ2 −１）Ｐ1 ＋１サイクルから第
（Ｐ3 Ｐ2 ）Ｐ1 −１サイクルまでの１サイクル毎に、
前サイクルで前記第１の累算レジスタに書き込まれたデ
ータと第１走査方向の増分データとを加算してこの結果
を前記第１の累算レジスタに書き込む制御を行う。第Ｐ
1 サイクルから第（Ｐ2 −１）Ｐ1 サイクルまで、第
（Ｐ2 ＋１）Ｐ1 サイクルから第（２Ｐ2 −１）Ｐ1 サ
イクルまで、…、第（（Ｐ3 −１）Ｐ2 ＋１）Ｐ1 サイ
クルから第（Ｐ3 Ｐ2 −１）Ｐ1 サイクルまでのＰ1 サ
イクル毎に、前回前記第２の累算レジスタに書き込みが
行われたサイクルで前記第２の累算レジスタに書き込ま
れたデータと第２走査方向の増分データとを加算してこ
の結果を前記第１から第２までの累算レジスタに書き込
む制御を行う。第Ｐ2 Ｐ1 サイクルから第（Ｐ3 −１）
Ｐ2 Ｐ1 サイクルまでのＰ2 Ｐ1 サイクル毎に、前回前
記第３の累算レジスタに書き込みが行われたサイクルで
前記第３の累算レジスタに書き込まれたデータと第３走
査方向の増分データとを加算してこの結果を前記第１か
ら第３までの累算レジスタに書き込む制御を行う。
【００２３】以上のようにして、第０から第Ｐ3 Ｐ2 Ｐ
1 −１サイクルの結果得られた第１の累算レジスタの値
をアドレスとして出力するものである。
1 −１サイクルの結果得られた第１の累算レジスタの値
をアドレスとして出力するものである。
【００２４】請求項１記載の構成によれば、Ｎ個の累算
レジスタが、各走査方向に対してつぎに同じ走査方向に
なるまで、前にその走査方向に対して行ったアドレス計
算の結果を保持しているので、走査方向が変わる毎に累
算レジスタにスタートアドレスデータを計算して設定す
る必要がなく、設定値の計算が容易となり、そのため無
駄なサイクルを生じることなく連続的に（よどみなく滑
らかに）アドレスを発生してＱ1 ×Ｑ2 ×…×ＱN の中
のＰ1 ×Ｐ2 ×…×ＰN の多次元データをアクセスする
ことが可能となる。この結果、アドレスの発生に要する
サイクル数を少なくすることができる。また、第１から
第Ｎまでの走査方向の増分データの交換を行うだけで、
同一のアクセス対象矩形領域に対してアクセスする方向
を容易に変えることができる。
レジスタが、各走査方向に対してつぎに同じ走査方向に
なるまで、前にその走査方向に対して行ったアドレス計
算の結果を保持しているので、走査方向が変わる毎に累
算レジスタにスタートアドレスデータを計算して設定す
る必要がなく、設定値の計算が容易となり、そのため無
駄なサイクルを生じることなく連続的に（よどみなく滑
らかに）アドレスを発生してＱ1 ×Ｑ2 ×…×ＱN の中
のＰ1 ×Ｐ2 ×…×ＰN の多次元データをアクセスする
ことが可能となる。この結果、アドレスの発生に要する
サイクル数を少なくすることができる。また、第１から
第Ｎまでの走査方向の増分データの交換を行うだけで、
同一のアクセス対象矩形領域に対してアクセスする方向
を容易に変えることができる。
【００２５】請求項２記載の構成によれば、インストラ
クションのモードに応じて多次元アドレス発生器のサイ
クルの進行が制御されるので、特定のアドレスに対して
読み出し→演算→書き込みを行う等の特定のアドレスへ
の複数回のアクセスを連続して行うことができる。この
結果、インストラクションにおいても多次元アドレス発
生器を利用できる。
クションのモードに応じて多次元アドレス発生器のサイ
クルの進行が制御されるので、特定のアドレスに対して
読み出し→演算→書き込みを行う等の特定のアドレスへ
の複数回のアクセスを連続して行うことができる。この
結果、インストラクションにおいても多次元アドレス発
生器を利用できる。
【００２６】請求項３記載の構成によれば、第２の累算
レジスタがスタートアドレスデータに対して第２走査走
行の増分データを累算してつぎの行または列の初めまで
保持するので、１列または１行毎に累算レジスタにスタ
ートアドレスデータを計算して設定することなく、設定
値の計算が容易となり、そのため無駄なサイクルを生じ
ることなく連続的に（よどみなく滑らかに）アドレスを
発生してＱ1 ×Ｑ2 の平行四辺形領域の中の任意のＰ1
×Ｐ2 の平行四辺形領域の２次元データをアクセスする
ことが可能となる。この結果、アドレスの発生に要する
サイクル数を少なくすることができる。また、第１およ
び第２の走査方向の増分データの交換を行うだけで、同
一のアクセス対象矩形領域に対してアクセスする方向を
容易に変えることができる。
レジスタがスタートアドレスデータに対して第２走査走
行の増分データを累算してつぎの行または列の初めまで
保持するので、１列または１行毎に累算レジスタにスタ
ートアドレスデータを計算して設定することなく、設定
値の計算が容易となり、そのため無駄なサイクルを生じ
ることなく連続的に（よどみなく滑らかに）アドレスを
発生してＱ1 ×Ｑ2 の平行四辺形領域の中の任意のＰ1
×Ｐ2 の平行四辺形領域の２次元データをアクセスする
ことが可能となる。この結果、アドレスの発生に要する
サイクル数を少なくすることができる。また、第１およ
び第２の走査方向の増分データの交換を行うだけで、同
一のアクセス対象矩形領域に対してアクセスする方向を
容易に変えることができる。
【００２７】請求項４の構成による作用についても、２
次元アドレス発生器に比べて次元が１増加するのみであ
り、その他は上記と同様である。
次元アドレス発生器に比べて次元が１増加するのみであ
り、その他は上記と同様である。
【００２８】
【実施例】図１に請求項１記載の発明の多次元アドレス
発生器の実施例のブロック図を示す。以下、図１に基づ
き、この発明の多次元アドレス発生器の実施例の構成を
説明する。図１において、１１−１，１１−２，…，１
１−Ｎは第１，２，…，Ｎ走査方向の増分データを設定
する増分データ設定器、１２は第１のマルチプレクサ、
１３は加算器、１４はスタートアドレスデータを設定す
るスタートアドレスデータ設定器 (レジスタ) 、１５は
第２のマルチプレクサ、１６−１，１６−２，…，１６
−Ｎは第１，２，…，Ｎの累算レジスタ、１７は第３の
マルチプレクサ、１８は制御回路、１９は制御信号であ
る。
発生器の実施例のブロック図を示す。以下、図１に基づ
き、この発明の多次元アドレス発生器の実施例の構成を
説明する。図１において、１１−１，１１−２，…，１
１−Ｎは第１，２，…，Ｎ走査方向の増分データを設定
する増分データ設定器、１２は第１のマルチプレクサ、
１３は加算器、１４はスタートアドレスデータを設定す
るスタートアドレスデータ設定器 (レジスタ) 、１５は
第２のマルチプレクサ、１６−１，１６−２，…，１６
−Ｎは第１，２，…，Ｎの累算レジスタ、１７は第３の
マルチプレクサ、１８は制御回路、１９は制御信号であ
る。
【００２９】簡単のため、便宜上多次元アドレス発生器
を２次元アドレス発生器とし、２次元データをある画像
データとする第１の実施例を以下に説明する。図２に請
求項３記載の２次元アドレス発生器とした場合のブロッ
ク図を示す。図２において、２１−１は第１走査方向
（Ｘ方向）の増分データＤＸを設定する増分データ設定
器、２１−２は第２走査方向（Ｙ方向）の増分データＤ
Ｙを設定する増分データ設定器、２２は第１のマルチプ
レクサ、２３は加算器、２４はスタートアドレスデータ
ＳＡを設定するスタートアドレスデータ設定器、２５は
第２のマルチプレクサ、２６−１は第１の累算レジス
タ、２６−２は第２の累算レジスタ、２７は第３のマル
チプレクサ、２８は制御回路、２９−１は第１制御信
号、２９−２は第２制御信号、２９−３は第３制御信
号、２９−４は第１書き込み信号、２９−５は第２書き
込み信号である。
を２次元アドレス発生器とし、２次元データをある画像
データとする第１の実施例を以下に説明する。図２に請
求項３記載の２次元アドレス発生器とした場合のブロッ
ク図を示す。図２において、２１−１は第１走査方向
（Ｘ方向）の増分データＤＸを設定する増分データ設定
器、２１−２は第２走査方向（Ｙ方向）の増分データＤ
Ｙを設定する増分データ設定器、２２は第１のマルチプ
レクサ、２３は加算器、２４はスタートアドレスデータ
ＳＡを設定するスタートアドレスデータ設定器、２５は
第２のマルチプレクサ、２６−１は第１の累算レジス
タ、２６−２は第２の累算レジスタ、２７は第３のマル
チプレクサ、２８は制御回路、２９−１は第１制御信
号、２９−２は第２制御信号、２９−３は第３制御信
号、２９−４は第１書き込み信号、２９−５は第２書き
込み信号である。
【００３０】以下、図２に基づいて動作を説明する。Ｑ
1 ×Ｑ2 (Ｑ1 ，Ｑ2 は自然数) の中の任意のＰ1 ×Ｐ
2 (Ｐ1 ，Ｐ2 は自然数、Ｐ1 ≦Ｑ1 ，Ｐ2 ≦Ｑ2 ）の
矩形領域（図４参照）をアクセス対象とする。まず、初
期値として第０サイクルで第１の累算レジスタ２６−１
と第２の累算レジスタ２６−２とにスタートアドレスデ
ータＳＡをスタートアドレスデータ設定値２４で設定す
る（従来例と同じ）。つぎの第１サイクルでは、第１の
累算レジスタ２６−１のデータと第１走査方向（Ｘ方
向）の増分データＤＸとを加算器２３により加算してこ
の結果を第１の累算レジスタ２６−１に書き込む。この
とき、第２の累算レジスタ２６−２には書き込みを行わ
ない。この後、第２から第Ｐ1 −１サイクルの間は第１
サイクルと同じ操作を続ける。
1 ×Ｑ2 (Ｑ1 ，Ｑ2 は自然数) の中の任意のＰ1 ×Ｐ
2 (Ｐ1 ，Ｐ2 は自然数、Ｐ1 ≦Ｑ1 ，Ｐ2 ≦Ｑ2 ）の
矩形領域（図４参照）をアクセス対象とする。まず、初
期値として第０サイクルで第１の累算レジスタ２６−１
と第２の累算レジスタ２６−２とにスタートアドレスデ
ータＳＡをスタートアドレスデータ設定値２４で設定す
る（従来例と同じ）。つぎの第１サイクルでは、第１の
累算レジスタ２６−１のデータと第１走査方向（Ｘ方
向）の増分データＤＸとを加算器２３により加算してこ
の結果を第１の累算レジスタ２６−１に書き込む。この
とき、第２の累算レジスタ２６−２には書き込みを行わ
ない。この後、第２から第Ｐ1 −１サイクルの間は第１
サイクルと同じ操作を続ける。
【００３１】つぎに、第Ｐ1 サイクルでは、第２の累算
レジスタ２６−２のデータと第２走査方向（Ｙ方向）の
増分データＤＸとを加算器２３により加算して、この結
果を第１の累算レジスタ２６−１と第２の累算レジスタ
２６−２との両方に書き込む。同様に、第Ｐ1 ＋１から
第２Ｐ1 −１まで，…，第（Ｐ2 −１）Ｐ1 ＋１から第
Ｐ2 Ｐ1 −１のサイクルまでの１サイクル毎に、第１の
累算レジスタ２６−１のデータと第１走査方向の増分デ
ータＤＸとを加算器２３により加算して、この結果を第
１の累算レジスタ２６−１に書き込む制御を行い、第Ｐ
1サイクル，第２Ｐ1 サイクル，…，第 (Ｐ2 −１）Ｐ
1 サイクルのＰ1 サイクル毎に、第２の累算レジスタ２
６−２のデータと第２走査方向の増分データＤＹとを加
算して、この結果を第１の累算レジスタ２６−１と第２
の累算レジスタ２６−２とに書き込む制御を行い、第０
から第Ｐ2 Ｐ1 −１サイクルの結果得られた第１の累算
レジスタ２６−１の値をアドレスとして出力する。
レジスタ２６−２のデータと第２走査方向（Ｙ方向）の
増分データＤＸとを加算器２３により加算して、この結
果を第１の累算レジスタ２６−１と第２の累算レジスタ
２６−２との両方に書き込む。同様に、第Ｐ1 ＋１から
第２Ｐ1 −１まで，…，第（Ｐ2 −１）Ｐ1 ＋１から第
Ｐ2 Ｐ1 −１のサイクルまでの１サイクル毎に、第１の
累算レジスタ２６−１のデータと第１走査方向の増分デ
ータＤＸとを加算器２３により加算して、この結果を第
１の累算レジスタ２６−１に書き込む制御を行い、第Ｐ
1サイクル，第２Ｐ1 サイクル，…，第 (Ｐ2 −１）Ｐ
1 サイクルのＰ1 サイクル毎に、第２の累算レジスタ２
６−２のデータと第２走査方向の増分データＤＹとを加
算して、この結果を第１の累算レジスタ２６−１と第２
の累算レジスタ２６−２とに書き込む制御を行い、第０
から第Ｐ2 Ｐ1 −１サイクルの結果得られた第１の累算
レジスタ２６−１の値をアドレスとして出力する。
【００３２】このような動作によるデータの流れを図５
に示す。図５に示すように第２の累算レジスタ２６−２
に蓄えられている１行または１列前の最初のアドレスを
用いてつぎのラインの最初のアドレスを計算している。
図１１に図２の制御回路２８の一例を示す。図１１にお
いて、１０１は初期状態をＰ1 とし、１からカウントを
開始して、クロックに従いＰ1 まで順次インクリメント
する動作を繰り返す第１カウンタ、１０３は初期状態を
Ｐ2 とし１からカウントを開始して、クロックに従いＰ
2 まで順次インクリメントする動作を繰り返す第２カウ
ンタ、１０２はデータＰ1 、１０４はデータＰ2 、１１
１はデータＰ1 −１、１０５，１０８は論理積回路、１
０６，１０７，１１２は２個のデータを比較して一致の
場合に１を出力し、不一致の場合に０を出力する比較
器、１０９，１１０，１１３はＤフリップフロップ、１
１４は第１クロック、１１５は第２クロック、１１６は
制御信号、１１７はＥＮＤ信号である。
に示す。図５に示すように第２の累算レジスタ２６−２
に蓄えられている１行または１列前の最初のアドレスを
用いてつぎのラインの最初のアドレスを計算している。
図１１に図２の制御回路２８の一例を示す。図１１にお
いて、１０１は初期状態をＰ1 とし、１からカウントを
開始して、クロックに従いＰ1 まで順次インクリメント
する動作を繰り返す第１カウンタ、１０３は初期状態を
Ｐ2 とし１からカウントを開始して、クロックに従いＰ
2 まで順次インクリメントする動作を繰り返す第２カウ
ンタ、１０２はデータＰ1 、１０４はデータＰ2 、１１
１はデータＰ1 −１、１０５，１０８は論理積回路、１
０６，１０７，１１２は２個のデータを比較して一致の
場合に１を出力し、不一致の場合に０を出力する比較
器、１０９，１１０，１１３はＤフリップフロップ、１
１４は第１クロック、１１５は第２クロック、１１６は
制御信号、１１７はＥＮＤ信号である。
【００３３】図１１の回路に従って、図１２のようなタ
イミング図を得る。制御信号１１６を図２の第１制御信
号２９−１、第２制御信号２９−２として用い、第１ク
ロック１１４を第１書き込み信号２９−４、第２クロッ
ク１１５を第２書き込み信号２９−５として用いれば、
図５のタイミングチャートに従った制御をすることがで
きる。
イミング図を得る。制御信号１１６を図２の第１制御信
号２９−１、第２制御信号２９−２として用い、第１ク
ロック１１４を第１書き込み信号２９−４、第２クロッ
ク１１５を第２書き込み信号２９−５として用いれば、
図５のタイミングチャートに従った制御をすることがで
きる。
【００３４】第３のマルチプレクサ２７の第３制御信号
２９−３は、２次元アドレス発生器の起動時（第０サイ
クル）にスタートアドレスデータ設定器２４のスタート
アドレスデータを選択し、他のサイクルでは加算器２３
の出力データを選択するよう制御する。図６（ａ）に実
際の画像データのアクセスの様子を示す。図６におい
て、６１は６×７画素の矩形領域からなる全体の画像デ
ータ、６２は４×４画素のアクセス対象矩形領域であ
る。０から４１が実際のメモリのアドレスであり、
（０）から（１５）がアクセスする順番を表す。この場
合、第１走査方向の増分データＤＸとして１、第２走査
方向の増分データＤＹとして１ラインのデータ数６を設
定する。
２９−３は、２次元アドレス発生器の起動時（第０サイ
クル）にスタートアドレスデータ設定器２４のスタート
アドレスデータを選択し、他のサイクルでは加算器２３
の出力データを選択するよう制御する。図６（ａ）に実
際の画像データのアクセスの様子を示す。図６におい
て、６１は６×７画素の矩形領域からなる全体の画像デ
ータ、６２は４×４画素のアクセス対象矩形領域であ
る。０から４１が実際のメモリのアドレスであり、
（０）から（１５）がアクセスする順番を表す。この場
合、第１走査方向の増分データＤＸとして１、第２走査
方向の増分データＤＹとして１ラインのデータ数６を設
定する。
【００３５】第０サイクルで、スタートアドレスデータ
ＳＡとして７を第１の累算レジスタ２６−１と第２の累
算レジスタ２６−２とに書き込む。第１サイクルから第
３サイクルまでの各サイクルで、第１の累算レジスタ２
６−１の値７に順次第１走査方向の増分データＤＸ（こ
の例では１）を加算して第１の累算レジスタ２６−１に
書き込み、アドレス８，９，１０を生成する。
ＳＡとして７を第１の累算レジスタ２６−１と第２の累
算レジスタ２６−２とに書き込む。第１サイクルから第
３サイクルまでの各サイクルで、第１の累算レジスタ２
６−１の値７に順次第１走査方向の増分データＤＸ（こ
の例では１）を加算して第１の累算レジスタ２６−１に
書き込み、アドレス８，９，１０を生成する。
【００３６】第４サイクルで、第２の累算レジスタ２６
−２に保持されているアドレス７に第２走査方向の増分
データＤＹ（この例では６）を加算して第１の累算レジ
スタ２６−１と第２の累算レジスタ２６−２に書き込
み、アドレス１３を生成する。第５サイクルから第７サ
イクルまでの各サイクルで、第１の累算レジスタ２６−
１の値１３に順次第１走査方向の増分データＤＸとして
１を加算して第１の累算レジスタ２６−１に書き込み、
アドレス１４，１５，１６を生成する。
−２に保持されているアドレス７に第２走査方向の増分
データＤＹ（この例では６）を加算して第１の累算レジ
スタ２６−１と第２の累算レジスタ２６−２に書き込
み、アドレス１３を生成する。第５サイクルから第７サ
イクルまでの各サイクルで、第１の累算レジスタ２６−
１の値１３に順次第１走査方向の増分データＤＸとして
１を加算して第１の累算レジスタ２６−１に書き込み、
アドレス１４，１５，１６を生成する。
【００３７】第８サイクルで、第２の累算レジスタ２６
−２の値１３に第２走査方向の増分データとして６を加
算して第１の累算レジスタ２６−１と第２の累算レジス
タ２６−２に書き込み、アドレス１９を生成する。以下
同様にして、アドレス２０，２１，２５，２６，２７，
２８を順に生成し、全体の画像データ６１中のアクセス
対象矩形領域６２のアクセスを実現する。
−２の値１３に第２走査方向の増分データとして６を加
算して第１の累算レジスタ２６−１と第２の累算レジス
タ２６−２に書き込み、アドレス１９を生成する。以下
同様にして、アドレス２０，２１，２５，２６，２７，
２８を順に生成し、全体の画像データ６１中のアクセス
対象矩形領域６２のアクセスを実現する。
【００３８】図６（ａ）は横方向のアクセスの説明図で
あったが、図６（ｂ）は縦方向のアクセスの説明図であ
る。図６（ｂ）において、６３は６×７画素の矩形領域
からなる全体の画像データ、６４は４×４画素のアクセ
ス対象矩形領域である。０から４１は実際のメモリのア
ドレスであり、（０）から（１５）がアクセスする順番
を表す。この場合、第１走査方向の増分データＤＸとし
て６、第２走査方向の増分データＤＹとして１ラインの
データ数１を設定する。
あったが、図６（ｂ）は縦方向のアクセスの説明図であ
る。図６（ｂ）において、６３は６×７画素の矩形領域
からなる全体の画像データ、６４は４×４画素のアクセ
ス対象矩形領域である。０から４１は実際のメモリのア
ドレスであり、（０）から（１５）がアクセスする順番
を表す。この場合、第１走査方向の増分データＤＸとし
て６、第２走査方向の増分データＤＹとして１ラインの
データ数１を設定する。
【００３９】第０サイクルで、スタートアドレスデータ
ＳＡとして値７を第１の累算レジスタ２６−１と第２の
累算レジスタ２６−２に書き込む。第１サイクルから第
３サイクルまでの各サイクルで、第１の累算レジスタ２
６−１の値７に順次第１走査方向の増分データＤＸ（こ
の例では６）を加算して第１の累算レジスタ２６−１に
書き込み、アドレス１３，１９，２５を生成する。
ＳＡとして値７を第１の累算レジスタ２６−１と第２の
累算レジスタ２６−２に書き込む。第１サイクルから第
３サイクルまでの各サイクルで、第１の累算レジスタ２
６−１の値７に順次第１走査方向の増分データＤＸ（こ
の例では６）を加算して第１の累算レジスタ２６−１に
書き込み、アドレス１３，１９，２５を生成する。
【００４０】第４サイクルで、第２の累算レジスタ２６
−２に保持されているアドレス７に第２走査方向の増分
データＤＹ（この例では１）を加算して第１の累算レジ
スタ２６−１と第２の累算レジスタ２６−２に書き込
み、アドレス８を生成する。第５サイクルから第７サイ
クルまでの各サイクルで、第１の累算レジスタ２６−１
の値８に順次第１走査方向の増分データ６を加算して第
１の累算レジスタ２６−１に書き込み、アドレス１４，
２０，２６を生成する。
−２に保持されているアドレス７に第２走査方向の増分
データＤＹ（この例では１）を加算して第１の累算レジ
スタ２６−１と第２の累算レジスタ２６−２に書き込
み、アドレス８を生成する。第５サイクルから第７サイ
クルまでの各サイクルで、第１の累算レジスタ２６−１
の値８に順次第１走査方向の増分データ６を加算して第
１の累算レジスタ２６−１に書き込み、アドレス１４，
２０，２６を生成する。
【００４１】第８サイクルで、第２の累算レジスタ２６
−２の値８に第２走査方向の増分データとして１を加算
して第１の累算レジスタ２６−１と第２の累算レジスタ
２６−２に書き込み、アドレス９を生成する。以下同様
にして、アドレス１５，２１，２７，１０，１６，２
２，２８を順に生成し、全体の画像データ６３中のアク
セス対象矩形領域６４のアクセスを実現する。
−２の値８に第２走査方向の増分データとして１を加算
して第１の累算レジスタ２６−１と第２の累算レジスタ
２６−２に書き込み、アドレス９を生成する。以下同様
にして、アドレス１５，２１，２７，１０，１６，２
２，２８を順に生成し、全体の画像データ６３中のアク
セス対象矩形領域６４のアクセスを実現する。
【００４２】以上述べたように、同一のアクセス対象矩
形領域６２または６４に対してアクセスの方向を変えた
い場合、第１走査方向の増分データＤＸと第２の走査方
向の増分データＤＹを交換するだけでよい。また、第１
走査方向の増分データと第２走査方向の増分データの１
つまたは両方を変えることにより平行四辺形の領域をア
クセスしたり、跳び跳びのアクセスをすることもでき
る。多次元空間内の場合は、多次元の平行体領域をアク
セスすることになる。
形領域６２または６４に対してアクセスの方向を変えた
い場合、第１走査方向の増分データＤＸと第２の走査方
向の増分データＤＹを交換するだけでよい。また、第１
走査方向の増分データと第２走査方向の増分データの１
つまたは両方を変えることにより平行四辺形の領域をア
クセスしたり、跳び跳びのアクセスをすることもでき
る。多次元空間内の場合は、多次元の平行体領域をアク
セスすることになる。
【００４３】画像データの３×３画素の矩形領域を横方
向にずらしてアクセスする第２の実施例を説明する。図
７（ａ）に示すように３×３画素のデータを単位として
横方向にずらしながら連続して３回アクセスする場合を
考える。図７（ａ）において、７１は１１×５画素の矩
形領域からなる全体の画像データ、７２−１は３×３画
素の第１のアクセス対象矩形領域、７２−２は３×３画
素の第２のアクセス対象矩形領域、７２−３は３×３画
素の第３のアクセス対象矩形領域である。０から５４が
実際のメモリのアドレスであり、（０）から（２６) が
アクセスする順番を表す。つまり、第１のアクセス対象
矩形領域７２−１に対して（０）から（８）、第２のア
クセス対象矩形領域７２−２に対して（９）から（１
７）、第３のアクセス対象矩形領域７２−３に対して
（１８) から（２６) というように３×３画素を単位と
して順にアクセスする。
向にずらしてアクセスする第２の実施例を説明する。図
７（ａ）に示すように３×３画素のデータを単位として
横方向にずらしながら連続して３回アクセスする場合を
考える。図７（ａ）において、７１は１１×５画素の矩
形領域からなる全体の画像データ、７２−１は３×３画
素の第１のアクセス対象矩形領域、７２−２は３×３画
素の第２のアクセス対象矩形領域、７２−３は３×３画
素の第３のアクセス対象矩形領域である。０から５４が
実際のメモリのアドレスであり、（０）から（２６) が
アクセスする順番を表す。つまり、第１のアクセス対象
矩形領域７２−１に対して（０）から（８）、第２のア
クセス対象矩形領域７２−２に対して（９）から（１
７）、第３のアクセス対象矩形領域７２−３に対して
（１８) から（２６) というように３×３画素を単位と
して順にアクセスする。
【００４４】この場合は３×３画素のアクセス対象矩形
領域７２−１〜７２−３内の横方向および縦方向と、こ
のアクセス対象矩形領域７２−１〜７２−３の移動量方
向の３個の走査方向があり、３×３×３の領域（７２−
１〜７２−３）をアクセスすると考えられ、図８に示す
ような３次元アドレス発生器により実現できる。図８に
おいて、８１−１は第１走査方向の増分データを設定す
る増分データ設定器、８１−２は第２走査方向の増分デ
ータを設定する増分データ設定器、８１−３は第３走査
方向の増分データを設定する増分データ設定器、８２は
第１のマルチプレクサ、８３は加算器、８４はスタート
アドレスデータを設定するスタートアドレスデータ設定
器、８５は第２のマルチプレクサ、８６−１は第１の累
算レジスタ、８６−２は第２の累算レジスタ、８６−３
は第３の累算レジスタ、８７は第３のマルチプレクサ、
８８は制御回路、８９は制御信号である。
領域７２−１〜７２−３内の横方向および縦方向と、こ
のアクセス対象矩形領域７２−１〜７２−３の移動量方
向の３個の走査方向があり、３×３×３の領域（７２−
１〜７２−３）をアクセスすると考えられ、図８に示す
ような３次元アドレス発生器により実現できる。図８に
おいて、８１−１は第１走査方向の増分データを設定す
る増分データ設定器、８１−２は第２走査方向の増分デ
ータを設定する増分データ設定器、８１−３は第３走査
方向の増分データを設定する増分データ設定器、８２は
第１のマルチプレクサ、８３は加算器、８４はスタート
アドレスデータを設定するスタートアドレスデータ設定
器、８５は第２のマルチプレクサ、８６−１は第１の累
算レジスタ、８６−２は第２の累算レジスタ、８６−３
は第３の累算レジスタ、８７は第３のマルチプレクサ、
８８は制御回路、８９は制御信号である。
【００４５】動作は２次元アドレス発生器と同様であ
り、図７（ａ）の例を用い説明する。第１走査方向の増
分データ設定器８１−１の設定値を１とし、第２走査方
向の増分データ設定器８１−２の設定値を１ラインのデ
ータ数１１とし、第３走査方向の増分データ設定器８１
−３の設定値を３×３画素のアクセス対象矩形領域の移
動量３に設定し、スタートアドレスデータとして１２を
設定する。
り、図７（ａ）の例を用い説明する。第１走査方向の増
分データ設定器８１−１の設定値を１とし、第２走査方
向の増分データ設定器８１−２の設定値を１ラインのデ
ータ数１１とし、第３走査方向の増分データ設定器８１
−３の設定値を３×３画素のアクセス対象矩形領域の移
動量３に設定し、スタートアドレスデータとして１２を
設定する。
【００４６】第０サイクルで、スタートアドレスデータ
の値１２を第１から第３の累算レジスタ８６−１〜８６
−３に書き込む。第１サイクルと第２サイクルの各サイ
クルで、第１の累算レジスタ８６−１の値１２に順次第
１走査方向の増分データ（この例では１）を加算して第
１の累算レジスタ８６−１に書き込み、アドレス１３，
１４を生成する。
の値１２を第１から第３の累算レジスタ８６−１〜８６
−３に書き込む。第１サイクルと第２サイクルの各サイ
クルで、第１の累算レジスタ８６−１の値１２に順次第
１走査方向の増分データ（この例では１）を加算して第
１の累算レジスタ８６−１に書き込み、アドレス１３，
１４を生成する。
【００４７】第３サイクルで、第２の累算レジスタ８６
−２の値１２に第２走査方向の増分データ（この例では
１１) を加算して第１の累算レジスタ８６−１と第２の
累算レジスタ８６−２に書き込み、アドレス２２を生成
する。第４サイクルと第５サイクルの各サイクルで、第
１の累算レジスタ８６−１の値２３に順次第１走査方向
の増分データとして１を加算して第１の累算レジスタ８
６−１に書き込み、アドレス２４，２５を生成する。
−２の値１２に第２走査方向の増分データ（この例では
１１) を加算して第１の累算レジスタ８６−１と第２の
累算レジスタ８６−２に書き込み、アドレス２２を生成
する。第４サイクルと第５サイクルの各サイクルで、第
１の累算レジスタ８６−１の値２３に順次第１走査方向
の増分データとして１を加算して第１の累算レジスタ８
６−１に書き込み、アドレス２４，２５を生成する。
【００４８】第６サイクルで、第２の累算レジスタ８６
−２の値２３に第２走査方向の増分データとして１１を
加算して第１の累算レジスタ８６−１と第２の累算レジ
スタ８６−２に書き込み、アドレス３４を生成する。第
７サイクルと第８サイクルの各サイクルで、第１の累算
レジスタ８６−１の値３４に順次第１走査方向の増分デ
ータとして１を加算して第１の累算レジスタ８６−１に
書き込み、アドレス３５，３６を生成する。
−２の値２３に第２走査方向の増分データとして１１を
加算して第１の累算レジスタ８６−１と第２の累算レジ
スタ８６−２に書き込み、アドレス３４を生成する。第
７サイクルと第８サイクルの各サイクルで、第１の累算
レジスタ８６−１の値３４に順次第１走査方向の増分デ
ータとして１を加算して第１の累算レジスタ８６−１に
書き込み、アドレス３５，３６を生成する。
【００４９】第９サイクルで、第３の累算レジスタ８６
−３の値１２に第３走査方向の増分データとして３を加
算して第１から第３の累算レジスタ８６−１〜８６−３
に書き込み、アドレス１５を生成する。同様にして、第
１０サイクル，第１１サイクル，第１３サイクル，第１
４サイクル，第１６サイクル，第１７サイクル，第１９
サイクル，第２０サイクル，第２２サイクル，第２３サ
イクル，第２５サイクル，第２６サイクルの各サイクル
で、第１の累算レジスタ８６−１の値に順次第１走査方
向の増分データとして１を加算して第１の累算レジスタ
８６−１に書き込み、第１２サイクル，第１５サイク
ル，第２１サイクル，第２４サイクルで、第２の累算レ
ジスタ８６−２の値に第２走査方向の増分データとして
１１を加算して第１の累算レジスタ８６−１と第２の累
算レジスタ８６−２に書き込み、第１８サイクルで、第
３の累算レジスタの８６−３の値に第３走査方向の増分
データとして３を加算して第１から第３の累算レジスタ
８６−１〜８６−３に書き込み、アドレス１６，１７，
２６，２７，２８，３７，３８，３９，１８，１９，２
０，２９，３０，３１，４０，４１，４２を順に生成
し、全体の画像データ７１中のアクセス対象矩形領域７
２−１，７２−２，７２−３のアクセスを実現する。
−３の値１２に第３走査方向の増分データとして３を加
算して第１から第３の累算レジスタ８６−１〜８６−３
に書き込み、アドレス１５を生成する。同様にして、第
１０サイクル，第１１サイクル，第１３サイクル，第１
４サイクル，第１６サイクル，第１７サイクル，第１９
サイクル，第２０サイクル，第２２サイクル，第２３サ
イクル，第２５サイクル，第２６サイクルの各サイクル
で、第１の累算レジスタ８６−１の値に順次第１走査方
向の増分データとして１を加算して第１の累算レジスタ
８６−１に書き込み、第１２サイクル，第１５サイク
ル，第２１サイクル，第２４サイクルで、第２の累算レ
ジスタ８６−２の値に第２走査方向の増分データとして
１１を加算して第１の累算レジスタ８６−１と第２の累
算レジスタ８６−２に書き込み、第１８サイクルで、第
３の累算レジスタの８６−３の値に第３走査方向の増分
データとして３を加算して第１から第３の累算レジスタ
８６−１〜８６−３に書き込み、アドレス１６，１７，
２６，２７，２８，３７，３８，３９，１８，１９，２
０，２９，３０，３１，４０，４１，４２を順に生成
し、全体の画像データ７１中のアクセス対象矩形領域７
２−１，７２−２，７２−３のアクセスを実現する。
【００５０】図７（ｂ）に矩形領域に重なりがあり、矩
形領域のずれが斜めになっている場合の例を示す。図７
（ｂ）において、７３は１１×５画素の矩形領域からな
る全体の画像データ、７４−１は３×３画素の第１のア
クセス対象矩形領域、７４−２は３×３画素の第２のア
クセス対象矩形領域、７４−３は３×３画素の第３のア
クセス対象矩形領域である。０から５４が実際のメモリ
のアドレスであり、（０）から（２６) がアクセスする
順番を表す。つまり、第１のアクセス対象矩形領域７２
−１に対して（０）から（８）、第２のアクセス対象矩
形領域７２−２に対して（９）から（１７）、第３のア
クセス対象矩形領域７２−３に対して（１８) から（２
６) というように３×３画素を単位として順にアクセス
する。
形領域のずれが斜めになっている場合の例を示す。図７
（ｂ）において、７３は１１×５画素の矩形領域からな
る全体の画像データ、７４−１は３×３画素の第１のア
クセス対象矩形領域、７４−２は３×３画素の第２のア
クセス対象矩形領域、７４−３は３×３画素の第３のア
クセス対象矩形領域である。０から５４が実際のメモリ
のアドレスであり、（０）から（２６) がアクセスする
順番を表す。つまり、第１のアクセス対象矩形領域７２
−１に対して（０）から（８）、第２のアクセス対象矩
形領域７２−２に対して（９）から（１７）、第３のア
クセス対象矩形領域７２−３に対して（１８) から（２
６) というように３×３画素を単位として順にアクセス
する。
【００５１】この場合も、図７（ａ）と同様に３個の走
査方向があり、３×３×３の領域（７４−１〜７４−
３）をアクセスとすると考えられ、図８に示すような３
次元アドレス発生器により実現できる。第１走査方向の
増分データ設定器８１−１の設定値を１とし、第２走査
方向の増分データ設定器８１−２の設定値を１ラインの
データ数１１とし、第３走査方向の増分データ設定器８
１−３の設定値を３×３画素のアクセス対象矩形領域の
移動量１３に設定し、スタートアドレスデータとして２
を設定し、図７（ａ）と同様の動作により全体の画像デ
ータ７３中のアクセス対象領域７４−１，７４−２，７
４−３のアクセスを実現する。
査方向があり、３×３×３の領域（７４−１〜７４−
３）をアクセスとすると考えられ、図８に示すような３
次元アドレス発生器により実現できる。第１走査方向の
増分データ設定器８１−１の設定値を１とし、第２走査
方向の増分データ設定器８１−２の設定値を１ラインの
データ数１１とし、第３走査方向の増分データ設定器８
１−３の設定値を３×３画素のアクセス対象矩形領域の
移動量１３に設定し、スタートアドレスデータとして２
を設定し、図７（ａ）と同様の動作により全体の画像デ
ータ７３中のアクセス対象領域７４−１，７４−２，７
４−３のアクセスを実現する。
【００５２】さらに、第２の実施例の方法を用いれば、
実際の３次元画像の平行体内部のアクセスや、それ以上
の次元の平行体内部のアクセスも同様にして実現でき
る。図３にこの発明の多次元アドレス発生器の制御方式
の一実施例（請求項２に対応する）のブロック図を示
す。図３において、３１はインストラクションメモリ、
３２はデコーダ、３３は図２に示した２次元アドレス発
生器、３４は制御記号である。
実際の３次元画像の平行体内部のアクセスや、それ以上
の次元の平行体内部のアクセスも同様にして実現でき
る。図３にこの発明の多次元アドレス発生器の制御方式
の一実施例（請求項２に対応する）のブロック図を示
す。図３において、３１はインストラクションメモリ、
３２はデコーダ、３３は図２に示した２次元アドレス発
生器、３４は制御記号である。
【００５３】この実施例では、多次元アドレス発生器は
２次元アドレス発生器とし、インストラクションメモリ
３１から読み出されたインストラクションがデコーダ３
２によりデコードされた結果、第１のモードが検出され
た場合には、２次元アドレス発生器３３に対しサイクル
を１サイクル進める制御を行い、第２のモードが検出さ
れた場合には、２次元アドレス発生器３３に対しサイク
ルを進めない制御を行う。
２次元アドレス発生器とし、インストラクションメモリ
３１から読み出されたインストラクションがデコーダ３
２によりデコードされた結果、第１のモードが検出され
た場合には、２次元アドレス発生器３３に対しサイクル
を１サイクル進める制御を行い、第２のモードが検出さ
れた場合には、２次元アドレス発生器３３に対しサイク
ルを進めない制御を行う。
【００５４】ここでは、 （１）２次元アドレス発生器の出力をアドレスとするメ
モリリード（第２のモード）、 （２）（１）で読み出したデータの演算、 （３）２次元アドレス発生器の出力をアドレスとし、
（２）で演算した結果を書き込むメモリライト（第１の
モード） からなる３個のインストラクションを繰り返す場合を考
える。
モリリード（第２のモード）、 （２）（１）で読み出したデータの演算、 （３）２次元アドレス発生器の出力をアドレスとし、
（２）で演算した結果を書き込むメモリライト（第１の
モード） からなる３個のインストラクションを繰り返す場合を考
える。
【００５５】このような動作によるデータの流れを図９
に示す。デコーダ３２で第１のモードが検出された第ｎ
＋２サイクル，第ｎ＋５サイクル，第ｎ＋８サイクルで
は、２次元アドレス発生器３３のサイクルを１サイクル
進める制御を行い、第２のモードが検出された第ｎサイ
クル，第ｎ＋３サイクル，第ｎ＋６サイクルは、２次元
アドレス発生器３３のサイクルを進めない制御を行う。
すなわち、第ｎサイクルと第ｎ＋２サイクル，第ｎ＋３
サイクルと第ｎ＋５サイクル，第ｎ＋６サイクルと第ｎ
＋８サイクルでは２次元アドレス発生器３３により生成
された同一のアドレスのデータを用いることができる。
また、第ｎ＋１サイクル，第ｎ＋４サイクル，第ｎ＋７
サイクルでは、２次元アドレス発生器３３を用いないイ
ンストラクションであるので、２次元アドレス発生器３
３のサイクルは進めず、２次元アドレス発生器３３の出
力はない。したがって、元の矩形データに対して、演算
を施して、元の矩形データがあったアドレスに格納する
ことができる。なお、この演算としては、２値化処理，
階調変換等が含まれ、幾つかのインストラクションの組
み合わせによる処理でもよい。
に示す。デコーダ３２で第１のモードが検出された第ｎ
＋２サイクル，第ｎ＋５サイクル，第ｎ＋８サイクルで
は、２次元アドレス発生器３３のサイクルを１サイクル
進める制御を行い、第２のモードが検出された第ｎサイ
クル，第ｎ＋３サイクル，第ｎ＋６サイクルは、２次元
アドレス発生器３３のサイクルを進めない制御を行う。
すなわち、第ｎサイクルと第ｎ＋２サイクル，第ｎ＋３
サイクルと第ｎ＋５サイクル，第ｎ＋６サイクルと第ｎ
＋８サイクルでは２次元アドレス発生器３３により生成
された同一のアドレスのデータを用いることができる。
また、第ｎ＋１サイクル，第ｎ＋４サイクル，第ｎ＋７
サイクルでは、２次元アドレス発生器３３を用いないイ
ンストラクションであるので、２次元アドレス発生器３
３のサイクルは進めず、２次元アドレス発生器３３の出
力はない。したがって、元の矩形データに対して、演算
を施して、元の矩形データがあったアドレスに格納する
ことができる。なお、この演算としては、２値化処理，
階調変換等が含まれ、幾つかのインストラクションの組
み合わせによる処理でもよい。
【００５６】
【発明の効果】請求項１記載の多次元アドレス発生器に
よれば、Ｎ個の累算レジスタが、各走査方向に対してつ
ぎに同じ走査方向になるまで、前にその走査方向に対し
て行ったアドレス計算の結果を保持しているので、走査
方向が変わる毎に累算レジスタにスタートアドレスデー
タを計算して設定する必要がなく、設定値の計算が容易
となり、そのため無駄なサイクルを生じることなく連続
的に（よどみなく滑らかに）アドレスを発生してＱ1 ×
Ｑ2 ×…×ＱN の中のＰ1 ×Ｐ2 ×…×ＰN の多次元デ
ータをアクセスすることが可能となり、この結果、アド
レスの発生に要するサイクル数を少なくすることができ
る。また、第１から第Ｎまでの走査方向の増分データの
交換を行うだけで、同一のアクセス対象矩形領域に対し
てアクセスする方向を容易に変えることができる。
よれば、Ｎ個の累算レジスタが、各走査方向に対してつ
ぎに同じ走査方向になるまで、前にその走査方向に対し
て行ったアドレス計算の結果を保持しているので、走査
方向が変わる毎に累算レジスタにスタートアドレスデー
タを計算して設定する必要がなく、設定値の計算が容易
となり、そのため無駄なサイクルを生じることなく連続
的に（よどみなく滑らかに）アドレスを発生してＱ1 ×
Ｑ2 ×…×ＱN の中のＰ1 ×Ｐ2 ×…×ＰN の多次元デ
ータをアクセスすることが可能となり、この結果、アド
レスの発生に要するサイクル数を少なくすることができ
る。また、第１から第Ｎまでの走査方向の増分データの
交換を行うだけで、同一のアクセス対象矩形領域に対し
てアクセスする方向を容易に変えることができる。
【００５７】請求項２記載の多次元アドレス発生器の制
御方式によれば、インストラクションのモードに応じて
多次元アドレスの進行を制御するので、特定のアドレス
に対して読み出し→演算→書き込みを行う等の特定のア
ドレスへの複数回のアクセスを連続して行うことが可能
である。請求項３記載の２次元アドレス発生器によれ
ば、第２の累算レジスタがスタートアドレスデータに対
して第２走査走行の増分データを累算してつぎの行また
は列の初めまで保持するので、１列または１行毎に累算
レジスタにスタートアドレスデータを計算して設定する
ことなく、設定値の計算が容易となり、そのため無駄な
サイクルを生じることなく連続的に（よどみなく滑らか
に）アドレスを発生してＱ1 ×Ｑ2 の平行四辺形領域の
中の任意のＰ1 ×Ｐ2 の平行四辺形領域の２次元データ
をアクセスすることが可能となり、この結果、アドレス
の発生に要するサイクル数を少なくすることができる。
また、第１および第２の走査方向の増分データの交換を
行うだけで、同一のアクセス対象矩形領域に対してアク
セスする方向を容易に変えることができる。
御方式によれば、インストラクションのモードに応じて
多次元アドレスの進行を制御するので、特定のアドレス
に対して読み出し→演算→書き込みを行う等の特定のア
ドレスへの複数回のアクセスを連続して行うことが可能
である。請求項３記載の２次元アドレス発生器によれ
ば、第２の累算レジスタがスタートアドレスデータに対
して第２走査走行の増分データを累算してつぎの行また
は列の初めまで保持するので、１列または１行毎に累算
レジスタにスタートアドレスデータを計算して設定する
ことなく、設定値の計算が容易となり、そのため無駄な
サイクルを生じることなく連続的に（よどみなく滑らか
に）アドレスを発生してＱ1 ×Ｑ2 の平行四辺形領域の
中の任意のＰ1 ×Ｐ2 の平行四辺形領域の２次元データ
をアクセスすることが可能となり、この結果、アドレス
の発生に要するサイクル数を少なくすることができる。
また、第１および第２の走査方向の増分データの交換を
行うだけで、同一のアクセス対象矩形領域に対してアク
セスする方向を容易に変えることができる。
【００５８】請求項４記載の３次元アドレス発生器の効
果も、２次元アドレス発生器と同様である。
果も、２次元アドレス発生器と同様である。
【図１】この発明の多次元アドレス発生器の一実施例の
構成図である。
構成図である。
【図２】この発明の２次元アドレス発生器の一実施例の
構成図である。
構成図である。
【図３】この発明のアドレス発生器の制御方式の一実施
例の構成図である。
例の構成図である。
【図４】画像データの実際のマッピング図である。
【図５】図２の一実施例におけるタイミイグチャートで
ある。
ある。
【図６】図２の一実施例における実際の画像データのア
クセスの説明図である。
クセスの説明図である。
【図７】図８の一実施例における実際の画像データのア
クセスの説明図である。
クセスの説明図である。
【図８】この発明の３次元アドレス発生器の一実施例の
構成図である。
構成図である。
【図９】図３の実施例におけるタイミイグチャートであ
る。
る。
【図１０】従来のアドレス発生器の構成図である。
【図１１】２次元アドレス発生器の制御回路の一例の構
成図である。
成図である。
【図１２】図１１の制御回路のタイミングチャートであ
る。
る。
１１ 増分データ設定器 １２ 第１のマルチプレクサ １３ 加算器 １６ 累算レジスタ １５ 第２のマルチプレクサ １４ スタートアドレスデータ設定器 １８ 制御回路 １７ 第３のマルチプレクサ ３１ インストラクションメモリ ３２ デコーダ ３３ ２次元アドレス発生器
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/00 - 12/06
Claims (4)
- 【請求項１】 １次元配列状態で順にアドレスが付され
たＱ1 ×Ｑ2 ×…×ＱN の平行体領域（Ｑ1 ，Ｑ2 ，
…，ＱN は自然数）の中の任意のＰ1 ×Ｐ2 ×…×ＰN
の平行体領域（Ｐ1 ，Ｐ2 ，…，ＰN は自然数で、Ｐ1
≦Ｑ1 ，Ｐ2 ≦Ｑ2 ，…，ＰN ≦ＱN ）のＮ次元アドレ
ス発生器であって、 第１から第３までのマルチプレクサと加算器と第１から
第Ｎまでの累算レジスタとを備え、 前記第１のマルチプレクサにより第１から第Ｎまでの走
査方向の増分データの中から１個を選択し、前記第２の
マルチプレクサにより前記第１から第Ｎまでの累算レジ
スタのデータを選択し、前記第３のマルチプレクサによ
りスタートアドレスデータと前記加算器の出力を選択
し、 前記加算器により前記第１のマルチプレクサにより選択
されたデータと前記第２のマルチプレクサにより選択さ
れたデータとの加算を行い、前記第３のマルチプレクサ
により選択されたデータを前記第１から第Ｎまでの累算
レジスタの入力とする構成とし、 第０サイクルで前記第１から第Ｎまでの累算レジスタに
スタートアドレスデータを書き込む制御を行い、 第１サイクルから第Ｐ1 −１サイクルまで、第Ｐ1 ＋１
サイクルから第２Ｐ1−１サイクルまで、…、第（ＰN
ＰN-1 …Ｐ2 −１）Ｐ1 ＋１サイクルから第（ＰN Ｐ
N-1 …Ｐ2 ）Ｐ1 −１サイクルまでの１サイクル毎に、
前サイクルで前記第１の累算レジスタに書き込まれたデ
ータと第１走査方向の増分データとを加算してこの結果
を前記第１の累算レジスタに書き込む制御を行い、 第Ｐn-1 Ｐn-2 …Ｐ1 サイクルから第（Ｐn −１）Ｐ
n-1 Ｐn-2 …Ｐ1 サイクルまでのＰn-1 Ｐn-2 …Ｐ1 サ
イクル毎、第（Ｐn ＋１）Ｐn-1 Ｐn-2 …Ｐ1 サイクル
から第（２Ｐn −１）Ｐn-1 Ｐn-2 …Ｐ1 サイクルまで
のＰn-1 Ｐn-2 …Ｐ1 サイクル毎、…、第（（ＰN Ｐ
N-1 …Ｐn+1 −１）Ｐn ＋１）Ｐn-1 Ｐn-2…Ｐ1 サイ
クルから第（（ＰN ＰN-1 …Ｐn+1 ）Ｐn −１）Ｐn-1
Ｐn-2 …Ｐ1サイクルまでのＰn-1 Ｐn-2 …Ｐ1 サイク
ル毎に、前回前記第ｎの累算レジスタに書き込みが行わ
れたサイクルで前記第ｎの累算レジスタに書き込まれた
データと第ｎ走査方向の増分データとを加算してこの結
果を前記第１から第ｎまでの累算レジスタに書き込む制
御をｎ＝２，３，…，Ｎについて行い、 第０から第ＰN ＰN-1 …Ｐ1 −１サイクルの結果得られ
た第１の累算レジスタの値をアドレスとして出力する多
次元アドレス発生器。 - 【請求項２】 請求項１記載の多次元アドレス発生器の
制御方式であって、インストラクションの第１のモード
が検出された場合には前記多次元アドレス発生器の出力
を用いた後に前記多次元アドレス発生器のサイクルを１
サイクル進め、インストラクションの第２のモードが検
出された場合には前記多次元アドレス発生器の出力を用
いた後にサイクルを進めない制御を前記多次元アドレス
発生器に対して施すことを特徴とする多次元アドレス発
生器の制御方式。 - 【請求項３】 １次元配列状態で順にアドレスが付され
たＱ1 ×Ｑ2 の平行四辺形領域（Ｑ1 ，Ｑ2 は自然数）
の中の任意のＰ1 ×Ｐ2 の平行四辺形領域（Ｐ1 ，Ｐ2
は自然数で、Ｐ1 ≦Ｑ1 ，Ｐ2 ≦Ｑ2 ）の２次元アドレ
スを発生する２次元アドレス発生器であって、 第１から第３までのマルチプレクサと加算器と第１と第
２の累算レジスタとを備え、 前記第１のマルチプレクサにより第１の走査方向と第２
の走査方向の増分データの中から１個を選択し、前記第
２のマルチプレクサにより前記第１の累算レジスタと第
２の累算レジスタのデータを選択し、前記第３のマルチ
プレクサによりスタートアドレスデータと前記加算器の
出力を選択し、 前記加算器により前記第１のマルチプレクサにより選択
されたデータと前記第２のマルチプレクサにより選択さ
れたデータとの加算を行い、前記第３のマルチプレクサ
により選択されたデータを前記第１および第２の累算レ
ジスタの入力とする構成とし、 第０サイクルで前記第１の累算レジスタと第２の累算レ
ジスタとにスタートアドレスデータを書き込む制御を行
い、 第１サイクルから第Ｐ1 −１サイクルまで、第Ｐ1 ＋１
サイクルから第２Ｐ1−１サイクルまで、…、第（Ｐ2
−１）Ｐ1 ＋１サイクルから第Ｐ2 Ｐ1 −１サイクルま
での１サイクル毎に、前サイクルで前記第１の累算レジ
スタに書き込ま れたデータと第１走査方向の増分データ
とを加算してこの結果を前記第１の累算レジスタに書き
込む制御を行い、 第Ｐ1 サイクルから第（Ｐ2 −１）Ｐ1 サイクルまでの
Ｐ1 サイクル毎に、前回前記第２の累算レジスタに書き
込みが行われたサイクルで前記第２の累算レジスタに書
き込まれたデータと第２走査方向の増分データとを加算
してこの結果を前記第１の累算レジスタと前記第２の累
算レジスタとの両方に書き込む制御を行い、 第０サイクルから第Ｐ2 Ｐ1 −１サイクルまでの各サイ
クルの結果得られた第１の累算レジスタの値をアドレス
として出力する２次元アドレス発生器。 - 【請求項４】 １次元配列状態で順にアドレスが付され
たＱ1 ×Ｑ2 ×Ｑ3の平行体領域（Ｑ1 ，Ｑ2 ，Ｑ3 は
自然数）の中の任意のＰ1 ×Ｐ2 ×Ｐ3 の平行体領域
（Ｐ1 ，Ｐ2 ，Ｐ3 は自然数で、Ｐ1 ≦Ｑ1 ，Ｐ2 ≦Ｑ
2 ，Ｐ3 ≦Ｑ3）の３次元アドレス発生器であって、 第１から第３までのマルチプレクサと加算器と第１から
第３までの累算レジスタとを備え、 前記第１のマルチプレクサにより第１から第３までの走
査方向の増分データの中から１個を選択し、前記第２の
マルチプレクサにより前記第１から第３までの累算レジ
スタのデータを選択し、前記第３のマルチプレクサによ
りスタートアドレスデータと前記加算器の出力を選択
し、 前記加算器により前記第１のマルチプレクサにより選択
されたデータと前記第２のマルチプレクサにより選択さ
れたデータとの加算を行い、前記第３のマルチプレクサ
により選択されたデータを前記第１から第３までの累算
レジスタの入力とする構成とし、 第０サイクルで前記第１から第３までの累算レジスタに
スタートアドレスデータを書き込む制御を行い、 第１サイクルから第Ｐ1 −１サイクルまで、第Ｐ1 ＋１
サイクルから第２Ｐ1−１サイクルまで、…、第（Ｐ3
Ｐ2 −１）Ｐ1 ＋１サイクルから第（Ｐ3 Ｐ2）Ｐ1 −
１サイクルまでの１サイクル毎に、前サイクルで前記第
１の累算レジスタに書き込まれたデータと第１走査方向
の増分データとを加算してこの結果を前記第１の累算レ
ジスタに書き込む制御を行い、 第Ｐ1 サイクルから第（Ｐ2 −１）Ｐ1 サイクルまで、
第（Ｐ2 ＋１）Ｐ1 サイクルから第（２Ｐ2 −１）Ｐ1
サイクルまで、…、第（（Ｐ3 −１）Ｐ2 ＋１）Ｐ1 サ
イクルから第（Ｐ3 Ｐ2 −１）Ｐ1 サイクルまでのＰ1
サイクル毎に、前回前記第２の累算レジスタに書き込み
が行われたサイクルで前記第２の累算レジスタに書き込
まれたデータと第２走査方向の増分データとを加算して
この結果を前記第１から第２までの累算レジスタに書き
込む制御を行い、 第Ｐ2 Ｐ1 サイクルから第（Ｐ3 −１）Ｐ2 Ｐ1 サイク
ルまでのＰ2 Ｐ1 サイクル毎に、前回前記第３の累算レ
ジスタに書き込みが行われたサイクルで前記第３の累算
レジスタに書き込まれたデータと第３走査方向の増分デ
ータとを加算してこの結果を前記第１から第３までの累
算レジスタに書き込む制御を行い、 第０から第Ｐ3 Ｐ2 Ｐ1 −１サイクルの結果得られた第
１の累算レジスタの値をアドレスとして出力する３次元
アドレス発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021938A JP2854420B2 (ja) | 1990-02-21 | 1991-02-15 | 多次元アドレス発生器およびその制御方式 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-41424 | 1990-02-21 | ||
| JP4142490 | 1990-02-21 | ||
| JP3021938A JP2854420B2 (ja) | 1990-02-21 | 1991-02-15 | 多次元アドレス発生器およびその制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04218847A JPH04218847A (ja) | 1992-08-10 |
| JP2854420B2 true JP2854420B2 (ja) | 1999-02-03 |
Family
ID=26359093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021938A Expired - Fee Related JP2854420B2 (ja) | 1990-02-21 | 1991-02-15 | 多次元アドレス発生器およびその制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2854420B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6662288B1 (en) | 1998-11-27 | 2003-12-09 | Matsushita Electric Industrial Co., Ltd. | Address generating apparatus and motion vector detector |
Families Citing this family (5)
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| US7830393B2 (en) | 2004-10-13 | 2010-11-09 | Panasonic Corporation | Device, method, and integrated circuit for rectangular image drawing |
| KR100868451B1 (ko) * | 2007-02-22 | 2008-11-11 | 삼성전자주식회사 | 3-ｄ 주소 매핑을 이용한 메모리 접근 방법 |
| JP4893822B2 (ja) * | 2007-03-20 | 2012-03-07 | 富士通株式会社 | 半導体集積回路および半導体メモリのアクセス制御方法 |
| US10534607B2 (en) * | 2017-05-23 | 2020-01-14 | Google Llc | Accessing data in multi-dimensional tensors using adders |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115562A (ja) * | 1985-11-14 | 1987-05-27 | Sharp Corp | Ｄｍａコントロ−ラ |
| JPS62208492A (ja) * | 1986-03-06 | 1987-09-12 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
-
1991
- 1991-02-15 JP JP3021938A patent/JP2854420B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6662288B1 (en) | 1998-11-27 | 2003-12-09 | Matsushita Electric Industrial Co., Ltd. | Address generating apparatus and motion vector detector |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04218847A (ja) | 1992-08-10 |
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