JP4893822B2 - 半導体集積回路および半導体メモリのアクセス制御方法 - Google Patents

Description

本発明は、データを二次元アクセス情報に対応する二次元データとして記憶する半導体メモリをアクセスするための半導体集積回路に関する。

一般に、画像データを処理するデジタルカメラ等のシステムは、データをマトリックス状の二次元データとして扱うことが多い。この種のシステムでは、アクセスするデータの位置を示すアクセス情報も二次元で表現されることが多い。一方、画像データ等を記憶するＳＤＲＡＭ等の半導体メモリでは、例えば、順次増加するアドレスに対応してデータ領域が割り当てられている。すなわち、半導体メモリに記憶されたデータをアクセスするためのアクセス情報（アドレス）は、一次元で表現される。

システムで扱う二次元アクセス情報を用いて半導体メモリをアクセスするために、二次元アクセス情報を一次元アクセス情報に変換するメモリ制御装置（半導体集積回路）が提案されている（例えば、特許文献１、２参照）。
特開２００１−２４３１１２号公報 特開昭６３−２３４３６１号公報

近時、画像データを処理するシステムの機能が高くなってきており、二次元アクセス情報と一次元アクセス情報の両方を扱うシステムも提案されている。一方、半導体メモリの記憶容量が増加してきており、二次元アクセス情報で読み書きされるデータと、一次元アクセス情報で読み書きされるデータとが、１つの半導体メモリに記憶可能になってきている。

このような場合に、半導体メモリのアクセスを制御するためにシステム内に設けられるメモリ制御装置は、一次元アクセス情報と二次元アクセス情報を用いて半導体メモリをアクセスする必要がある。さらに、二次元アクセス情報によりアクセスされるデータ領域を一次元アクセス情報を用いてアクセス可能にし、あるいは、一次元アクセス情報によりアクセスされるデータ領域を二次元アクセス情報を用いてアクセス可能にするためには、半導体メモリに読み書きされるデータを相互にアクセスするための変換処理部を新たに開発する必要がある。この場合、新たに開発した変換処理部のインタフェースに合わせて、既存のデータ処理部（ＩＰコア）のインタフェース部も変更する必要がある。ＩＰコアを少しでも変更した場合、設計データの検証作業が再度必要になる。この結果、新たなメモリ制御装置の開発期間だけでなく、既にあるＩＰコアの設計変更および検証作業が必要になり、システムの開発期間が長くなり、開発コストが増加する。

本発明の目的は、既存の設計資産を有効に利用し、システムの開発期間を短縮し、システムの開発コストを削減することである。

領域検出部は、少なくとも１つの一次元アクセス処理部から出力される一次元アクセス情報で示されるアクセス開始アドレスが、二次元アクセス情報に対応する複数のメイン矩形領域の何れに含まれるかを検出する。アドレス変換部は、領域検出部により検出されたメイン矩形領域を複数のサブ矩形領域に分割し、一次元アクセス情報で示されるアクセス開始アドレスがサブ矩形領域のいずれに含まれるかを検出する。さらに、アドレス変換部は、検出されたメイン矩形領域の開始アドレスを基準とするときの、アクセス開始アドレスを含むサブ矩形領域の相対位置に基づいて一次元アクセス情報を第１二次元アクセス情報に変換する。メモリコントローラは、アドレス変換部により変換された第１二次元アクセス情報と、二次元アクセス処理部から出力される第２二次元アクセス情報とを受け、受けた第１および第２二次元アクセス情報を、半導体メモリにアクセスするためのアクセスアドレスに変換する。

一次元アクセス情報を第１二次元アクセス情報に変換することで、二次元アクセス情報を受けて半導体メモリをアクセスするメモリコントローラを変更することなくそのまま使用できる。また、一次元アクセス処理部および二次元アクセス処理部も変更する必要がない。したがって、一次元アクセス処理部と二次元アクセス処理部が同じ半導体メモリをアクセスする場合に、既存の設計資産を有効に利用できる。この結果、システムの開発期間を短縮でき、システムの開発コストを削減できる。

本発明の第１の実施形態を示すブロック図である。 第１の実施形態の矩形領域の割り当て例を示す説明図である。 図１に示した領域検出部の詳細を示すブロック図である。 図１に示したアドレス変換部の詳細を示すブロック図である。 図３に示したアドレス変換部の動作を示すフロー図である。 図３に示したアドレス変換部の動作の一例を示す説明図である。 本発明前に発明者が検討したメモリコントローラを有する半導体集積回路の概要を示すブロック図である。 本発明の第２の実施形態のアドレス変換部を示すブロック図である。

以下、本発明の実施形態を図面を用いて説明する。

図１は、本発明の第１の実施形態を示している。この実施形態のシステムＳＹＳは、例えば、デジタルカメラ等の携帯機器として実現される。システムＳＹＳは、半導体集積回路ＳＥＭおよびＳＤＲＡＭを有している。特に図示していないが、システムＳＹＳは、画像を撮影する撮像素子、画像を表示するモニタおよび操作スイッチ等を有している。半導体集積回路ＳＥＭは、複数のＩＰ１０、ＩＰ１１、ＩＰ１２、ＩＰ２０、ＩＰ２１、ＩＰ２２（ＩＰコア）、アクセス制御部ＡＣＮＴおよびメモリコントローラＭＣＮＴを有している。なお、図１では、発明に必須の構成のみ記載している。このため、後述するアクセス情報の伝達経路のみを示し、データの伝達経路等の記述は省略している。

ＩＰ１０−１２は、一次元のアクセス情報を用いてＳＤＲＡＭをアクセスする一次元アクセス処理部として動作する。ＩＰ２０−２２は、二次元のアクセス情報を用いてＳＤＲＡＭをアクセスする二次元アクセス処理部として動作する。一次元アクセス情報および二次元アクセス情報については、図２で説明する。この例では、ＩＰ１０−１２は、ＪＰＥＧデータ等の静止画像データあるいは画像データに重ねる額縁画像データ等を処理するデータ処理部である。具体的には、ＩＰ１０−１２は、画像のトリミング、画像の拡大や縮小、画像の色の変換処理、二次元のＦＩＲフィルタ、画像のノイズ除去あるいは画像のディスプレイへの表示等の処理を行う機能を有する。これら処理が、二次元のアクセス情報を用いて実施される場合、一次元アクセス処理部は、処理に用いる二次元のアクセス情報を一次元のアクセス情報に変換する機能を有する。ＩＰ２０−２２は、ＭＰＥＧデータ等の動画像データ等を処理するデータ処理部である。ＩＰ１０−１２、ＩＰ２０−２２は、別のシステムの開発時に設計したものを利用可能である。

アクセス制御部ＡＣＮＴは、アービタＡＲＢ１、領域検出部ＡＤＥＴ、アドレス変換部ＡＣＮＶ、領域情報テーブルＡＩＴＢＬ、分割ラインテーブルＤＬＴＢＬおよびアービタＡＲＢ２を有している。アービタＡＲＢ１は、ＩＰ１０−１２からのアクセス要求（一次元アクセス情報）が競合するときに、アクセス要求の優先順を判定し、判定した順にアクセス要求を領域検出部ＡＤＥＴに出力する。ＩＰ１０−１２およびアービタＡＲＢ１は、一次元アクセス情報として、アクセス開始アドレスＡＡＤおよびアクセスデータサイズＬ１を出力する。

領域検出部ＡＤＥＴは、領域情報テーブルＡＩＴＢＬに記憶されているメイン矩形領域ＲＡ、開始アドレスＳＡ、幅Ｗおよび高さＨの情報に基づいて、アービタＡＲＢ１から供給された一次元アクセス情報（ＡＤＤ、Ｌ１）を含む矩形領域の情報ＲＡ、ＳＡ、Ｗ、Ｈであるアドレス領域情報ＡＩＩを出力する。

アドレス変換部ＡＣＮＶは、アドレス領域情報ＡＩＩに含まれる高さＨを分割するための分割ライン数ＬＮを分割ラインテーブルＤＬＴＢＬから取り出し、一次元アクセス情報（ＡＡＤ、Ｌ１）を第１二次元アクセス情報（メイン矩形領域ＲＡ、アクセス開始座標Ｘ、Ｙ、アクセスする幅ｗ、高さｈ）に変換して出力する。アクセス開始座標Ｘ、Ｙは、アクセス開始アドレスＡＡＤに対応する座標であり、メイン矩形領域ＲＡの先頭アドレス（原点）からの相対座標である。幅ｗ、高さｈは、座標Ｘ、Ｙを原点としたときのアクセスする矩形領域の幅と高さである。

アービタＡＲＢ２は、アドレス変換部ＡＣＮＶおよびＩＰ２０からのアクセス要求（第１および第２二次元アクセス情報）が競合するときに、アクセス要求の優先順を判定し、判定した順にアクセス要求をメモリコントローラＭＣＮＴに出力する。アクセス制御部ＡＣＮＴ内にアービタＡＲＢ１、ＡＲＢ２を設けることにより、ＩＰ１０−１２から供給される複数のアクセス要求、あるいはＩＰ２０から供給されるアクセス要求を、メモリコントローラＭＣＮＴの１つの入力ポートに供給できる。このため、搭載されるＩＰの数が増えても、メモリコントローラＭＣＮＴを変更する必要はない。すなわち、既存の設計資産（ＩＰ１０−１２、ＩＰ２０−２２およびメモリコントローラＭＣＮＴ）を有効に利用して半導体集積回路ＳＥＭを設計できる。なお、後述するアービタＳＤＡＲＢを、ポート数を増やすために修正し、アービタＳＤＡＲＢにＩＰ２０を接続する場合、アドレス変換部ＡＣＮＶ内にアービタＡＲＢ２を形成する必要はない。アービタＡＲＢ２を設計するか、アービタＳＤＡＲＢを修正するかの判断は、設計・検証期間を考慮して決められる。また、領域情報テーブルＡＩＴＢＬおよび分割ラインテーブルＤＬＴＢＬは、レジスタ等の書き換え可能なハードウエアで構成してもよく、ワークデータとしてソフトウエアでアクセス可能に記憶してもよい。

メモリコントローラＭＣＮＴは、アービタＳＤＡＲＢ、アドレス変換部ＳＤＡＣＮＶおよびメモリコントローラＳＤＲＡＭＣを有している。メモリコントローラＭＣＮＴは、二次元アクセス情報を扱う３つのＩＰに接続可能であり、別のシステムの開発時に設計したものを利用可能である。アービタＳＤＡＲＢは、アクセス制御部ＡＣＮＴおよびＩＰ２１−２２からのアクセス要求（第１および第２二次元アクセス情報）が競合するときに、アクセス要求の優先順を判定し、判定した順にアクセス要求をアドレス変換部ＳＤＡＣＮＶに出力する。アドレス変換部ＳＤＡＣＮＶは、アービタＳＤＡＲＶからの二次元アクセス情報をＳＤＲＡＭのアクセスコマンドおよびアクセスアドレスに変換し、メモリコントローラＳＤＲＡＭＣに出力する。

メモリコントローラＳＤＲＡＭＣは、アクセス要求（アクセスコマンドおよびアクセスアドレス）を、ＳＤＲＡＭをアクセス動作させるためのコマンドおよびアドレスに変換して出力する。例えば、コマンドは、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥの論理の組み合わせにより表される。アドレスは、コマンドに同期して受けるバンクアドレス信号、ロウアドレス信号およびコラムアドレス信号により表される。例えば、バンクアドレス信号／ロウアドレス信号とコラムアドレス信号は、同じアドレスバス線を介して伝達される。なお、メモリコントローラＳＤＲＡＭＣは、アクセス要求が書き込みコマンドを示すときにＩＰコアからの書き込みデータをＳＤＲＡＭに出力し、アクセス要求が読み出しコマンドを示すときにＳＤＲＡＭから読み出しデータをＩＰコアに出力する。

ＳＤＡＲＭは、例えば、ＩＰ１０−１２、ＩＰ２０−２２にそれぞれ対応して割り当てられた領域Ａ１０−１２、Ａ２０−２２を有している。しかしながら、後述するように、領域Ａ１０−１２、Ａ２０−２２は、他のＩＰによって相互にアクセス可能である。

図２は、第１の実施形態の矩形領域ＲＡの割り当て例を示している。図に示したｎ個の矩形領域ＲＡ（ＲＡ０、ＲＡ１、ＲＡ２、．．．、ＲＡｎ−２、ＲＡｎ−１）は、例えば、ＩＰ２０−２２用に割り当てられている。このため、通常、これらの矩形領域ＲＡは、二次元アクセス情報によりアクセスされる。しかしながら、本発明では、アクセス制御部ＡＣＮＴにより、一次元アクセス情報を出力するＩＰ１０−１２からも自在にアクセス可能である。

各矩形領域ＲＡは、ＳＤＲＡＭのアドレスマップ（リニアアドレスＬＡＤ）上に割り当てられている。各矩形領域ＲＡは、開始アドレスＳＡと、矩形領域ＲＡの幅Ｗおよび高さＨにより定義される。開始アドレスＳＡは、リニアアドレスＬＡＤ上の物理アドレス（絶対アドレス）である。なお、終了アドレスＥＡは、リニアアドレスＬＡＤのマップとの対応のために示しており、矩形領域ＲＡを定義するパラメータではない。図の開始アドレスＳＡ、幅Ｗ、高さＨおよび終了アドレスＥＡの末尾の数字は、矩形領域ＲＡの番号に対応する。矩形領域ＲＡ、開始アドレスＳＡ、幅Ｗおよび高さＨなどのパラメータは、システムＳＹＳの製造時に、システムＳＹＳに搭載されるフラッシュメモリ等の不揮発メモリにテーブル（図３に示す領域情報テーブルＡＩＴＢＬ）として記憶される。あるいは、これらパラメータは、半導体集積回路ＳＥＭの設計時に決められ、その値は、ハードワイヤードロジック（組み合わせ回路）、ヒューズ等のＲＯＭ、または、強誘電体メモリセルを用いて構成される不揮発性のレジスタや不揮発性のラッチなどにプログラムされる。

例えば、矩形領域ＲＡ１内に網掛けで示したアクセス領域ＡＡ１は、ＩＰ２０によりアクセスされる領域を示している。ＩＰ２０は、二次元アクセス情報として、矩形領域Ｒ１、アクセス開始座標（Ｘ、Ｙ）、アクセスする領域の幅ｗおよびアクセスする領域の高さｈを出力する。アクセス開始座標（Ｘ、Ｙ）は、開始アドレスＳＡを原点とするときの相対座標である。なお、アクセス開始座標（Ｘ、Ｙ）の代わりに、開始アドレスＳＡに対する相対値であるアクセス開始アドレスＡＳＡ１を用いてもよい。

これに対して、例えば、ＩＰ１０は、矩形領域ＲＡ１の所定の領域をアクセスするために、アクセス開始アドレスＡＡＤとアクセスデータサイズＬ１を出力する。アクセス開始アドレスＡＡＤは、リニアアドレスＬＡＤ上の物理アドレス（絶対アドレス）である。このため、従来、ＩＰ１０は、一次元アクセス情報を専用に処理するアクセス制御部（アクセス処理部）を用いてＳＤＲＡＭをアクセスする必要があった。あるいは、一次元アクセス情報と二次元アクセス情報を相互に変換可能なアクセス制御部を新たに開発し、このアクセス制御部のインタフェースに合わせてＩＰ１０のインタフェースを変更する必要があった。

図３は、図１に示した領域検出部ＡＤＥＴの詳細を示している。領域検出部ＡＤＥＴは、矩形領域ＲＡ０−ＲＡｎ−１に対応する複数のコンパレータＣＯＭＰ０−ＣＯＭＰｎ−１、プライオリティエンコーダＰＥＮＣおよびテーブル参照部ＴＲＥＦを有している。領域検出部ＡＤＥＴが参照する領域情報テーブルＡＩＴＢＬは、上述したように、例えばシステムＳＹＳ内に搭載されるフラッシュメモリ等に格納されている。領域情報テーブルＡＩＴＢＬは、半導体集積回路ＳＥＭ内にハードウエア（上述したハードワイヤードロジック、ＲＯＭ、レジスタやラッチなど）として組み込まれてもよい。

コンパレータＣＯＭＰ０−ＣＯＭＰｎ−１は、アクセス開始アドレスＡＡＤ（一次元アクセス情報）を、領域情報テーブルＡＩＴＢＬから受ける矩形領域ＲＡ０−ＲＡｎ−１に対応する開始アドレスＳＡ０−ＳＡｎ−１を比較し、比較結果ＣＲＳＬＴ１を出力する。アクセス開始アドレスＡＡＤが各矩形領域ＲＡの開始アドレスＳＡ以上の場合、低レベルＬの比較結果ＣＲＳＬＴ１が出力される。アクセス開始アドレスＡＡＤが各矩形領域ＲＡの開始アドレスＳＡより小さい場合、高レベルＨの比較結果ＣＲＳＬＴ１が出力される。図の比較結果ＣＲＳＬＴ１に示したレベルＨ／Ｌは、図２に示したように、アクセス開始アドレスＡＡＤが、矩形領域ＲＡ１に含まれる例を示している。

プライオリティエンコーダＰＥＮＣは、比較結果ＣＲＳＬＴ１に基づいて、アクセス開始アドレスＡＡＤを含む矩形領域ＲＡを示す矩形領域情報ＲＡＩを出力する。具体的には、プライオリティエンコーダＰＥＮＣは、ＬレベルとＨレベルとを出力する隣接するコンパレータＣＯＭＰ（この場合、ＣＯＭＰ１−２）のうち、Ｌレベルを出力するコンパレータＣＯＭＰに対応する矩形領域ＲＡ（この場合、ＲＡ１）を示す矩形領域情報ＲＡＩを出力する。

テーブル参照部ＴＲＥＦは、矩形領域情報ＲＡＩが示す矩形領域ＲＡと、この矩形領域ＲＡに対応する開始アドレスＳＡ、幅Ｗおよび高さＨとを領域情報テーブルＡＩＴＢＬから読み出し、アクセス領域情報ＡＡＩとして出力する。このように、領域検出部ＡＤＥＴは、一次元アクセス情報を扱うＩＰ１０−１２がＳＤＲＡＭをアクセスするために出力するアクセス開始アドレスＡＡＤを受け、アクセス開始アドレスＡＡＤを含む矩形領域ＲＡを検出し、アクセス領域情報ＡＡＩとして出力する。プライオリティエンコーダＰＥＮＣおよびテーブル参照部ＴＲＥＦは、コンパレータＣＯＭＰ０−ＣＯＭＰｎ−１の出力ＣＲＳＬＴ１に基づいてアクセス開始アドレスＡＡＤを含む矩形領域ＲＡを検出し、検出した矩形領域ＲＡを示すアドレス領域情報ＡＡＩをアドレス変換部ＡＣＮＶに出力する検出制御部として動作する。

図４は、図１に示したアドレス変換部ＡＣＮＶの詳細を示している。アドレス変換部ＡＣＮＶは、シフタＳＦＴ、ロード機能付きのレジスタＲＥＧ、８個の定数乗算器ＭＵＬ、８個のコンパレータＣＯＭＰ０−７、プライオリティエンコーダＰＥＮＣ、アドレス減算器ＡＳＵＢ（相対アドレス検出部）、領域判定部ＡＤＣＩ、ライン加算部ＬＡＤＤおよびアドレス演算部ＡＯＰを有している。

シフタＳＦＴは、アドレス変換前の初期状態において、アクセス領域情報ＡＡＩに含まれる矩形領域ＲＡの高さＨ方向の分割ライン数ＬＮを分割ラインテーブルＤＬＴＢＬから取り出し、取り出した分割ライン数ＬＮを分割ライン数ＤＬＮとして出力する。分割ラインテーブルＤＬＴＢＬには、２の階乗の分割ライン数ＬＮが記憶されている。シフタＳＦＴは、アクセス領域情報ＡＡＩに含まれる高さＨ以上の最小値（但し、２の階乗）を８で除した値の分割ライン数ＬＮを取り出す。例えば、図６に示すように、矩形領域ＲＡ１の高さＨ１が１５０ラインの場合、最少値は２５６になり、分割ライン数ＬＮは、３２に設定される。また、シフタＳＦＴは、領域判定部ＡＤＣＩから出力される相対開始アドレスＤＲＳＡの出力タイミングに同期して、保持している現在の分割ライン数ＤＬＮを８で除して、新たな分割ライン数ＤＬＮとして出力する。すなわち、シフタＳＦＴは、領域判定部ＡＤＣＩの判定毎に、２進数で示される分割ライン数ＤＬＮを下位側に３ビットシフトする。

レジスタＲＥＧは、領域判定部ＡＤＣＩからの相対開始アドレスＤＲＳＡを保持し、コンパレータＣＯＭＰ０−７に出力する。ここで、相対開始アドレスＤＲＳＡは、アクセス開始アドレスＡＡＤを、矩形領域ＲＡの先頭アドレスからの相対値、または矩形領域ＲＡを複数に分割したサブ矩形領域ＳＵＢＡの先頭アドレスからの相対値で示したものである。定数乗算器ＭＵＬは、分割ライン数ＤＬＮをそれぞれ０倍、２倍、３倍、．．．、７倍し、サブ分割ライン数ＳＤＬＮとして対応するコンパレータＣＯＭＰ０−７に出力する。例えば、分割ライン数ＤＬＮが３２の場合、定数乗算器ＭＵＬは、０、３２、６４、９６、．．．、１９２、２２４を示すサブ分割ライン数ＳＤＬＮをそれぞれ出力する。

コンパレータＣＯＭＰ０−７は、相対開始アドレスＤＲＳＡを、乗算器ＭＵＬから出力されるサブ分割ライン数ＳＤＬＮと比較し、比較結果ＣＲＳＬＴ２を出力する。コンパレータＣＯＭＰ０−７の動作は、図３に示したコンパレータＣＯＭＰ０−ＣＯＭＰｎ−１の動作と同じである。すなわち、相対開始アドレスＤＲＳＡが各サブ分割ライン数ＳＤＬＮ以上の場合、低レベルＬの比較結果ＣＲＳＬＴ２が出力される。相対開始アドレスＤＲＳＡが各サブ分割ライン数ＳＤＬＮより小さい場合、高レベルＨの比較結果ＣＲＳＬＴ２が出力される。プライオリティエンコーダＰＥＮＣは、図３に示したプライオリティエンコーダＰＥＮＣと同様に動作し、比較結果ＣＲＳＬＴ２に基づいて、相対開始アドレスＤＲＳＡを含むサブ矩形領域ＳＵＢＡを示す分割矩形領域情報ＤＲＡＩを出力する。

アドレス減算器ＡＳＵＢは、アクセス開始アドレスＡＡＤから、アクセス領域情報ＡＡＩに含まれる矩形領域ＲＡの開始アドレスＳＡを差し引き、相対開始アドレスＲＳＡを求める。相対開始アドレスＲＳＡは、アクセス開始アドレスＡＡＤを矩形領域ＲＡの開始アドレスＳＡからの相対値で示したものである。

領域判定部ＡＤＣＩは、分割矩形領域情報ＤＲＡＩを受ける前の初期状態において、減算器ＡＳＵＢから受ける相対開始アドレスＲＳＡを、相対開始アドレスＤＲＳＡとして出力する。また、領域判定部ＡＤＣＩは、判定動作時に、相対開始アドレスＲＳＡを含むサブ矩形領域ＳＵＢＡ（分割矩形領域情報ＤＲＡＩにより示される）の先頭アドレスまでのライン数ＬＮ１（高さ）を求め、ライン加算部ＬＡＤＤに出力する。さらに、領域判定部ＡＤＣＩは、２回目以降の判定動作時に、前回求めた相対開始アドレスＤＲＳＡを、新たに受けた分割矩形領域情報ＤＲＡＩが示す新たなサブ矩形領域ＳＵＢＡの先頭アドレスからの相対値で示した値に変換し、変換した値を相対開始アドレスＤＲＳＡとして出力する。ライン加算器ＬＡＤＤは、ライン数ＬＮ１を累積し、累積値を累積ライン数ＡＬＮとして出力する。

アドレス演算部ＡＯＰは、領域判定部ＡＤＣＩが最後の判定を実施したとき、すなわち、分割ライン数ＤＬＮが１になったときに動作する。領域判定部ＡＤＣＩは、累積ライン数ＡＬＮ、矩形領域ＲＡの幅Ｗ、相対開始アドレスＲＳＡに対応する幅方向の座標Ｘを求め、累積ライン数ＡＬＮを相対開始アドレスＲＳＡに対応する高さ方向の座標Ｙとする。座標Ｘは、累積ライン数ＡＬＮと幅Ｗの積を相対開始アドレスＲＳＡから差し引くことで求められる。そして、アクセスする領域の幅ｗをアクセスデータサイズＬ１（一次元アクセス情報）として出力し、アクセスする領域の高さｈを１として出力する。すなわち、一次元アクセス情報（ＡＡＤ、Ｌ１）から変換された二次元アクセス情報（ＲＡ、Ｘ、Ｙ、ｗ、ｈ）が、アドレス変換部ＡＣＮＶから出力される。

図５は、図３に示したアドレス変換部ＡＣＮＶの動作を示している。図に示した動作は、領域検出部ＡＤＥＴからアドレス領域情報ＡＩＩを受けてから二次元アクセス情報（ＲＡ、Ｘ、Ｙ、ｗ、ｈ）が出力されるまでを示している。なお、アドレス変換部ＡＣＮＶの動作は、ハードウエアでなくソフトウエアでも実現可能である。この場合、アドレス変換部ＡＣＮＶの動作は、システムＳＹＳに搭載されるＣＰＵ等のコントローラが、図５に示したフローに対応するアドレス変換プログラムを実行することにより実現される。

まず、ステップＳ１０において、アドレス減算器ＡＳＵＢにより求めた相対開始アドレスＲＳＡが相対開始アドレスＤＲＳＡとしてレジスタＲＥＧに保持される。また、分割ラインテーブルＤＬＴＢＬから読み出された分割ライン数ＬＮが分割ライン数ＤＬＮとしてシフタＳＦＴに取り込まれる。

次に、ステップＳ１２において、定数乗算器ＭＵＬから出力されるサブ分割ライン数ＳＤＬＮと、相対開始アドレスＤＲＳＡとが比較され、大小関係が判定される。ステップＳ１４において、比較結果ＣＲＳＬＴ２に基づいて相対開始アドレスＤＲＳＡを含むサブ矩形領域ＳＵＢＡが求められ、分割矩形領域情報ＤＲＡＩとして出力される。

次に、ステップＳ１６において、求めたサブ矩形領域ＳＵＢＡの先頭アドレスまでのライン数ＬＮ１が求められ、累積ライン数ＡＬＮに加算される。ステップＳ１８において、分割ライン数ＤＬＮが１になったか否かが判定される。すなわち、相対開始アドレスＲＳＡの位置が１ライン単位まで求められたか否かが判定される。分割ライン数ＤＬＮが１ラインより大きいとき、処理はステップＳ２０に移行する。分割ライン数ＤＬＮが１ラインのとき、処理はステップＳ２４に移行する。

ステップＳ２０において、サブ矩形領域ＳＵＢＡの開始アドレス（原点）を基準にして新たな相対開始アドレスＤＲＳＡが求められる。ステップＳ２２において、サブ矩形領域ＳＵＢＡを分割してさらに細かい新たなサブ矩形領域ＳＵＢＡを割り当てるために、新たな分割ライン数ＤＬＮが求められる。そして、ステップＳ１２、Ｓ１４、Ｓ１６の処理が再び実施される。すなわち、サブ矩形領域ＳＵＢＡの大きさを順次小さくして、分割矩形領域情報ＤＲＡＩが再帰的に求められる。一方、分割ライン数ＤＬＮが１ラインのとき、ステップＳ２４において、二次元アクセス情報（ＲＡ、Ｘ、Ｙ、ｗ、ｈ）が生成され、出力される。分割するサブ矩形領域ＳＵＢＡの大きさを徐々に小さくしながら、再帰的に演算処理を実施することにより、アドレス変換部ＡＣＮＶの規模を小さくできる。このため、半導体集積回路ＳＥＭのチップサイズを小さくでき、システムＳＹＳのコストを削減できる。

図６は、図３に示したアドレス変換部ＡＣＮＶの動作の一例を示している。この例では、図２に示したように、一次元アクセス情報のアクセス開始アドレスＡＡＤが矩形領域ＲＡ１に含まれている。このため、アドレス変換部ＡＣＮＶは、領域検出部ＡＤＥＴから矩形領域ＲＡ１のアドレス領域情報ＡＩＩ（ＲＡ１、ＳＡ１、Ｗ１、Ｈ１）を受ける。例えば、矩形領域ＲＡ１の幅Ｗ１、高さＨ１は、それぞれ１４０、１５０である。

まず、図の左側のマップにおいて、矩形領域ＲＡ１の高さＨ１が１４０（０から１３９）のため、分割ライン数ＤＬＮは３２に設定される。すなわち、８個のサブ矩形領域ＳＵＢＡ０−７が割り当てられる。矩形領域ＲＡ１は、サブ矩形領域ＳＵＢＡ０−５に含まれる。ここで、相対開始アドレスＤＲＳＡ（初回はＲＳＡと同じ）は、サブ矩形領域ＳＵＢＡ３に含まれるため、サブ矩形領域ＳＵＢＡ３を示す分割矩形領域情報ＤＲＡＩ（＝３）が出力される。また、サブ矩形領域ＳＵＢＡ３の先頭アドレスまでのライン数ＬＮ１として、９６が求められる。初回の動作では、ライン加算部ＬＡＤＤは蓄積ライン数ＡＬＮをゼロにリセットしているため、蓄積ライン数ＡＬＮも９６に設定される。

次に、図の中央のマップにおいて、相対開始アドレスＤＲＳＡが、サブ矩形領域ＳＵＢＡ３の先頭アドレスからの相対値で示した値に変換される。また、サブ矩形領域ＳＵＢＡ３が新たな８個のサブ矩形領域ＳＵＢＡ０−７に分割され、分割ライン数ＤＬＮは８分の１の４に設定される。そして、相対開始アドレスＤＲＳＡを含むサブ矩形領域ＳＵＢＡ２が検出される（ＤＲＡＩ＝２）。新たに求められたサブ矩形領域ＳＵＢＡ２の先頭アドレスまでのライン数ＬＮ１として８が求められ、蓄積ライン数ＡＬＮに累積される（９６＋８）。

次に、図の右側のマップにおいて、相対開始アドレスＤＲＳＡが、サブ矩形領域ＳＵＢＡ２の先頭アドレスからの相対値で示した値に変換される。サブ矩形領域ＳＵＢＡ２は、４ラインで構成されるため、新たに分割された８個のサブ矩形領域ＳＵＢＡ０−７のうちの４つに対応する。分割ライン数ＤＬＮは０．５（４を８で除した値）を切り上げた１に設定される。そして、相対開始アドレスＤＲＳＡを含む新たなサブ矩形領域ＳＵＢＡ１が検出される（ＤＲＡＩ＝１）。求めたライン数ＬＮ１（＝１）を加えた最終の蓄積ライン数ＡＬＮ（＝１０５）が求まる。

最終の蓄積ライン数ＡＬＮは、アクセス開始アドレスＡＡＤを含む矩形領域ＲＡの開始アドレスＳＡを基準とするときの、最後に検出したサブ矩形領域ＳＵＢＡ１の高さ方向Ｈの相対位置を示す。分割ライン数ＤＬＮが１のため、アドレス変換処理は終了する。そして、二次元アクセス情報として、ＲＡ＝ＲＡ１、Ｘ＝ＲＳＡ−ＡＬＮ×Ｗ１、Ｙ＝ＡＬＮ、ｗ＝Ｌ１、ｈ＝１が求められる。これにより、一次元アクセス情報および二次元アクセス情報を用いて、ＳＤＲＡＭをアクセスできる。すなわち、ＩＰ１０−１２、ＩＰ２０−２２は、ＳＤＲＡＭの領域Ａ１０−１２、Ａ２０−２２を相互にアクセスできる。

図７は、本発明前に発明者が検討したメモリコントローラＭＣＮＴを有する半導体集積回路ＳＥＭの概要を示している。図１と同じ要素には、同じ符号を付している。ＡＲＢは、アクセス要求を調停するアービタである。本発明前には、ＩＰ１０−１２からの一次元アクセス情報を処理するメモリコントローラと、ＩＰ２０−２２からの二次元アクセス情報を処理するメモリコントローラとを組み合わせてアドレス変換部ＡＣＮＶ０を設計することが検討された。しかしながら、この場合、新たに設計するアドレス変換部ＡＣＮＶ０を、ＩＰ１０−１２、ＩＰ２０−２２で共通に使用可能にするために、ＩＰ１０−１２、ＩＰ２０−２２のインタフェースをアドレス変換部ＡＣＮＶ０のインタフェースに合わせて変更する必要がある。これにより、ＩＰ１０−１２、ＩＰ２０−２２の設計データの検証作業を再度行わなくてはならない。

また、一次元アクセス情報を扱うＩＰ１０−１２によりアクセスされる領域Ａ１０−１２と、二次元アクセス情報を扱うＩＰ２０−２２によりアクセスされる領域Ａ２０−１２とを、ＩＰコアに依存せず相互にアクセス可能にするためには、一次元アクセス情報と二次元アクセス情報とを相互に変換するための相互アクセス制御部ＭＵＴＣＮＴを新たに設計する必要がある。

以上より、図７の検討では、新規の回路設計だけでなく既にあるＩＰの設計変更および検証作業が必要になるため、システムＳＹＳの開発期間が長くなり、開発コストが増加する。さらに、相互アクセス制御部ＭＵＴＣＮＴを動作させるアクセス要求では、ＳＤＲＡＭをアクセスするときのレイテンシが長くなり、データ転送効率が低下する。

以上、第１の実施形態では、ＩＰ１０−１２からのアクセス要求（一次元アクセス情報）をＩＰ２０−２２からのアクセス要求の形式と同じ二次元アクセス情報に変換することで、二次元アクセス情報用のメモリコントローラＭＣＮＴを変更することなくそのまま利用できる。また、ＩＰ１０−１２、ＩＰ２０−２２を変更する必要はない。したがって、ＳＤＲＡＭが、ＩＰ１０−１２、ＩＰ２０−２２から共通にアクセスされるシステムＳＹＳにおいて、既存の設計資産を有効に利用できる。メモリコントローラＭＣＮＴおよびＩＰ１０−１２、ＩＰ２０−２２の設計データの再検証が不要なため、システムＳＹＳの開発期間を短縮でき、システムＳＹＳの開発コストを削減できる。

アクセス開始アドレスＡＡＤと、メイン矩形領域ＲＡの開始アドレスＳＡとをそれぞれ大小比較することで、アクセス開始アドレスＡＡＤが含まれるメイン矩形領域ＲＡを容易に検出できる。同様に、アクセス開始アドレスＡＡＤと、サブ矩形領域ＳＵＢＡの開始アドレスとをそれぞれ大小比較することで、アクセス開始アドレスＡＡＤが含まれるサブ矩形領域ＳＵＢＡを容易に検出できる。

図８は、本発明の第２の実施形態のアドレス変換部ＡＣＮＶを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これらについては、詳細な説明を省略する。この実施形態では、第１の実施形態のアドレス変換部ＡＣＮＶの定数乗算器ＭＵＬ、コンパレータＣＯＭＰ０−７、プライオリティエンコーダＰＥＮＣおよび領域判定部ＡＤＣＩで構成される処理ブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ３が直列に配置されている。その他の構成は、第１の実施形態と同じである。すなわち、図１に示したように、半導体集積回路ＳＥＭは、複数のＩＰ１０、ＩＰ１１、ＩＰ１２、ＩＰ２０、ＩＰ２１、ＩＰ２２、アクセス制御部ＡＣＮＴおよびメモリコントローラＭＣＮＴを有している。システムＳＹＳは、デジタルカメラ等の携帯機器として実現され、半導体集積回路ＳＥＭおよびＳＤＲＡＭを有している。

処理ブロックＢＬＫ１は、アクセスされる矩形領域ＲＡの高さＨに対応する分割ライン数ＬＮ（例えば３２）を用いる。処理ブロックＢＬＫ２は、分割ライン数ＬＮを除算器ＤＩＶ８を用いて８で除した分割ライン数ＤＬＮ８（例えば４）を用いる。処理ブロックＢＬＫ３は、分割ライン数ＬＮを除算器ＤＩＶ６４を用いて６４で除した分割ライン数ＤＬＮ６４（正の整数；例えば１）を用いる。処理ブロックＢＬＫ２（ＢＬＫ３）は、上位の処理ブロックＢＬＫ１（ＢＬＫ２）により生成される相対開始アドレスＤＲＳＡを、サブ分割ライン数ＳＤＬＮと比較する。ライン加算部ＬＡＤＤ２は、３つの領域判定部ＡＤＣＩから出力されるライン数ＬＮ１を用いて、累積ライン数ＡＬＮを一度に求める。

以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、再帰処理をすることなく二次元アクセス情報（ＲＡ、Ｘ、Ｙ、ｗ、ｈ）を求めることができるため、一次元アクセス情報から二次元アクセス情報への変換時間を短縮できる。この結果、ＳＤＡＭのアクセス効率を向上できる。

なお、上述した実施形態では、矩形領域ＲＡまたはサブ矩形領域ＳＵＢＡをライン方向に８分割して、アクセス開始アドレスＡＡＤが含まれる領域を検出する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、分割数は任意の値に設定可能である。また、初期の分割ライン数ＬＮは、３２に限定されず、２の階乗（例えば、１６や６４）であればよい。

上述した実施形態では、本発明を、ＳＤＲＡＭをアクセスするメモリコントローラＭＣＮＴを有する半導体集積回路ＳＥＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、アクセス対象の半導体メモリは、ＤＲＡＭやＳＲＡＭ、強誘電体メモリでもよい。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明は、データを二次元アクセス情報に対応する二次元データとして記憶する半導体メモリをアクセスするための半導体集積回路に適用可能である。

Claims (10)

1. １次元アクセス情報を出力する少なくとも１つの一次元アクセス処理部と、
   前記一次元アクセス情報で示されるアクセス開始アドレスが、二次元アクセス情報に対応する複数のメイン矩形領域の何れに含まれるかを検出する領域検出部と、
   前記領域検出部により検出されたメイン矩形領域を複数のサブ矩形領域に分割し、前記一次元アクセス情報で示されるアクセス開始アドレスが前記サブ矩形領域のいずれに含まれるかを検出し、前記検出されたメイン矩形領域の開始アドレスを基準とするときの、前記アクセス開始アドレスを含むサブ矩形領域の相対位置に基づいて前記一次元アクセス情報を第１二次元アクセス情報に変換するアドレス変換部と、
   第２二次元アクセス情報を出力する少なくとも１つの二次元アクセス処理部と、
   前記第１二次元アクセス情報および第２二次元アクセス情報を、半導体メモリにアクセスするためのアクセスアドレスに変換するメモリコントローラと
   を備えていることを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   前記領域検出部は、
   前記一次元アクセス情報に含まれるアクセス開始アドレスと、複数の前記メイン矩形領域の開始アドレスとをそれぞれ比較する複数の第１コンパレータと、
   前記第１コンパレータの出力に基づいて前記アクセス開始アドレスを含むメイン矩形領域を検出し、検出したメイン矩形領域を示すアドレス領域情報を前記アドレス変換部に出力する検出制御部と
   を備えていることを特徴とする半導体集積回路。
3. 請求項１又は２記載の半導体集積回路において、
   前記アドレス変換部は、
   前記領域検出部により検出されたメイン矩形領域の開始アドレスを基準として、前記一次元アクセス情報に含まれるアクセス開始アドレスに対応する相対開始アドレスを求める相対アドレス検出部と、
   前記相対開始アドレスと、複数の前記サブ矩形領域の開始アドレスとをそれぞれ比較する複数の第２コンパレータと、
   前記第２コンパレータの出力に基づいて前記アクセス開始アドレスを含むサブ矩形領域を検出し、前記検出されたメイン矩形領域の開始アドレスを基準とするときの、前記アクセス開始アドレスを含むサブ矩形領域の相対位置に基づいて前記一次元アクセス情報を前記第１二次元アクセス情報に変換する変換制御部と
   を備えていることを特徴とする半導体集積回路。
4. 請求項３記載の半導体集積回路において、
   前記アドレス変換部は、前記変換制御部が検出したサブ矩形領域をさらに分割し、この分割したサブ矩形領域の開始アドレスを、前記第２コンパレータにより前記一次元アクセス情報に含まれるアクセス開始アドレスの相対開始アドレスと比較する再帰処理を、サブ矩形領域の高さが１ラインになるまで実施することを特徴とする半導体集積回路。
5. 請求項１〜４のいずれか一つに記載の半導体集積回路において、
   複数の前記一次元アクセス処理部から出力される複数の一次元アクセス情報を受け、前記複数の一次元アクセス情報が競合するときに、前記複数の一次元アクセス情報の優先順を判定し、判定した順に前記複数の一次元アクセス情報を前記領域検出部に出力するアービタを備えていることを特徴とする半導体集積回路。
6. 請求項１〜５のいずれか一つに記載の半導体集積回路において、
   前記アドレス変換部から出力される変換された第１二次元アクセス情報と、二次元アクセス処理部から出力される第２二次元アクセス情報とを受け、受けた二次元アクセス情報が競合するときに、前記受けた二次元アクセス情報の優先順を判定し、判定した順に前記受けた二次元アクセス情報を前記メモリコントローラに出力するアービタを備えていることを特徴とする半導体集積回路。
7. 少なくとも１つの一次元アクセス処理部から出力される一次元アクセス情報と、少なくとも１つの二次元アクセス処理部から出力される二次元アクセス情報とに応じて、半導体メモリをアクセスする半導体メモリのアクセス制御方法であって、
   前記一次元アクセス処理部から出力される一次元アクセス情報で示されるアクセス開始アドレスが、前記二次元アクセス情報に対応する複数のメイン矩形領域の何れに含まれるかを検出し、
   検出したメイン矩形領域を複数のサブ矩形領域に分割し、
   前記アクセス開始アドレスが前記サブ矩形領域のいずれに含まれるかを検出し、
   前記検出したメイン矩形領域の開始アドレスを基準とするときの、前記アクセス開始アドレスを含むサブ矩形領域の相対位置に基づいて前記一次元アクセス情報を第１二次元アクセス情報に変換し、
   変換された前記第１二次元アクセス情報および前記二次元アクセス処理部から出力される第２二次元アクセス情報を、半導体メモリにアクセスするためのアクセスアドレスに変換する
   ことを特徴とする半導体メモリのアクセス制御方法。
8. 請求項７記載の半導体メモリのアクセス制御方法において、
   前記アクセス開始アドレスを含むメイン矩形領域の検出は、前記一次元アクセス情報に含まれるアクセス開始アドレスと、複数の前記メイン矩形領域の開始アドレスとをそれぞれ比較することで実施することを特徴とする半導体メモリのアクセス制御方法。
9. 請求項７又は８に記載の半導体メモリのアクセス制御方法において、
   前記アクセス開始アドレスを含むサブ矩形領域の検出は、検出したメイン矩形領域の開始アドレスを基準として、前記一次元アクセス情報に含まれるアクセス開始アドレスに対応する相対開始アドレスを求め、前記相対開始アドレスと、複数の前記サブ矩形領域の開始アドレスとをそれぞれ比較することで実施することを特徴とする半導体メモリのアクセス制御方法。
10. 請求項９記載の半導体メモリのアクセス制御方法において、
    検出したサブ矩形領域をさらに分割し、分割したサブ矩形領域の開始アドレスを、前記一次元アクセス情報に含まれるアクセス開始アドレスの相対開始アドレスと比較する再帰処理を、サブ矩形領域の高さが１ラインになるまで実施することを特徴とする半導体メモリのアクセス制御方法。

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