JPS63234361A - 画像メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする問題点問題点を解
決するための手段 作用 実施例 発明の効果 〔概要〕 二次元アドレッシング方式で画像メモリをアクセスする
複数個の画像処理ユニットを備えた画像処理システムに
おいて、上記二次元アドレスを一次元アドレスに変換す
る機構を、少なくとも、１個設けることにより、該画像
処理ユニットからの二次元アドレスを一次元アドレスに
変換して画像メモリをアクセスするか、又は、上記のア
ドレス変換を、二次元アドレスの上位の複数ビットに限
定してアドレス変換を行い、下位の複数ビ・７トは二次
元アドレスの侭で、該画像メモリをアクセスするように
したものである。

Ｃ産業上の利用分野〕 本発明は、ワークステーション等、比較的小型の計算機
システムで構成されている画像処理システムにおける画
像メモリ制御方式に関する。

最近の計算機システムの性能の向上に伴って、比較的小
型の計算機システムで構成されているワークステーショ
ン等でも、文書処理を行うようになっできた。

この文書処理の分野においても、最近の文書処理の多様
化に伴って、写真等のイメージデータを扱うことが多く
なっている。

一般に、該イメージデータを扱う画像処理システムは、
第４図に示すように、中央処理部（ＣＰｔｌ）ｌと、該
イメージデータを格納する画像メモリ４と２表示装置（
ＣＲＴ）　７と、該表示装置（ＣＲＴ）　７の画素数に
１対１で対応するビットマツプ形式のフレームメモリ６
と、上記中央処理部（ＣＰＵ）１が実行するソフトウェ
ア等が格納されている主記憶装置（ＭＳ）　５と、該画
像の描画、拡大・縮小、フィルタリング等を行う、少な
くとも１個以上の専用の画像処理ユニット（１）、　（
ＩＩ）、・−２があり、それらの画像処理ユニッ）　（
Ｉ）、　（Ｉ［）、−・２を、上記の中央処理部（ＣＰ
Ｕ）　１が処理の内容に対応して選択し、各種の画像処
理を、該画像メモリ上で行っている。

そして該画像メモリ４は１画像処理の精度、及び制御上
の関係から、フレームメモリ６に比較してピント数は多
く、唯１つで構成されるのが普通である。

従って、該画像処理システムにおいては、上記大容量の
画像メモリ４を、複数個の画像処理ユニット２が時分割
でアクセスすることになる。

このような画像メモリを効率良（使用する為には、一次
元アドレス方式のメモリを使用する必要があるが、画像
処理ユニット側から見ると二次元アドレスで処理するの
が望ましく、何らかのアドレス変換機構が必要となる。

一方、小型の計算機システムで構成されているワークス
テーション等においては、ハードウェア量に制限がある
為、該アドレス変換を経済的に。

且つ高速に行うことができる画像メモリ制御方式が必要
とされる。

〔従来の技術と発明が解決しようとする問題点〕第５図
は従来の画像メモリアクセス方式を説明する図であり、
（ａ）は二次元アドレッシング方式の概念を示し、（ｂ
）は二次元アドレッシングによる画像メモリの使用例を
示している。

二次元のビットマツプ空間を持つ、前述の画像メモリに
対するアドレッシング方式としては、従来、二次元アド
レッシング方式が多く使用されている。

この二次元アドレッシング方式は、本図の（ａ）に示す
ように、該画像メモリ空間を構成するアドレスを、Ｘ軸
方向と、Ｙ軸方向に固定的に分割する方式であり、ＢＪ
　（ａ）図の例では、Ｘ軸方向、Ｙ軸方向に各々５１２
ビツト　（ドツト）の２値の画像メモリの特定の画素を
、Ｘ軸方向、Ｙ軸方向それぞれ８ビツトの二次元アドレ
スでアクセスする例である。

該二次元アドレッシング方式は、 ■　特別なハードウェアが不要である。

■　画像処理の対象位置（画素）の算出が容易であると
云った長所がある反面、 ■’　Ｘ、Ｙ方向の定義寸法より大きい画像は扱えない
。

■゛画像メモリの利用効率が低い。

と云った問題がある。

上記利用効率の低い例を（ｂ）図に示す。本図において
、画像メモリ空間中には、画像Ａ１画像Ｂが既に格納さ
れているが、該画像メモリ空間の残りの部分（斜線部）
の容量は、新規に格納したい画像Ｃのメモリ所要量より
大きいにもかかわらず、該画像Ｃを格納することができ
ない。

又、画像メモリ制御方式として、上記二次元アドレッシ
ングの他に、一次元アドレッシング方式もある。従来の
二次元アドレッシング方式は、画像データを、本来一次
元構成になっているメモリ（例えば、主記憶装置）にそ
の侭格納する方式であり、例えば、 ■　特別なハードウェアは不要。

■　画像メモリの利用効率が高い。（即ら、（ｂ）図で
説明した問題が発生しない） ■　ｘ、Ｙ方向の画像サイズの制限がない。

と云う長所を持つ反面、 ■′処理対象位置の算出が困難である。

と云う゛問題がある。

一次元アドレフシング方式での処理対象位置の算出は、
例えば、以下の計算を行う必要がある。

今、対象画像メモリの縦、横のサイズが、各々Ｘ、Ｙの
画像の中の原点（０，０）からの位置（ｘ＋＋ｙυのビ
ットアドレス　（一次元アドレス）αは、α＝ｘ＊ｙＩ
＋に１ で与えられる。メモリは通常バイト単位でアクセスされ
るので、該バイトアドレスは、 α／８・（Ｘネｙ＋＋ｘ１）／８ となる。

該画像データは、一般に、メモリの原点（即ち、アドレ
ス゛０゛）からオフセットβの番地から格納されるので
、上記画像データの格納バイトアドレスは、 α／８・（Ｘ＊ｙ＋＋ｘ１）／８＋β で求めることができる。

然しなから、画像処理ユニット２では、該画像メモリ４
内のデータを処理するのは、該画像処理ユニット２内の
プロセッサが実行するソフトウェア、又は描画ハードウ
ェアであるが、上記のアドレス計算をソフトウェアで行
うとすると画像処理の速度が低下する問題があり、描画
ハードウェアで上記のアドレス変換を行うとすると、画
像処理システム全体のハードウェア量が増大すると云う
問題があった。

本発明は上記従来の欠点に鑑み、画像処理システムにお
ける画像処理ユニットが、時分割で大容量の画像メモリ
をアクセスすることに着目し、ハードウェア量を増大さ
せること存り、且つ高速に画像処理に適した二次元アド
レッシング方式で、一次元アドレスの画像メモリをアク
セスする方法を提供することを目的とするものである。

〔問題点を解決するための手段〕

第１図は本発明の画像メモリ制御方式の原理図である。

本発明においては、 （１１二次元アドレッシング方式で画像メモリ４をアク
セスする複数個の画像処理ユニット２を備えた画像処理
システムにおいて、 上記二次元アドレスを一次元アドレスに変換する機構３
を、少なくとも、１個設け、 該複数個の画像処理ユニット２から画像メモリ４に対す
る二次元アドレスによるアクセスがあったとき、上記ア
ドレス変換機構３で一次元アドレスに変換して、上記画
像メモリ４をアクセスするように構成する。

（２）　　上記二次元アドレスを一次元アドレスに変換
する機構３を、上記画像処理ユニットで発行する二次元
アドレスの上位の複数ピントに対してのみ設けるように
構成する。

〔作用〕

即ち、本発明によれば、二次元アドレッシング方式で画
像メモリをアクセスする複数個の画像処理ユニットを備
えた画像処理システムにおいて、上記二次元アドレスを
一次元アドレスに変換する機構を、少なくとも、１個設
けることにより、該画像処理ユニットからの二次元アド
レスを一次元アドレスに変換して画像メモリをアクセス
するか又は、上記のアドレス変換を、二次元アドレスの
上位の複数ビットに限定してアドレス変換を行い、下位
の複数ビットは二次元アドレスの侭で、該画像メモリを
アクセスするようにしたものであるので、ハードウェア
量を少なくして、画像処理ユニットでの画像メモリに対
する二次元アドレッシング方式によるアクセスを高速に
実行できる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図が本発明の画像メモリ制御方式の原理図で
あり、第２図は本発明の二次元ビットマツプ空間を説明
する図であり、第３図は本発明のアドレス変換機構の一
実施例をブロック図で示した図であって、第１図におけ
るアドレス変換機構３が本発明を実施するのに必要な手
段である。尚、企図を通して同じ符号は同じ対象物を示
している。

以下、第１図を参照しなから、第２図、第３図によって
、本発明の画像メモリ制御方式を説明する。

今、中央処理部（ＣＰＵ）　１が主記憶装置！（ＭＳ）
　５上に設定されている画像処理プログラムを実行して
、特定の画像処理を行う際、該特定の画像処理に対応す
る画像処理ユニッ）（１）２ａ、又は（ＩＩ）２ｂ。

・−を起動する。

該起動された画像処理ユニソ）（１）２ａ、又は（ｎ）
　２ｂ、　−・は、該ユニット内で生成した画像メモリ
４に対する二次元アドレスをアドレス変換機構３に出力
する。

該アドレス変換機構３においては、第３図に示したアド
レス変換回路に基づいて、該入力された二次元アドレス
を一次元アドレスに変換し、該画像メモリ４に送出する
。

このようにして、中央処理部（ＣＰＵ）　１によって起
動された画像処理ユニッ）（１）２ａ、又は（ＩＩ）２
ｂ、・−・は、高速に画像メモリ４を制御するのに容易
な二次元アドレッシング方式で、一次元の画像メモリ４
をアクセスし、定められた画像処理（例えば、描画、拡
大、縮小、フィルタリング等）を行うことができる。

上記画像処理ユニット（１）２ａ、又は（ＩＩ）２ｂ。

−で処理された画像データはフレームメモリ６に転送さ
れ、表示装置（ＣＲＴ）　７で表示される。

次に、第３図によって、該アドレス変換機構３の具体例
を説明する。

本図の（ａ）に示したアドレス変換機構では、画像処理
ユニットから送出されてきた二次元アドレスの１つ（ｙ
υと、メモリ幅レジスタ（Ｘ　ＲＥＧ）　３２から出力
されるメモリ幅（Ｘ）とが、乗算器３１で乗算され、χ
＊ｙＩを出力する。

該乗算結果ｌａｙ、は、次の加算器３３において、上記
二次元アドレスの他方（Ｘυと加算され、ｘｍｙＩ÷ｘ
ｔを出力する。

該加算結果Ｘ寧ｙ＋＋Ｘ１は、次の加算器３４において
、当該画像データの格納されている画像メモリ４上での
オフセット値（β）と加算され、最終の一次元アドレス
Ｘ＄３１．＋ｘ、＋βが出力される。

この一次元アドレス）（＊ｙｌ＋Ｘ＋＋βを画像メモリ
４に出力することにより、二次元アドレス（ｘ＋＋ｙυ
による画像メモリアクセスを実行することができる。

本図の（ｂ）に示したアドレス変換機構では、画像処理
ユニットから送出されてきた二次元アドレスの１ツ（ｙ
１）と、メモリ幅レジスタ（Ｘ　ＲＥＧ）　３２カら出
力されるメモリ幅（Ｘ）とが、乗算器３１で乗算され、
Ｘ＊Ｖ　ｌを出力する。

該乗算結果Ｘ＊Ｖ＋　は、マルチプレクサ（ＭＰＸＩ）
　３６、及びマルチプレクサ（ＭＰＸ２）　３７を介し
て、次の加算器３３において、上記二次元アドレスの他
方（Ｘｌ）と加算され、ｘ＊ｙｌ＋Ｘ＋を出力する。

該加算結果”Ｖｔ＋Ｘ１は、再度マルチプレクサ（ＭＰ
ＸＩ）　３６．及びマルチプレクサ（ＭＰＸ２）　３７
を介して、同じ加算器３３において、当該画像データの
格納されている画像メモリ４上でのオフセット値（β）
と加算され、最終の一次元アドレスＸ”）’＋＋Ｘ１＋
βを出力する。

この一次元アドレスＸ＊Ｙ＋＋Ｘ＋十βを画像メモリ４
に出力することにより、二次元アドレス（ｘＩ＋Ｖυに
よる画像メモリアクセスを実行することができる。

上記の実施例においては、二次元アドレスの全ビットを
一次元アドレスに変換している為、比較的にハードウェ
ア量が多くなる傾向にある。

そこで、該二次元ビットマツプ空間を、小さなＸ軸と、
Ｙ軸の方向を持つ二次元空間に分割し、該分割された二
次元空間はメモリ管理の容易な二次元アドレッシングで
アクセスし、該小さい二次元空間ブロックを一次元アド
レッシング方式でアクセスすることにより、ハードウェ
ア量を少なくして、メモリ管理の容易な画像メモリアク
セスが実現できる。

第２図は、このような二次元ビットマツプ空間を示した
図であって、（ａ）は空間図を示し、（ｂ）はアドレス
構成図を示している。

本例では、（ａ）図から明らかな如く、Ｘ軸８１９２ビ
ット、及びＹ軸８１９２ビットの二次元ビットマツプ空
間を、Ｘ軸１６ビツト、及びＹ軸１６ビツトの、小さな
二次元空間２６２１４４個に分割し、この小さな二次元
空間を一次元に配列したブロックとして管理する場合を
示している。

この場合、該小さな二次元空間内をアクセスするアドレ
スとして、Ｘ軸に４ビツト、Ｙ軸に４ビツトの計８ビッ
トを下位アドレスとし、該２６２１４４個の小さな二次
元空間単位をアクセスする１８ビツトを上位アドレスと
して、二次元ビットマツプ空間の画像メモリをアクセス
する。

この画像メモリ制御方式では、上記（ｂ）図に示したア
ドレスデータが、本発明のアドレス変換機構３に送出さ
れ、下位の８ビツトはその侭、上位の１８ビツトは、例
えば、第３図に示したアドレス変換回路により、一次元
アドレスに変換して、該画像メモリに送出されることに
なる。

どのように、本発明は、画像処理におけるメモリアクセ
スを二次元アドレッシング方式で行うことにより、メモ
リ管理が容易になることと、画像処理システムにおいて
は、複数個の画像処理ユニットが、一度には唯１個の画
像処理ユニットしか動作しないこと、更に画像メモリと
しては一次元アドレッシング方式でアクセスする方がメ
モリの利用効率が良いことに着目して、画像処理システ
ムに、少なくとも１個のアドレス変換機構を設けて、該
画像処理ユニットから送出される二次元アドレスの一部
、又は全部を、該アドレス変換機構で一次元アドレスに
変換し、一次元の画像メモリをアクセスするようにした
所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の画像メモリ制御
方式は、二次元アドレッシング方式で画像メモリをアク
セスする複数個の画像処理ユニットを備えた画像処理シ
ステムにおいて、上記二次元アドレスを一次元アドレス
に変換する機構を、少なくとも、１個設けることにより
、該画像処理ユニットからの二次元アドレスを一次元ア
ドレスに変換して画像メモリをアクセスするか又は、上
記のアドレス変換を、二次元アドレスの上位の複数ビッ
トに限定してアドレス変換を行い、下位の複数ビットは
二次元アドレスの侭で、該画像メモリをアクセスするよ
うにしたものであるので、ハ−ドウエア量を少なくして
、画像処理ユニ・ノドでの画像メモリに対する二次元ア
ドレッシング方式によるアクセスを高速に実行できる効
果がある。

【図面の簡単な説明】

第１図は本発明の画像メモリ制御方式の原理図。 第２図は本発明の二次元ビットマツプ空間を説明する図
。 第３図は本発明のアドレス変換機構の一実施例をブロッ
ク図で示した図。 第４図は画像処理システムの構成例を示した図。 第５図は従来の画像メモリアクセス方式を説明する図。 である。 図面において、 １は中央処理部（ＣＰＵ）　。 ２は画像処理ユニット（Ｉ、ｎ、−）。 ３はアドレス変換機構、３１は乗算器。 ３２はメモリ幅レジスタ（Ｘ　ＲＥＧ）。 ３３．３４は加算器。 ３５はオフセットレジスタ　（オフセットＲＥＧ）　。 ３６はマルチプレクサ（ＭＰＸＩ）　。 ３７はマルチプレクサ（ＭＰＸ２）　。 ４は画像メモリ、　　　　５は主記憶袋ｆｉ　（ＭＳ）
　。 Ｘ＋＋Ｖｔ　は二次元アドレス。 Ｘは画像メモリの幅、　　　βはオフセット値。 をそれぞれ示す。 庫田性β月’）！（東メモ、１）事・１藩ＰさにのＡン
理凹第　１　図 （メモリ１マ汰乃） をブロシク図で示ｌた図 第　３　図 Ｓ）イ勇し丸王Ｌステ４乙、ｆ）オ舊戸にイタ゛１に８
１ｊこ図茅　ｌｆ−図 （久） （ｂ）

Claims (4)

【特許請求の範囲】
1. （１）二次元アドレッシング方式で画像メモリ（４）を
   アクセスする複数個の画像処理ユニット（２）を備えた
   画像処理システムにおいて、 上記二次元アドレスを一次元アドレスに変換する機構（
   ３）を、少なくとも、１個設け、 該複数個の画像処理ユニット（２）から画像メモリ（４
   ）に対する二次元アドレスによるアクセスがあったとき
   、上記アドレス変換機構（３）で一次元アドレスに変換
   して、上記画像メモリ（４）をアクセスするように制御
   することを特徴とする画像メモリ制御方式。
2. （２）上記二次元アドレスを一次元アドレスに変換する
   機構（３）を、上記画像処理ユニットで発行する二次元
   アドレスの上位の複数ビットに対してのみ設けたことを
   特徴する特許請求の範囲第１項に記載の画像メモリ制御
   方式。
3. （３）上記二次元アドレス（ｘ＿１、ｙ＿１）を一次元
   アドレスに変換する機構（３）として、画像メモリ幅レ
   ジスタ（３２）と、乗算器（３１）と、加算器（３３、
   ３４）と、オフセットレジスタ（３５）を設け、 該画像メモリ幅レジスタ（３２）の出力である画像メモ
   リ幅（Ｘ）と、該二次元アドレスの一方（ｙ＿１）とを
   乗算器（３１）で乗算し、 該乗算結果（Ｘ＊ｙ＿１）に、上記二次元アドレスの他
   方（ｘ＿１）を加算器（３３）で加算し、 該加算結果（Ｘ＊ｙ＿１＋ｘ＿１）に、上記オフセット
   レジスタ（３５）の出力であるオフセット値（β）を加
   算器（３４）で加算して、該一次元アドレスを生成する
   ことを特徴とする特許請求の範囲第１項、又は第２項に
   記載の画像メモリ制御方式。
4. （４）上記二次元アドレス（ｘ＿１、ｙ＿１）を一次元
   アドレスに変換する機構（３）として、画像メモリ幅レ
   ジスタ（３２）と、乗算器（３１）と、加算器（３３）
   と、オフセットレジスタ（３５）と、マルチプレクサ（
   ＭＰＸ１、２）（３６、３７）とを設け、 該画像メモリ幅レジスタ（３２）の出力である画像メモ
   リ幅（Ｘ）と、該二次元アドレスの一方（ｙ＿１）とを
   乗算器（３１）で乗算し、 該乗算結果（Ｘ＊ｙ＿１）に、上記二次元アドレスの他
   方（ｘ＿１）、又は上記オフセットレジスタ（３５）の
   出力であるオフセット値（β）の何れかをマルチプレク
   サ（ＭＰＸ２）（３７）で選択して、加算器（３３）で
   加算することを繰り返して、一次元アドレスを生成する
   ことを特徴とする特許請求の範囲第１項、又は第２項に
   記載の画像メモリ制御方式。