JPS63201774A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像処理装置、特に画像メモリの制御技術によ
り画像データの高速処理及び並列処理を行う画像処理装
置に関するものである。

［従来の技術］ 一般に高速に画像を処理する場合に、コンピュータによ
る処理としてはソフトウェアで行う方式がとられるが、
画像データが膨大になるにつれて高速化が必要となって
くる。高速化の手法としては２通りの方法があり、１つ
はパイプライン方式と呼ばれる逐次処理型のハードウェ
アで行う方式、もう一つは複数個のプロセッサを置く並
列処理型と呼ばれるものである。前者は画像データの高
速処理に伴って処理のクロック周波数が高くなり限界か
ある。一方後者は並列に置くプロセッサの数を増すこと
により、高速化をいくらでも高める事ができる。極端に
言えは、画素の数の分だけプロセッサを置く事により最
大のスピードを得る事が可能である事から、現在注目さ
れている技術の一つである。

ところで、この時に各画素間での通信処理が重要となり
、相互通信を行いつつ処理を進めていく必要がある。か
かる並列処理方式に於ては、プロセッサを各画素の数だ
け持つ事は高解像データを取り扱う場合には不可能とな
る。例えば、Ａ４を１６画素／ｍｍ　（ｐ、ｅ　Ｉ　）
てよんだ画像を取り扱う場合、画素数は約１６Ｍ画素（
ｐｉｘｅｌｓ）となり、これだけのプロセッサを同時に
持つ事は不可能と言える。

［発明が解決しようとする問題点コ 本発明は、有限個の少数のプロセッサの並列処埋により
高速の画像処理を行う画像処理装置を提供する。

［問題点を解決するための手段コ この問題点を解決するための一手段として、本発明の画
像処理装置は、他のメモリと独立にアドレスを指定して
アクセスすることができる複数のメモリ・エレメントか
ら成り、隣接する所定領域内の画素データが同一番地に
割付けられ、前記所定領域上で同一位置に対応する画素
データが同一の前記メモリ・エレメントに割付けられる
画像メモリと、 前記メモリ・エレメントに対応する複数のプロセッサ・
エレメントから成り、前記画像メモリ内の複数画素を同
時に処理するプロセッサ・ユニットとを備える。

又、他のメモリと独立にアドレスを指定してアクセスす
ることができる複数のメモリ・エレメントから成り、隣
接する所定領域内の画素データが同一番地に割付けられ
、前記所定領域上で同一位置に対応する画素データが同
一の前記メモリ・エレメントに割付けられる画像メモリ
と、前記メモリ・エレメントに対応する複数のプロセッ
サ・エレメントから成り、前記画像メモリ内の複数画素
を同時に処理するプロセッサ・ユニットと、 前記所定領域内の画素データを縦横にローテーションす
るローテーション手段とを備える。

又、他のメモリと独立にアドレスを指定してアクセスす
ることができる複数のメモリ・エレメントから成り、隣
接する所定領域内の画素データが同一番地に割付けられ
、前記所定領域上で同一位置に対応する画素データが同
一の前記メモリ・エレメントに割付けられる画像メモリ
と、前記メモリ・エレメントに対応する複数のプロセッ
サ・エレメントから成り、前記画像メモリ内の複数画素
を同時に処理するプロセッサ・ユニットと、 前記メモリ・エレメントのチップイネーブルを制御する
イネーブル制御手段とを備える。

［作用］ かかる構成において、画像メモリの隣接する所定領域内
の画素データをプロセッサ・ユニットで同時に処理する
。

さらに、ローテーション手段により所定領域の位置を自
在にする。

さらに、イネーブル制御手段により所定領域の大きさを
自在に変化する。

［実施例］ 以下、本発明の一実施例を説明する。

本実施例の画像処理装置の構成は、１頁分の画像メモリ
１とプロセッサ・ユニット２及び入出力装置等の周辺部
３から成る。第１図はその基本部のみの原理構成を示し
たもので、画像メモリ１にプロセッサ・ユニット２が連
絡されている。画像メモリ１上の任意位置のｎｘｍの画
像データは、ｎｘｍのプロセッサ・エレメント２ａのア
レイで構成されるプロセッサ・ユニット２へ転送され、
高速処理をされた後、再び画像メモリ１へ戻される。ｎ
ｘｍのプロセッサ・エレメント２ａのアレイ内での各処
理は同時に行われる、所謂並列処理方式のアーキテクチ
ャ−である。又、第９図（ａ）、（ｂ）には他の構成を
示した。第９図（ａ）では、制御回路９４の制御に従っ
て、人力側画像メモリよりの画像データは、複数のプロ
セッサ・エレメントから成るプロセッサ・ユニット９２
で複数画素が並列に所定の処理されて、出力側画像メモ
リ９３に格納される。一方第９図（ｂ）では、画像メモ
リ９１あるいは９３とプロセッサ・ユニット９２と、更
に入力装置９６と出力装置ちが共通バスによって繋がれ
た構成である。

以下画像メモリ１について詳述する。

今、簡単のため、画像サイズを１０２４　ｘ　　１０２
４画素、各８ビット／画素のデータをもつ画像メモリで
話を進める。画像サイズの変更は、本実施例のアーキテ
クチャ−を拡張するのみてよい。又、プロセッサ・ユニ
ット２は４×４の計１６個のプロセッサ・エレメント２
ａで構成されるものとする。

第２図は画像メモリ１の構成を示す図である。

画像の構成が図の如＜　　１０２４　ｘ　　１０２４画
素で出来ているとすると、これを４×４の単位で分けて
いくと、２５６　Ｘ　２５６の合計６４　Ｋ　（＝６５
５３６　）個のブロックに分割される。今、これを第３
図の如く４×４画素単位で再編成し、４×４画素が６４
に個あると想定する（各画素当り８ビツト長のデータを
有す）。従ってメモリのアドレス空間は、４ｘ４ｘ６４
にの三次元アドレス指定となる。

４×４内の１つの６４に画素を１つのメモリチップが受
は持つものとすると、６４にのアドレス空間で各アドレ
スが８ビツトの深さのメモリ・チップが必要となる。こ
れは５１２　Ｋビット（＝６４にバイト）の容量のメモ
リ・チップが必要であるが、本実施例では２５６にビッ
トのダイナミックＲＡＭ　（Ｄ−ＲＡＭ）２個を組み合
わせて用い１す る。即ち、２５６にビットＤ−ＲＡＭのうち６４に×４
ビット構成のものを２個用いて、６４ＫＸ８ビツトとし
て用いる。かかる２個のメモリ・チップを今後、メモリ
・エレメント１ａと呼ぶ。

４×４のマトリックスに対応して、上記画像メモリ１は
１６個のメモリ・エレメント１ａから構成される。第４
図はかかる４Ｘ４のメモリ・エレメント１ａの構成を示
す。各メモリ・エレメント１ａはローアドレス及びカラ
ムアドレスを指定されて、４×４画素の内の一画素の６
４にのアドレス空間の画像データを入・出力する。ロー
アドレス・ジェネレータ４及びカラムアドレス・ジェネ
レータ５からは４×４の各メモリ・エレメント１ａヘア
ドレスを与える。尚、メモリ・エレメント１ａがＤ−Ｒ
ＡＭでローアドレス及びカラムアドレスをタイムシェア
して与えるものであれば、このアドレス・ジェネレータ
は１つでよい。この時には、ローアドレスとカラムアド
レスの時分割切換制御が必要となる。

かかるアドレス・ジェネレータからそれぞれのアドレス
を与える事により、４×４画素のメモリ・エレメント１
ａをリード／ライトする事が可能となる。即ち、−回の
アドレス指定により４×４画素分の画像データが同時に
駆動可能となる。このため、データ・ラインとしては、
各メモリ・エレメント１ａから直接８ビツトのデータ線
が出ているものとする。

今、ローアドレスがＡ（０≦Ａ≦２５５）、カラムアド
レスがＢ（０≦Ｂ≦２５５）のデータが画像メモリ１か
ら呼び出されたものとすると、画像データとしては、第
２図における（Ａ、Ｂ）のアドレスに相当する４×４画
素の８ビツト長の画像データが読み出される。

更に複数画素の同時アクセスについて一般化して、説明
する。

第１０図は画像１頁ををのまま表わしたものであり、こ
の画像データを図示するように連続して隣接するｋｘ文
画素のブロックで分割し、第１１図の様にｋＸｆ１個の
メモリ・エレメント１ａに対応させる。又、ｋｘ、１画
素のブロックは端から（０，Ｏ）、（０，１）、（０，
２）。

（０，３）・・・と番号付けされ、第１２図のようなｋ
ｘ！；Ｌ個のメモリ・エレメント１ａからなるメモリ・
ユニット１に対応する。第１３図はメモリ・ユニット１
を二次元的に表わしたものである。又、アクセスするメ
モリサイズはｋｘ、ＩＩ画素のブロックサイズの単位な
ので、任意の位置のｋＸ１画素のブロックＲをアクセス
した場合でも、ｋＸｕ個のメモリ・エレメント１ａすべ
てがアクセスされ、しかも１つのメモリ・エレメント１
ａにつき、各１個のアドレスのアクセスとなる。

この様に画像中の任意位置の隣接するｋｘ旦個の複数画
素の画像データを一度にアクセスし、リードした後にプ
ロセッサ・ユニット２で処理を行う。プロセッサ・ユニ
ット２で処理を行われた画像データは、再びに’　×Ｉ
’画素のブロックサイズで、しかも任意の位置をアクセ
スしてライトできる。ここでは、ｋ’　＝に、ｌ’　＝
ｕとして今後説明を行う。

前述のに’　ＸＪＩ’画素のみのメモリのアクセスにつ
いて補足説明すると、プロセッサ・ユニット２における
処理が空間フィルタ処理等の場合には、読み出し側のア
クセスするブロックサイズｋＸｕよりも書ぎ込み側のア
クセスするブロックサイズが小さくなることがある。一
般的には書き込み側のブロックサイズに’ｘＪｌｊ’　
は１×１になる処理が多い。又、プロセッサ・ユニット
２における処理が画像の縮小処理の場合にも、リード側
のアクセスするブロックサイズｋＸｕよりもライト側の
アクセスするブロックサイズが小さくなる。

一般的にライト側のブロックサイズに’ｘＪｌ’は縦横
の縮小率を、α、βとした時にに′≧αに、交′≧β文
を満たす最小の整数かに′１文′となる。仮に読み出し
と書き込みのメモリが同一、又は同一のｋｘＪＪのメモ
リ構成の時に、前述の２例のような処理を行う場合は、
書き込み側のメモリ・ユニット１の構成サイズｋＸＪ１
よりも小さなサイズに′ｘ文′に書き込みを行わなけれ
ばならない。この場合にはメモリ・エレメント１ａのｋ
ｘ、Ｑ個のすべてにアクセスをかけないで、書き込みに
該当しないメモリ・エレメント１ａをマスクして、アク
セスしない様にしなければならない。しかしながら、ｋ
　ｘ又個のメモリ・エレメント１ａで構成される画像メ
モリ１は１度にアクセスして読み出しできるデータは隣
接する画像データの最大ｋｘ文旦個あるが、それより小
さいサイズの隣接するに’　Ｘｉ’の画像データも前記
マスクを行う事により自由にアクセスできる。マスクし
てに’ｘＪｌｊ’個のみを同時にアクセスする事は、メ
モリ・エレメント１ａのチップのイネーブルを操作する
事で容易に可能となる。

次に順を追って、任意の位置の所定画素のメモリアクセ
スの実施例について、メ干り・ユニット構成が４Ｘ４の
場合とｋｘ、Ｑの場合とについて説明し、前記マスクす
るためのチップイネーブルの制御についても説明する。

まずブロックサイズｋｘＪｌを４×４とした場合の実施
例より示す。

第２図の一部分を拡大した図を第５図に示す。

画像メモリ１中任意の４×４のブロックＳの画像データ
を読み出し、これを前述プロセッサ・ユニット２て処理
した後に、任意の４×４のブロックＴに転送する場合の
処理について説明する。

第５図及び第６図上の４×４のます目は、４×４の１６
個のメモリ・エレメント１ａを区切るまず目である。こ
の１６個のメモリ・エレメント１ａに仮にＡａ、Ａｂ、
−・−、Ｂａ、Ｂｂ、−Ｃａ、−Ｄｃ、Ｄｄと名前をつ
ける。まず最初に４×４のブロックＳを読み出す場合、
１６個のメモリ・エレメント１ａの内、メモリ・エレメ
ントＤｄには（ローアドレス、カラムアドレス）として
（Ｎ、Ｍ）が与えられる。メモリ・エレメントＤｂ、Ｄ
Ｃ，Ｄｄには（Ｎ、Ｎ＋１）、メモリ・エレメントＡｄ
、Ｂｄ、Ｃｄには（Ｎ＋１．Ｍ）残りのメモリ・エレメ
ントには（Ｎ＋１．Ｎ＋１）が与えられる。これは前述
したローアドレス・ジェネレータ４．カラムアドレス・
ジェネレータ５により発生される。又、４×４のブロッ
クＳの端点Ｕの位置が定まれば、その水平方向と垂直方
向の位置アドレスを４で割り、その余りの数ｎ。

ｍにより、メ干り・エレメントＡａ〜Ｄｄまでに割りつ
けるローアドレス・カラムアドレスは一意的に決まる事
は明らかである。仮にＵの位置アドレスｕ　（Ｙ、Ｘ）
とすると、 Ｙ＝４Ｎ＋ｎ　（ｎ＝ｏ、１，２．３）Ｘ＝４Ｍ＋ｍ　
（ｍ＝ｏ、１，２．３）例えは、アドレス・ジェネレー
タ４．５ではＭ。

Ｎの情報とｍ、ｎの情報をルックアップテーブル等に人
力し、メモリ・エレメントＡａＮＤｄに与えるアドレス
を出力するような構成も考えられる。この時出力はＭ、
Ｎ、Ｎ＋１．Ｎ＋１のいずれかである事は、前述の説明
より明らかである。

又、この性質を利用して、第７図のように、ルックアッ
プテーブルにｎｌ又はｍを入力し、この値に応じて０．
１を出力し、メモリ・エレメントＡａ〜Ｄｄに与えるア
ドレスＮまたはＭをインクリメントするかしないかの制
御を行えば良い。

ローアドレス・ジェネレータ４ではｎ、Ｎを使用し、カ
ラムアドレス・ジェネレータ５ではｍ、　Ｍを使用する
。

このようにして、４×４の１６個のメモリ・エレメント
に前述したようにアドレス・ジェネレ−り４．５よりア
ドレスか与えられて、同時に１６個のデータを得る事が
できる。

この１６個のデータは、プロセッサ・ユニット２におい
て、何らかの処理をされ、又は何も処理されないで、再
び第５図に示す４×４のブロックＴに転送される。しか
しながら、１６個のメモリ・エレメントＡａ〜Ｄｄから
読み出された画像データそれぞれが必ずしも同じメモリ
・エレメントＡ、ａ〜Ｄｄに転送されるとは限らない。

第５図の４×４のメモリブロックＳか４×４のメモリブ
ロックＴに転送される場合には、４×４のメモリブロッ
クＳのうちメモリ・エレメントＡａから読み出されたデ
ータは、メモリ・エレメントＤｃに転送されなければな
らない。

では、４×４のメモリブロックＳ、Ｔがその端点ｕ、ｖ
を任意の位置（Ｙ、Ｘ）、（Ｙ’　、Ｘ’）を有してい
る時に、メモリ・エレメントＡａ〜Ｄｄの１６個の読み
出しデータがメモリ・エレメントＡａ〜Ｄｄのどのメモ
リ・エレメントに書ぎ込まれれば良いのか説明する。

第５図のように Ｙ　　＝４Ｎ＋ｎ　（ｍ＝ｏ、１．．２．３）Ｘ　　＝
４Ｍ＋ｍ　（ｍ＝ｏ、１，２．３）Ｙ’　＝４Ｐ＋Ｐ　
（Ｐ＝０．１，２．３）Ｘ’　＝４Ｑ＋（１（ｑ＝０．
１．２．３）と表わせる時に、 ｐ−ｎ＝４ｙ’＋ｙ　　（ｙ’＝−１，０ｙ＝ｏ、１，
２．３） ・・・■ ｑ−ｍ＝４ｘ’＋ｘ　　（ｘ’＝−１，０ｘ＝０．１，
２．３） ・・・■ なるｘ、ｙを求める。

まず（Ａａ、Ａｂ、Ａｃ、Ａｄ）からなる行配列Ａを右
方向にＸ回ローテーションする。これを行配列Ａ′と名
付ける。同様に行配列Ｂ、Ｃ，Ｄを右方向にＸ回ローテ
ーションしたものを行配列Ｂ’　、Ｃ’　、Ｄ’　と名
付ける。

次に行配列Ａ’　、Ｂ’　、Ｃ’　、−Ｄ’　より成る
配列（ＡＢＣＤ）’　を下方向に７回ローテーションす
る。

第５図の場合には、第５図によりｎ、ｍ、ｐ。

ｑは３，３，２．１なのは明らかなのでの、■式％式％ 得る。故に前述の説明より次の行列を得る。

右方向に２回ローテーションすると、 行配列 Ａ’　＝　（Ａｃ、Ａｄ、Ａａ、Ａｂ）Ｂ’　　＝　　
（Ｂｅ、Ｂｄ、Ｂａ、Ｂｂ）Ｃ’　　＝　　（Ｃｃ、Ｃ
ｄ’、Ｃａ、Ｃｂ）Ｄ’　　＝　　（Ｄｃ、Ｄｄ、Ｄａ
、Ｄｂ）下方向に３回ローテーションすると、 （Ｂｅ、Ｂｄ、Ｂａ、Ｂｂ） （Ｃｃ、Ｃｄ、Ｃａ、Ｃｂ） （ＤＣ，Ｄｄ、Ｄａ、Ｄｂ） （Ａｃ、Ａｄ、Ａａ、Ａｂ）　　　−■この行列■を下
の基本配列■と対比させて考えて見ると、 Ａａ、Ａｂ、Ａｃ、Ａｄ Ｂａ、Ｂｂ、Ｂｅ、Ｂｄ Ｃａ、Ｃｂ、Ｃｃ、Ｃｄ Ｄａ、Ｄｂ、ＤＣ，Ｄｄ　　　−＝基本配列■基本配列
■はメモリ・エレメントＡａＮＤｄの読み出しデータを
順に左から右、上から下と並べて２次元配列しただけの
もので、行列■は、メモリ・エレメントＡ　ａ　−Ｄ　
ｄに書き込むべきデータを順に並べて２次元配列したも
のに相当する。即ち、例としてメモリ・エレメントＡａ
から読み出されたデータは、配列■を見ると、４行目３
列目に書き込まれる。これを基本配列■を参照すると４
行目３列目にＤＣとなっているので、メモリ・　゛エレ
メントＤｃにメモリ・エレメントＡａの読み出しデータ
が書かれれば良い事がわかる。

補足説明すると、第５図上のメモリ・エレメントＡａの
読み出しデータがＩ）　ｃの位置に書ぎ込まれれば良い
事は容易に気かつくが、このＡａからＤＣの位置への変
位は、位置アドレスＵから■への変位に等しい。又、メ
モリ・エレメント１ａの構成が４×４なので、水平方向
、垂直方向の位置を共に４で割った余りが、メモリ・エ
レメントの変位ｘ、ｙと考えて良い。例えばＵ、Ｖの変
位が４の倍数であれは、変位ｘ、ｙはＯになり、あるメ
モリ・エレメントから読み出したデータは、処理が行な
われた後に、同じメモリ・エレメントに書き込まれるわ
けである。

以上の処理のハードウェア化について簡単に説明する。

第８図は、４×４の１６個のメモリ・エレメント１ａよ
りなるメモリ・エレメント１０から同時に読み出したデ
ータが、プロセッサ・ユニット２で処理され、そのデー
タをそれぞれ４要素ずつＸ変位ローデータ８１において
Ｘの数だけローテーションを行う。その後にｙ変位ロー
データ８２によってｙの数だけローテーションを行い、
それぞれをＡａ〜Ａｄ、Ｂａ　〜Ｂｄ、Ｃａ　〜Ｃｄ、
Ｄａ　ＮＤｄのメモリ・エレメント１ａに書き込む構成
になっている。

尚、ｙ変位ローデータ８２は、人力がそれぞれ４要素の
データなので、Ｘ変位ローデータ８１と全く同じもの４
つで構成できる事は言うまでもない。又、前記ローデー
タは、メモリデータの深みと同じビット数の深みを持っ
ても良いし、１ビツトの深みのものをメモリデータの深
みと同じ数たけ使用しても良い事も言うまでもない。又
、ローデータはシフトレジスタやバレルシフタ等を使用
できる事は容易に推察できる。

さらに−膜化して考えてみると、メモリブロックをｋｘ
Ｊｌのサイズにした場合には、メモリ・エユニット１０
の構成もｋｘＪｌになる。この場合に、任意の位置にあ
るｋＸＵのメモリブロックＳをプロセッサ・ユニット２
で処理した後に、任意の位置のｋｘ、Ｑ、のメモリブロ
ックＴに転送する場合に、 Ｙ＝ｋＮ＋ｎ　（ｍ＝ｏ、１．　・・・、に−１）Ｘ＝
ＪＩＭ＋ｍ　　（ｍ＝ｏ、　　１．−、Ｑ−１）　　　
　’　　、−（Ｎ、Ｍ、Ｐ、Ｑは０，１，２．３・・・
）Ｙ　′＝ｋＰ＋ｐ　　（ｐ＝ｏ、　　１．　　・・・
、に−１）ｘ　′＝父Ｑ＋ｑ　　（ｑ＝ｏ、　　１．　
　・・・、ｑ−１）但し、Ｓの端点の位置アドレスを　
（ｙ、ｘ）、Ｔの端点の位置アドレスを（Ｙ’、Ｘ’）
・・・（１０） なるｎ、ｍ、Ｐ、　ｑを求め、 ｐ−ｎ＝Ｋｙ’＋ｙ （ｙ　’　−１，ｏ、　ｙ　−０，１，２，３，・・・
、に−１）ｑ−ｍ＝交ｘ’＋ｘ （ｘ′−−１，Ｏ，ｘ　−０，１，’２，３．・・・１
文−１）・・・（１１） なｘ、ｙを用いて、例えば第８図のようなＸ変位置−デ
ータ８１、ｙ変位ローデータ８２を使用して処理を行え
ば良い。この場合、Ｘ変位ローデータ８１は、文例の入
力を持ち、０−１−１までのシフトができる。ｙ変位ロ
ーデータ８２は、ｋ個の入力を持ち、０〜に−１までの
シフトができる。しかも、ｙ変位ローデータ８２のに個
の人力はそれぞれ２個の要素をもつため、人力１要素の
ローデータが２個の構成となる。

第１０図に示すように前述のに′ｘＪＪ′のブロックの
同時アクセスのためのメモリ・エレメントのアクセス制
御について説明する。

ｋ’ｘＪＪ′のブロックの端点ｉの位置アドレスを（ｆ
、ｇ）と仮定する。前述の式（１ｏ）に従いアクセスす
るメモリをリードする場合は、Ｙ。

Ｘにｆｌｇを代入し、アクセスするメモリにライトする
場合は、Ｙ′、Ｘ′に１３ｇを代入する。

その結果を式（１１）に代入してｙ、ｘを求めると、第
７図、第８図に示した実施例をｋｘ見に一般化したもの
にもそのまま適用できる。

又、この際に、ｋｘＪｌのメモリ・エレメントのうち、
ｋ’ｘ、９′のメモリ・エレメントのみをチップイネー
ブルにする。このイネーブルにするチップはに′ｘ、Ｑ
′の端点ｉの（ｆ、ｇ）の位置アドレスさえ決まれば、
式（１０）よりｎ、ｍ、又はｐ、ｑが一意的に決まり、
アクセスすべきに’ｘ文′個のメモリ・エレメントも一
意的に決まる。

ところで、今まで・説明した様にｋｘ、Ｑのメモリ・エ
レメントから成るメモリ構成において、リードアクセス
側をに′Ｘｉ′のブロックを同時にアクセスし、ライト
側をｋ”ｘ旦”のブロックを同時にアクセスする場合も
（但し、０≦ｋ　”≦に、Ｏ≦旦°“≦旦）考えられる
が、これも今までの説明と同様である。この場合のメモ
リ・エレメントに与えるチップイネーブルの制御の実施
例を第１４図に示す。

ｋ′ＸＪ１’、ｋ”’ｘＪＪ”のブロックの端点の位置
アドレスを（ｙ、ｘ）、（Ｙ’、Ｘ′）とする時に、式
（１０）よりｎ、ｍ及びｐ、ｑが求まる。このｎ、ｍ及
びＰ、ｑはセレクタのデータ入力に人力される。さらに
セレクタの選択制御信号として、メモリアクセスのリー
ドライト信号Ｒ／Ｗが人力され、リードの時にｎ、ｍを
選択出力し、ライトの時にｐ、ｑを選択出力する。

同様にブロックサイズ、ｋ′、ｕ′及びに°°。

見°′もセレクタに人力され、Ｒ／Ｗ信号が選択制御信
号として人力されている。リード時には、ｋ＝、ｕ′を
選択出力し、ライト時にはに°°。

見°゛が選択出力される。ところで、アクセスするメモ
リ・エレメントはリード側のｎ、ｍ、ｋ”。

交′、又はライト側のに°°、見”、ｐ、ｑが定まれば
一意的に決まる事は明白なので、セレクタから出力され
たこれらのデータはルックアップテーブルに人力し、そ
れぞれｋｘｆＬのメモリ・エレメントのうちアクセスす
るメモリを制御する信号を出力する。

ところでプロセッサ・ユニット２で処理する前後の画像
メモリ１が別のメモリで、しかもそのメモリ構成がそれ
ぞれｋｘ、Ｑ、ＫＸＬの場合には、第１５図の様に、２
つのルックアップテーブルを用いれば良いことは容易に
推察できる。この場合ルックアップテーブル１５１とル
ックアップテーブル１５２は別の内容のテーブルとなる
。

又、ｋ＝に、Ａ＝Ｌとなっても全く問題はない。以上前
述したような構成をすれば、アクセスするメモリ・エレ
メントをｋＸ文旦個メモリ・エレメント全部としないで
、一部マスクする事が可能である。そしてｋＸｉのメモ
リ・エレメントの構成は最大必要とするｋｘＪｌの大き
さに設定すれば良い。

次にメモリ・エレメントをどのようにアクセスして前画
面全体にあたる画像データすべてを処理するか、即ち全
メモリデータのアクセスのスキャン方法について説明す
る。

例えばアクセスする隣接するｋｘ、Ｑのブロックの端点
Ｕの位置アドレス、つまり垂直方向で端から、０から順
に数えた時の番号なＹとし、水平方向で端から、０から
順に数えた時の番号をＸとした時のＹ、Ｘが定まった場
合のメモリのアクセスの仕方は、すでに説明した。それ
では、このＸ。

Ｙをどの様な順番でスキャンして全画像を処理するかの
実施例を説明する。

（第１例） ｋＸＪｌのメモリ・エレメントをアクセスするための画
像データの位置アドレスＹ、Ｘをそれぞれに、Ｕの整数
倍ずつ増減させてスキャンする方法で、例えばはじめに
Ｙ、Ｘを０に設定し、Ｘを順次文ずつ増やす。水平方向
の終点までＸを増やしたら、次はＸをＯに設定し直し、
Ｙをに増やしてまたＸを文ずつ増やす。これをシーケン
シャルに繰り退して全画面又は画面の一部をスキャンす
る。仮りにこれを第１シーケンシヤルスキヤン方式と名
付ける。

（第２例） 又、Ｘ、Ｙの増減を前述のようにシーケンシャルに行わ
ないで、画像全画面のあちらこちらの連続するｋｘｕの
ブロックをとびとびにアクセスし、しかもそのアクセス
する時のＸ、Ｙかに、ｆｌの整数倍の変位である時に、
仮りにこれを第１ランダムスキヤン方式と名付ける。

（第３例） ｋｘＵのメモリ・エレメントをアクセスするための画像
データの位置アドレスＹ、Ｘをそれぞれ整数ずつ増減さ
せてスキャンする方法で、例えばはじめにＹ、ＸをＯに
設定し、Ｘを順次１ずつ増やす。水平方向の終点までＸ
を増やしたら、次にＸを再び０に設定し直し、Ｙを１増
やしてからＸを１ずつ増やしていく。これをシーケンシ
ャルに繰り返して全画面又は画面の一部をスキャンする
。これを仮に第２シーケンシヤルスキヤン方式と名付け
る。この場合、同じメモリデータを何度もアクセスされ
る。

（第４例） 又、Ｘ、Ｙの増減を前述のようにシーケンシャルに行わ
ないで、画像全画面のあちらこちらのｋｘ文のブロック
をとびとびにアクセスし、全Ｘ、Ｙについてこれを実行
する。又は画面全画面の内、連続する一部分全部のＸ、
Ｙについて実行。それがランダムである時に、これを第
２ランダムスキヤン方式と仮りに名付ける。

（第５例） ｋＸＡのメモリ・エレメントを有するメモリ構成におい
て、アクセスするメモリブロックかに′Ｘ文′の時に、
（１≦に′≦に、１≦見′≦旦）位置アドレスＹ、Ｘを
に’、Ｕ′の整数倍ずつ増減させてこれをシーケンシャ
ルに繰り返して全画面をスキャンする方式を第１シーケ
ンシヤルスキヤン方式と区別して、ブロックワイズ・シ
ーケンシャルスキャン方式と名付ける。

（第６例） 又、Ｘ、Ｙの増減を（第５例）のようにシーケンシャル
に行わないで、画像全画面のあちらこちらの連続するに
′ＸＡ′のブロックをとびとびにアクセスし、そのＹ、
Ｘがｋ　′ｘｆｉ　′の整数倍の変位である時に、仮り
にこれをブロックワイズ・ランダムスキャン方式と名付
ける。

（第７例） メモリ・エレメントのｋＸｌのメモリ構成に関係なく、
シーケンシャルにスキャンするもの、例えば任意の数ｄ
′、ｆ’おきにＸ、Ｙを変化させてスキャンするものを
、単にシーケンシャルスキャン方式と呼ぶ。

（第８例） （第７例）でランダムにスキャンする場合や（第４例）
の場合でも、全てのＸ、Ｙの組み合わせについてメモリ
アクセスを行わない場合に、単にランダムスキャン方式
と呼ぶ事にする。

以上のように数々のスキャン方式が考えられるが、これ
とは別に、メモリアクセスには、リード側のメモリアク
セスかあり、このリード側のメモリアクセスのスキャン
方式とライト側のメモリアクセスのスキャン方式が一致
するとは限らない。

又、このスキャン方法はリード側が決まれば、ライト側
のアクセスするＸ′、Ｙ′はプロセッサ・ユニット２の
処理内容で決まる。又、ライト側のスキャン方法を先に
決めてもよい。この場合はリート側のスキャンは処理内
容で決まる。

又、リード側とライト側でのアクセスするブロックサイ
ズｋ”、ｕ′が異なる事もあれば、メモリ・エレメント
構成ｋｘＪ１のサイズが異なる事もある。

［濃度変換、色補正、マスク演算］ 濃度変換、色補正等における処理の場合に、リード側・
ライト側共に、第１シーケンシヤルスキヤン方式を採用
する方式により行ったものをさらに詳細に説明する。

色変換とは、画像データがある特定の色情報をもつ場合
、その色情報を予め定められた特定の他の色情報に変換
する処理である。

マスク演算とは、第２０図に示されるように画像データ
の特定の一部のみをそのまま出力し、それ以外は下地に
対応する画像データ（例えば、白地）を出力する。下地
には白地の他に灰色や無色の地のデータ等を出力するよ
うにしてもよい。

第２０図（ａ）はマスクすべき領域を示すデータであり
、第２０図（ｂ）はマスクされる画像であり、第２０図
（Ｃ）はその出力結果である。

濃度変換は、例えばプロセサ・ユニット内の各プロセサ
・エレメントが第２１図に示されるフローチャートに従
って動作すればよい。ここで、入力値Ｖｌｎに対応する
出力値■。ｕｔは、例えば、ＶＯｕｔ＝１／６４・Ｖｌ
ｎ’・・・（１２）等で規定されており、該４Ｘ４個の
８ビツト長のデータの各々に対して、１個のプロセサ・
エレメントを対応させ、計１６個のプロセサ・エレメン
トよりなるプロセサユニットに、第２図に於ける（Ａ、
Ｂ）のアドレスに相当する４×４個の８ビツト長のデー
タが人力される。該各プロセサ・エレメントは各々並列
に動作し出力データを出力する。このため、一度にアク
セスされた４Ｘ４個の８ビツト長のデータが一度にプロ
セサユニットで処理され、一度に出力されるため高速な
画像処理が可能となる。

それぞれのプロセサ・エレメントは、例えば濃度変換、
色変換、マスク演算等の処理を行う。

濃度変換とは、例えば第１９図で示されるような入力濃
度−出力濃度対応に従って人力値を対応する出力値に変
えて出力するものである。これにより、画像のコントラ
ストを強調したり、明暗の調子を変化させることができ
る。（１２）式に従った演算を実行する。

色変換とは、例えば、プロセサユニット内の各プロセサ
・エレメントが第２２図に示されるフローチャートに従
って動作すればよい。ここで色情報は、例えばＲ，Ｇ、
Ｂの組合わせで表現されるもので、前記画像メモリをＲ
用、Ｇ用、Ｂ用にそれぞれもち、各８ビツトのデータ長
で保持されているものである。この場合、対応するＲ用
、Ｇ用、Ｂ用の画像メモリセルには、１個の同一のブロ
セサ・エレメントか対応している。このうちの特定のＲ
，Ｇ、Ｂの値の組み合わせを指定色として予め登録して
おき、変更後の色情報も同様にあるＲ、Ｇ、Ｂの値の組
み合わせとして予め登録しておくものである。指定色は
複数あっても、もちろんよい。

マスク演算とは、例えばプロセサユニット内の各プロセ
サ・エレメントが第２３図に示されるフローチャートに
従って動作すればよい。ここで、マスク情報とは、前記
画像メモリの各セルにそれぞれビット対応するビットマ
ツプメモリで構成されるメモリ内に保持されるビットデ
ータであり、マスク内であるか否かを示すデータである
。この場合もマスクメモリと画像メモリの対応するセル
に１個の同一のプロセサ・エレメントが対応するもので
ある。

前記プロセサユニット内のプロセサ・エレメント相互間
での通信を行い得るようにしておけは、プロセサユニッ
ト内の空間フィルタリング処理。

認識、圧縮、復号等の処理を実行させることも可能であ
る。

［第２の実施例］ 同時にｋｘＪ１個のデータをアクセスするためのｋＸＵ
個のメモリ・エレメントへの画像データの割り付けの第
２の実施例について説明する。

第１６図は画像１画面の上方をデータに置き換えた状態
を示す図で、これを水平方向父等分に分割し、垂直方向
に等分に分割する。この時にｋＸＪＪに分割されたエリ
アを説明のために、（０，０）、　（０，１）、・・・
（Ｏ，！；Ｌ）、・・・、（ｋ、旦）とすると、この１
つ１つのエリアを第１７図に示すように１つ１つのメモ
リ・エレメントに割り付ける。割り付は方は、第１６図
に示す破線斜線の部分を、各々のメモリ・エレメントの
０番地に割り付け、次に隣りの画像データを各々のメモ
リ・エレメントの１番地に割り付け、同様にエリア内の
１ラインすべての割り付けが終わったら、２ライン目を
同様に左から右へと割り付け、すべての画像データを割
り付ける。すると、ｋｘｆＬ個の全てのメモリ・エレメ
ントに対し、第４図に示すローアドレス・ジェネレータ
４、及びカラムアドレス・ジェネレータ５が与えるアド
レスが全て同一である時に、第１６図に示す斜線部のよ
うに、とびとびの画像データを一度にアクセスする事が
できる。

この様な構成をとる事により、あるアドレスを指定して
画像メモリ１をリードして、プロセッサ・ユニット２に
おいて処理を受けた後に、ｋｘＡ個のメモリ・エレメン
ト１ａにライトする際のアドレスを変える事なく、デー
タを書き込める可能性が生じる。例えば、第１６図に示
す様に、前記エリアがＫＸＬ（１）画素データで構成さ
れる場合に、画像１画面中の１部分を水平方向にＬの整
数倍、垂直方向にＫの整数倍の変位の移動や転送等の処
理を行う場合にはリードアドレスとライトアドレスは同
一で構わない。このために、ローアドレス・ジェネレー
タ４．カラムアドレス・ジェネレータ５等のアドレス制
御関係の負荷が極端に減る。

この移動や転送の処理はプロセッサ・ユニット２におい
て処理される。プロセッサ・ユニット２には、第１６図
に示す破線斜線で示す様にｋｘ文旦個画像データ、それ
も画面全体にわたる画像データが入力され、そのデータ
の１つ１つは水平方向と垂直方向にり、にの整数倍の変
位をもっているので、プロセッサ・ユニット２内でｋｘ
旦個のデータの交換や移動転送を行い、メモリ・エレメ
ントの全アドレスについて、０から順番にシーケンシャ
ルに処理を実行すれば良い。この結果、画面全体での処
理ができる。

本実施例中、ｋＸＭ個のメモリ構成を例えばｌｘｕ、ｋ
ｘｌ等の構成にして、画像１画面中の水平１ライン、又
は垂直１ラインを各メモリ・ユニットに割り付ける事に
より、プロセッサ・ユニット２における処理が画像１ラ
イン分のヒストグラム演算や、−次元フーリエ変換等の
各種画像処理に適応できる事は類推できる。又、複数画
素同時アクセスの際に、画像１画面中のデータをどのメ
モリ・エレメントのどの番地に割りつけるかを限定する
ものではない。

このメモリ構成の場合の適用例について説明しよう。移
動等の場合は前述したが、回転についての説明を行う。

説明を簡単にするためにｋｘ、Ｑ分割によるｋｘ文旦個
メモリ・エレメント構成を仮りにに＝−Ｑとして旦×文
として説明を行う。又、分割された１エリアＫｘＬもに
＝Ｌとして説明を行う。この場合に画像１画面を画像の
中心を中心として、＋９０°、−９０°、＋１８０°回
転する場合に、プロセサユニットでは旦×旦のデータを
それぞれ交互に交換して＋９０°、−９０°の処理では
文×旦のデータを中心に対して９００ずつの位相を持つ
４つのデータのローテーションをす×文の旦２／４個に
ついて行う。

例えば、対角同志４つのデータをローテーションする。

１８０°の回転では、中心に対して１８０°ずつの位相
を持つ２つのデータのローテーシヨンを見２／２個につ
いて行う。この操作により、画像１画面について大まか
な回転が行われる。これは第２４図から第２５図への見
×文例のエリアからエリアへの回転になる。実際には、
同一エリア内でも同様に＋９０°、−９０’、＋１８０
°等の回転が行われなければならない。

このエリア内での回転操作を加えないと、画像１画面内
の回転が完全にならない。このエリア内での回転操作に
ついて説明する。この操作はメモリ・エレメントをリー
ドした時のアドレスを変換してライトする時のアドレス
にする処理で、表１に示す様なアドレス変換をする。

一以下余白一 表１ これを具体的に実施したブロック図が第１８図である。

図中、選択信号は回転角に応じて変化し、セレクタ１８
１，１８２，１８３，１８４の選択制御信号として人力
される。

通常回転角が０°の時は、ローアドレス・ジェネレータ
４．カラムアドレス・ジェネレータ５の出力は、それぞ
れセレクタ１８１，１８３及びセレクタ１８２，１８４
を通って、そのままメモリ・エレメントのロー、カラム
のアドレスに供給される。また、回転角は９０°、−９
０°の時には、セレクタ１８１，１８２の出力ａ、ｂは
それぞれカラムアドレス、ローアドレスが出力される。

回転角が００．１８０°の時には、セレクタ１８１．１
８２の出力ａ、ｂはそれぞれローアトレス、カラムアド
レスが出力される。さらに、回転角が９０°の時と１８
０°の時には、セレクタ１８４は１８６の出力を選択す
る様に動作し、回転角が一９０°の時と１８０°の時に
、セレクタ１８３は１８５の出力を選択するように動作
する。演算器１８５，１８６はエリアの１辺の長さしか
ら人力データを減算したものを出力する。この様な構成
により表１に示す処理が行われ、画像１画面全てにわた
る回転が行われる。

次にメモリ・エレメントをどのようにアクセスして全画
面全体にあたる画像データ全てを処理するか、即ち、全
メモリデータのアクセスのスキャン方法について説明す
る。

例えは、アクセスする隣接するｋｘ、Ｑのブロックの端
点Ｕの位置アドレス、つまり垂直方向で端から、０から
順に数えた時の番号をＹとし、水平方向で端から、０か
ら順に数えた時の番号をＸとした時の、Ｙ、Ｘか定まっ
た場合のメモリのアクセスの仕方は既に説明した。それ
ては、このＸ。

Ｙをどの様な順番でスキャンして、全画像を処理するか
の一実施例を説明する。

メモリ・エレメントに与えるアドレスのスキャンの一例
について説明すれば、１画面をｕｘｌの領域に分割した
時の各エリアが、それぞれの各メモリ・エレメントに対
応するので、画像１画面をスキャンするには、各メモリ
・エレメント全てに同じアドレスを与えて、アドレスを
Ｏから順にインクリメントしてゆけはよい。メモリ・エ
レメントのアドレスは、カラムアドレス、ローアドレス
アドレスがあるので、カラム、ロー共にまず０とし、カ
ラムを０から最終番地までインクリメントする。その後
にローアドレスをインクリメントした後に、又、カラム
を０から最終番地までインクリメントする。これを繰り
返してメモリ・エレメントの全てをアクセスする。

ところて、画像の回転処理について、さらに詳細な実施
例を以下に示す。

原画の複数ブロックに同時にアクセスし、並列的に各ブ
ロックからのデータを人力し、これを並列に処理し出力
する場合に、画像を０°、９０°、１８０°、２７０°
の回転処理をして出力する方法を説明する。

第２４図は原画をブロックに分けて示したもので、２５
６画素×２５６画素の領域を４画素×４画素より成るブ
ロックで分割した状態を示している。

第２５図は原画を各ブロック単位で半時針目りに９０°
回転した状態を示している。第２６図は第２５図の状態
の各ブロック内で画素単位で半時針目りに９０°回転し
た状態を示している。

第２７図及び第２８図は、第２４図で示す原画の各ブロ
ックで、ブロック内の各画素の位置関係を示すための図
である。第２４図及び第２５図では、各ブロック内にお
ける各画素の位置関係は同じである。これを第２７図で
表現しているとすると、各ブロック内で各画素を半時計
方向に９０゜回転した状態は第２８図で表現される。

原画を半時計方向に９０°回転した画像を得るには、第
２５図で表現された原画を第２６図になるようなブロッ
ク同志の関係として扱い、さらに各ブロック内の画素を
第２７図から第２８図で表わされるような関係に変えて
やることで実現で診る。

第２９図は前記一連の処理を実施する回路構成例のブロ
ック図である。１６０１．１６０２はともに第２４〜２
８図に示した原画の各画素を保持している画像メモリで
あり、１６０１は入力端メモリ、１６０２は出力側メモ
リである。また、１６０３は並列に読み出される各画素
データに対応しである処理回路より成る演算回路である
。各ブロックに対して、１個ずつの処理回路をもち、該
処理回路には、各ブロックからのデータをそれぞれ入力
し、出力側の対応する各ブロックに処理後のデータを出
力する。１６０４はブロックデータ選択回路であり、第
３０図にその詳細を図示されている。１６０５は入力側
のメモリの各ブロック内のどの位置（ブロック内アドレ
ス）にアクセスするかを示すアドレスを出力する回路で
ある。

１６０６は出力側のメモリの各ブロック内のどの位置（
ブロック内アドレス）にアクセスするかを示すアドレス
を出力する回路である。１６０７は制御回路であり、回
転角に応して１６０４゜１６０５及び１６０６を制御す
るものである。

１６０４のブロックデータ選択回路は、ブロックの数分
（この例では６４個）の第３０図で示されるセレクタで
構成される。各セレクタはそれぞれ出力側メモリの１個
のブロックに対応しておす、出力側メモリのブロックの
第１行、第５列（以下（ｉ、ｊ）と記す）のブロックに
対応するセレクタには、入力側メモリのブロックの（ｉ
。

ｊ）、（ｍ　　ｊ＋１．ｉ）、（ｍ−ｉ＋１．ｍ−ｊ＋
１）、（ｊ、ｍ−ｊ＋１）の４つのブロックからのデー
タが入力されている。ｍは対称とする入力及び出力側メ
モリがともにｍブロック×ｍブロックであることを意味
し、本実施例はｍ＝８で説明しである。また、１≦ｉ≦
ｍ、１≦ｊ≦ｍである。

制御回路１６０７は原画を半時計方向に００回転するの
であれば、各セレクタが（ｉ、ｊ）を出力する様に１６
０４を制御し、同様に９０°であれば（Ｊ、ｍ−ｊ＋１
）、１８０°であれば（ｍ−ｊ＋１．Ｍ−ｊ＋１）、２
７０°　であれ−ば（ｍ−ｊ＋１．ｉ）を選択するよう
に制御するものである。これにより、第２４図から第２
５図に対応する変換を実現する。

また、制御回路１６０７は、１６０５及び１６０６のブ
ロック内アドレスを制御する。ブロック内には、ｎ画素
かけるｎ画素の画素が存在し、その中の（ｋ、Ｊｌ）の
位置の画素に出力する場合には、入力端のブロックでの
ブロック内アドレスは、原画を半時計方向に０６回転し
て出力するには（ｋ、ｎ）とし、同様に９０°であれば
１、、ｎ−に＋１）、１８０°であれば（ｎ−に＋１．
ｎ−党＋１）’、２７０°であれば（ｎ一旦＋１．ｋ）
となるように制御する。（本実施例ではｎ＝４である。

）これは、１６０５を例えは第３１図に示すようにルッ
クアップテーブルで構成し、１６０６は例えば第３２図
に示すようなカウントアツプカウンタで構成することで
実現できる。１６０５及び１６０６は反対に第３２図を
１６０５に、第３１図を１６０６にするように構成して
ももちろんよい。これにより、第２５図から第２６図（
あるいは、第２７図から第２８図）に対応する画素の変
換を実現する。

また、第２９図のかわりに、第３３図のように演算回路
の出力側にブロック領域選択回路を配してももちろんよ
い。この場合は、演算回路の各処理回路よりの出力が、
それぞれ４つずつブロック領域選択回路の各セレクタに
入力されることになる他は、第２９図の場合と全く同様
である。

以上本実施例によれば、回転に対応する位置にある複数
の画素のデータを同時に取り込むことにより、高速な処
理が可能であり、かつ小規模の回路で回転操作を実現で
きる。

さらに後述する実施例について補足説明を加えられる。

今、ｋｘＪＪ個のメモリ・エレメントに与えるアドレス
を、前述のように０番地から最終番地まで順にスキャン
する時には、全画面の１　／　ｋ　ｘ　ｌの面積に相当
する各エリアの画像データがｋＸＪ１個の各メモリ・エ
レメントより出力されるが、１つのメモリ・エレメント
のみに注目すれば、前記エリア１つに相当する部分の画
像が水平方向、垂直方向順次スキャンされ読み出されて
来る。これを従来画像１画面にわたり、水平方向、垂直
方向に順次スキャンされる画像の処理を適用すれば、ｋ
ｘ４１倍の処理速度を得る事が可能である。しかも扱う
画像エリアが小さくなるために、例えばラインバッファ
等が小さくなる。このために、プロに セッサユニット２をアレイプロセッサ等に容易に構成で
きる。詳細な説明に関しては以下に説明する。

前述の説明のように、メモリの読み出しを順次スキャン
しながら、空間フィルタ処理を行うプロセッサユニット
２にｋＸ１個のメモリ・エレメントからの画素データが
順次入力される。プロセッサユニット２は後述するが、
その構成要素であるプロセッサエレメント１つ１つが前
述のｋＸＪ１個に分割された領域１つ１つに相当する長
方形のエリアの水平複数ライン分のバッファを内蔵し、
二次元の空間フィルタ処理を行われた後に、書き込み側
に順次リード側と同じスキャンで書き込まれる。以下に
、その実施例を詳細に説明する。

第３４図〜第３７図は説明の簡単なために、１画面を２
×２に区分し、メモリ・エレメントは２ｘ２の４個の構
成となる。この場合に、第３４図に示す様に、各区分内
を同時水平方向スキャンと垂直方向スキャンを繰り返す
ように、リード側の画像メモリを読み出すが、前述した
様に画像をメモリに割り付けしているので、この時にア
クセスするメモリアドレスは、全メモリアドレスに対し
て水平アドレスをＯ〜最終番地を繰り返す毎に、垂直番
地を０〜最終番地まで１つずつインクリメントする。

第３６図は実施例でリード側の画像メモリを構成するメ
モリ・エレメントＲ−１，Ｒ−２’。

Ｒ−３，Ｒ−４は第３４図に示す領域１、領域２、領域
３、領域４の各々の画像が記憶されている。

ところで、リード側の画像メモリに与えられるアドレス
は制御回路で制御されえるアドレス生成器によりメモリ
・エレメントＲ−１〜Ｒ−４に同一のアドレスを与えら
れ、そのアドレスは前述のようにスキャンされる。メモ
リ・エレメントＲ−１〜Ｒ−４より読み出された画像デ
ータは、それぞれプロセッサエレメント１〜４に入力さ
れる。プロセッサユニットを構成するプロセッサエレメ
ント１〜４は制御回路より必要な制御信号を人力された
り、処理内容の指示が行われる。各プロセッサエレメン
ト１〜４で空間フィルタ処理を行うが、プロセッサエレ
メント１〜４ではそれぞれラインバッファを持っている
ので、水平アドレスがアドレス生成器から供給される。

またはプロセッサエレメント１〜４の内部で生成される
。

各プロセッサエレメント１〜４で空間フィルタ処理を行
われた出力データはそれぞれライト側の画像メモリを構
成するところのメモリ・エレメントＷ　＝　１〜Ｗ−４
に書き込まれる。この時に、ライト側の画像メモリを構
成するメモリ・エレメントＷ−１〜Ｗ−４には同一のア
ドレスが与えらえるが、リート側メモリに与えられるア
ドレスを遅延したアドレスが与えらえる。この遅延量は
プロセッサユニットで空間フィルタ処理するために設け
たラインバッファ等における注目画素の遅延量に相当す
る。

ところで、以上の様な説明の構成で、画面全体のほとん
どの空間について空間フィルタ処理を行う事ができるが
、第３５図に示す様な斜線部及び灰色部については、各
領域の周辺部であるために、空間フィルタの２次元処理
マスクがはみ出してしまうために未処理となる。この未
処理のエリアを補間するために、制御回路はアドレス生
成器に対し斜線部、灰色部とその周辺に相当するメモり
のアドレスの生成を行わせ、リード側画像メモリより画
像データを順次取り込み、制御回路内のＣＰＵにより空
間フィルタ演算を行う。演算結果はライト側画像メモリ
に書き込まれるが、そのアドレスはリード側メモリと同
様に、制御回路がアドレス生成器を制御してライト側画
像メモリのアドレスを与える。前記実施例では制御回路
内のＣＰＵにより空間フィルタ処理を行う事により若干
処理時間がかかるが、第３５図に示す斜線部、灰色部は
画面前面に対する比率は非常に低く、処理時間に与える
影響はほとんど無視できる。

又、このＣＰＵによる演算処理を行わない場合の実施例
を以下に述べる。

第３８図は本実施例の簡単なブロック図であり、画面全
体を３×３の領域に分割区分している点とデータ制御回
路を備えている煮貝外はほとんど前の実施例と同じなの
で、相違点のみに注目して以下に本実施例を詳述する。

また、本実施例では１画面を３×３の領域分割区分した
時の実施例であるが、ｍｘｎの領域に分割区分した場合
（以下、一般の場合と言う）についてもあわせて説明す
る（ｍ、ｎは正の整数）。

第３７図（ａ）、（ｂ）は３×３に区分された画面全体
をどのようにスキャンするかを示した図である。

領域分割された各エリアに対し、図のように破線で示し
た拡張エリアを想定し、拡張エリアの出力を各プロセッ
サエレメントに人力する。この拡張エリアは例えば領域
（１，１）に対し、第１実施例に示すような空間フィル
タ処理後の未処理の部分、特に領域（１，１）と領域（
１，２）。

（２，１）、（２，２）の境界周辺の未処理になる部分
をカバーできる大きさに拡張されている。

また、任意の領域（ｋ、Ｑ）（但し、１≦に≦ｍ、１≦
旦≦ｎ）に対しても、領域（ｋ、ｌ＞と領域（ｋ、す＋
１）、　（ｋ＋１．文）、　（ｋ＋１゜旦＋１）の境界
周辺の未処理になる部分が空間フィルタ処理してもカバ
ーで参る様に拡張する。

例えば、プロセッサユニットで３×３の平滑化処理を行
う様な場合には、各領域（ｋ、ｕ）で、右端では１画素
分未処理になる。又、隣接する領域（ｋ、ｌ＋１）では
左端で１画素未処理になるので、合計２画素分領域（ｋ
、ｆｌ＞を右方向に拡張する。同様に下方向にも２画素
分の拡張が必要になる。

この拡張された領域に対し、第３７図（ａ）。

（ｂ）のようにスキャンしながら各拡張された領域（１
，１）〜（３，３）はプロセッサニレメン１−（１，１
）〜（３，３）に入力される。ここで簡単にメモリ・エ
レメントに与えるアドレスについて説明すると、制御回
路はアドレス生成器に対し、水平アドレスを０から順に
最大番地までインクリメントさせる。その後に右方向に
拡張したエリアの番地までＯからインクリメントする。

右方向に２画素拡張ならば、０．１とアドレスをインク
リメントした後に、また水平方向アドレスは０番地を出
力する。次に垂直アドレスな０からインクリメントして
前記水平アドレスのスキャンを繰り返し、再び垂直アド
レスをインクリメントして前記水平アドレスのスキャン
を繰り返す。これを繰り返す後に、垂直アドレスが最大
番地になり、水平アドレスのスキャンが繰り返されると
、次には垂直アドレスを０にして、下方向に拡張したエ
リアの番地までこれを繰り返す。この時に各拡張された
エリア（１，１）〜（３，３）までの出力がプロセッサ
エレメント（１，１）〜（３，３）に対応するようにす
るために、データ制御回路がデータを中継している。

次にデータ制御回路について説明する。データ制御回路
は第３９図のようになっている。一般の場合にはｍｘｎ
個の４ｔｏｌセレクタにより構成される。

セレクタのその出力がプロセッサエレメント（１，１）
に出力されるものはメモリ・エレメント（１，１）、（
１，２）、（２，１）、（２，２）がその入力となって
いて、各セレクタは制御回路からの選択制御信号により
、４つの入力から１つを出力する。ところで、セレクタ
の出力がプロセッサエレメント（ｋ、ｆＬ＞に出力され
る場合の人力はメモリ・エレメント（ｋ、ｌ、（ｋ。

交＋１）、（ｋ＋１．旦）、（ｋ＋ｔ、ｆＬ＋ｔ）であ
る。但し、任意のに１文により、領域分割ｍ、ｎに対し
、ｋ＋１．、ｌ＋１がそれぞれｍ、　ｎを越えてしまう
場合には、特に入力領域区側には、何も人力しないかダ
ミーのデータを入力する。

次に制御回路から出力するセレクタの選択制御信号につ
いて説明する。制御回路が前述したようにアドレス生成
器を制御して、水平アドレスを０から最終番地にインク
リメントした後に０から拡張エリアの番地にスキャンす
る間、即ち、（ｋ。

見＋１）の領域に重なった時は、出力（ｋ。

文士１）を選択出力する。又、垂直アドレスも０から最
終番地までインクリメントした後で、０から拡張したエ
リアの番地（例えば３×３の空間フィルタ処理では１）
までスキャンする間、即ち、（ｋ、ｌの領域拡張が（ｋ
＋１．ｕ）の領域に重なっている場合は、（ｋ＋１．Ｍ
）を蓬択出力する。又、この２つの場合、即ち、拡張し
たエリアが（ｋ＋１．　旦＋１）に重なっている場合は
、メモリ・エレメント（ｋ＋１．　旦＋１）の出力を選
択する様に制御回路がプロセッサユニットとライト側画
像メモリとの間のデータ制御回路について補足説明すれ
ば、第３９図と同様の回路構成であるが、そのセレクタ
出力かメモリ・エレメント（ｋ、Ｕ）に出力される場合
の人力は、（ｋ。

交）、（ｋ、旦−１）、（ｋ−１，旦）、（ｋ−１、ｆ
ｌ−１）となる。又、第３７図で示した様な拡張領域が
、領域（ｋ、Ｕ）に対して左、下、左下の３領域の未処
理部分までもカバーするのではなく、領域（ｋ、　父）
内の上、下、左、右の未処理部分のみをカバーする様に
領域拡張した場合には、このプロセッサユニットとライ
ト側画像メモリの間のデータ制御回路が不要となる。こ
の場合には、リード側の画像メモリとプロセッサユニッ
ト間のデータ制御回路にはセレクタの出力（ｋ。

旦）に対し、（ｋ、　　旦）、　　（ｋ−１，交−１）
。

（ｋ−１，文）、（ｋ−１，Ａ＋１）、（ｋ、見−１）
、（ｋ、旦＋１）、（ｋ＋１．見−１）。

（ｋ＋１．見）、（ｉｃ＋＋、文＋１）が人力されれば
良い事は第３７図（ｂ）より容易に推察できる。さらに
補足して説明すれば、拡張領域に含まれる９領域、つま
り９つのメモリ・エレメントのデータはセレクタで選択
されて、プロセッサユニット内のプロセッサエレメント
（ｋ、　！；Ｌ）に人力される必要があり、データ制御
回路を必要とするが、ｋｘＪ１個のセレクタを制御する
。

次に、データ制御回路により出力されたデータはそれぞ
れプロセッサユニットを構成するプロセッサエレメント
に入力されるが、プロセッサニレメント（１，ｔ）〜（
３，３）は拡張した領域複数ライン分のラインバッファ
を持っていて、空間フィルタ処理を施した後に、データ
制御回路を通し、ライト側画像メモリを構成するメモリ
・エレメント（１，１）〜（３，３）に出力される。こ
のデータ制御回路も前述のものと同様で、空間フィルタ
処理の結果か拡張された部分の領域の時に補正する。こ
の時にアドレス生成器からライト側画像メモリの各メモ
リ・エレメントに与えるアドレスは同一である。しかし
ながら、リード側画像メモリに与えるアドレスよりプロ
セッサエレメントで遅延する量の遅延が行われる。又、
この時に拡張した領域に空間フィルタ処理をかけても、
拡張した領域の周辺部はやはり空間フィルタ処理が行わ
れない。例えば、３×３の平滑化等の処理の場合は、拡
張したエリアより、左、右、上、下、１画素幅ずつ出カ
ニリアが小さくなる。この空間フィルタ処理を行われた
領域のデータが出力される時のみライト側画像のメモリ
をイネーブルにする。

プロセッサエレメントでは空間フィルタ処理を行うと、
その出力する領域の上、下、左右の幅が小さくなり、（
ｋ、ｎ＞の領域と同サイズに戻り、しかもそれがライト
側画像メモリのメモリ・エレメント（ｋ、ｎ＞に対応す
るので、プロセッサユニットとライト側画像メモリとの
間のデータ制御回路が不要となる。

次に、プロセッサユニットを構成するプロセッサエレメ
ントについて詳細に説明する。

第４０図は３×３の平滑化空間フィルタの一例である。

リード側メモリ・エレメントからデータ制御回路を介し
てプロセッサエレメントに入力された画像データは、ラ
ッチ２６０４、ラインバッファ２６０１に人力される。

又、ラインバッファ２６０１の出力はラッチ２６０７及
びラインバッファ２６０２に人力される。そしてライン
バッファ２６０２の出力はラッチ２６１０に入力される
。ラインバッファ２６０１．２６０２はカウンタ２６０
３により与えられたアドレス、又は図示しないが、第３
８図に示す様にアドレス生成器に与えられたアドレスが
供給される。カウンタ２６０３は拡張領域の水平の１画
素おきに制御回路から画像転送りロックを与えられ、ア
ドレスのカウントアツプを行い、水平１ライン毎にクリ
ア信号が制御回路より入力されてアドレスがクリアされ
る。又、ラインバッファは入出力信号が同時にライト、
リードできる。

この動作のためにラッチ２６０４．２６０７゜２６１０
は連続する水平３ライン分のある位置の画素データが人
力される。又、ラッチ２６０４〜２６１２はＤ−ｔｙｐ
ｅのフリップフロップで構成され、前記の制御回路から
の画像転送りロックにより順次ラッチ２６０４，２６０
７．２６１０の出力は、ラッチ２６０５．２６０８．２
６１１を経てラッチ２６０６，２６０９．２６１２へと
出力される。

この時にラッチ２６０４〜２６１２の出力は、画像１画
面中の連続する３×３の画素である。この出力は加算器
２６１３に人力され、全画素の合計をとられた後に、除
算器２６１４に人力され１／９倍されて、つまり３×３
の平滑化処理を行われてライト側メ“す）゛レメント又
はライト側メモリ・エレメントにつながるデータ制御回
路に出力される。以上で本発明第２実施例について説明
したが、プロセッサユニットを構成するプロセッサユニ
ットをＣＰＵ等のプロセッサで構成で診る事は言うまで
もない。

又、２つの実施例共に、１画面の周辺部、即ち、第３５
図に示す灰色の部分の空間フィルタ処理ができない事は
言うまでもない。

以上述べたように、画像１画面をｍｘｎの領域に分割し
区分したために、１つのメモリ・エレメントの受は持つ
画像領域が小さくなり、それに対応する空間フィルタ処
理プロセッサが、小領域のラインバッファを持つだけで
済むようになり、内部に複数ラインのバッファを持つＬ
ＳＩ化されたプロセッサ等の利用が可能となった。又、
プロセッサ等としてＣＰＵを利用したり、内部ＲＡＭを
持つＣＰＵ等も利用できるようになった。同時にｍｘｎ
の複数の領域を同時に空間フィルタ処理を行うために、
処理の実行時間が極端に減少する。

以上本実施例によれば、ｍｘｎのメモリ・エレメントの
構成をとる事で、同時にｍｘｎ個の画素をアクセスし処
理する事ができ、高速な画像処理を行う事ができる。

又、１画面中の連続するｍｘｎ画素を同時にアクセスで
きるようにｍｘｎ個のメモリ・エレメントに振り分ける
方式や、１画面中に散在するｍｘｎ画素を同時にアクセ
スできるようにｍｘｎ個のメモリ・エレメントに振り分
ける方式等の構成をとる事により、前者の場合は連続す
る小空間の２次元フィルタ処理、後者の場合は移動等の
処理が容易になる等、画像処理に適した処理を行うため
のメモリアクセスが可能となる。

更に、本実施例によれば、ｋｘＪ１個のメモリ・エレメ
ントの構成により、全部のメモリ・エレメントをアクセ
スする事なく、マスクする事が可能となる。つまり、空
間フィルタ等の処理を行う場合等には、処理結果が１×
１等の小さなブロックサイズになる処理が多いが、この
様に、メモリ・エレメントの構成のサイズとアクセスす
る画像のサイズが異なる処理を可能ならしめた。

［発明の効果コ 本発明により、有限個の少数のプロセッサの並列処理に
より高速の画像処理を行う画像処理装置を提供できる。

【図面の簡単な説明】

第１図は本実施例の画像処理装置の構成を示す図、 第２図は画像１画面をメモリ・エレメントの番地に対応
させる図、 第３図は４×４個のメモリ・エレメントから成るメモリ
全体を示す図、 第４図はメモリとそれに与えるアドレス生成器の図、 第５図は画像の１部分を示す図、 第６図は画像１部分のメモリ割り付けを示す図、 第７図はメモリアドレスの制御回路を示す図、第８図は
画素データ制御のブロック図、第９図（ａ）、（ｂ）は
本実施例の他の画像処理装置の構成を示す図、 第１０図は画像１画面を示す図、 第１１図はｋｘＱ個のメモリ・エレメントを示す図、 第１２図、第１３図は１個のメモリ・エレメントを示す
図、 第１４図、第１５図はメモリ・エレメントアクセスの制
御回路を示す図、 第１６図は画像１画面を示す図、 第１７図はｋｘ１個のメモリ・エレメントを示す図、 第１８図はアドレス変換回路を示す図、第１９図は濃度
変換を説明するための図、第２０図はマスク演算を説明
するための図、第２１図は濃度変換の手順を示すフロー
チャート、 第２２図は色変換の手順を示すフローチャート、 第２３図はマスク演算の手順を示すフローチャート、 第２４図は回転処理前の画像データ配列を示す図、 第２５図は画素ブロックの範囲で回転を行った状態を示
す図、 第２６図はブロック内で画素単位で回転を行った状態を
示す図、 第２７図は回転処理前及び画素ブロック単位での回転処
理後のブロック内での画素配置を示す図、 第２８図は画素ブロック内で回転処理を行った後のブロ
ック内での画素配置を示す図、第２９図は回転処理を実
施する回路のブロック構成側図、 第３０図はブロックデータ選択回路を示す図、第３１図
はブロック内アドレス変換回路の実現側図、 第３２図は変換前のブロック内アドレス発生回路を示す
図、 第３３図は回転処理を実施する回路の他のブロツク構成
例図、 第３４図は画像上の領域区分及びスキャンを示す図、 第３５図は空間フィルタ処理されない部分を示す図、 第３６図は空間フィルタ処理を行う画像処理装置の構成
を示す図、 第３７図（ａ）は領域区分の拡張及びスキャンを示す図
、 第３７図（ｂ）は区分された領域の一部を示す図、 第３８図は空間フィルタ処理を行う画像処理装置の他の
構成を示す図、 第３９図はデータ制御回路を示す図、 第４０図はプロセッサエレメントを示す図である。 図中、１・・・画像メモリ、ｌａ、Ｉｂ・・・メモリ・
エレメント、２・・・プロセッサ・ユニット、２ａ・・
・プロセッサ・エレメント、３・・・周辺部、４・・・
ローアドレス・ジェネレータ、５・・・カラムアドレス
・。 ジェネレータ、９１・・・入力端画像メモリ、９２・・
・プロセッサ・ユニット、９３・・・出力側画像メモリ
、９４・・・制御回路、９５・・・人力装置、９６・・
・出力装置である。 特許出願人　　　キャノン株式会社 「−１ 代理人　弁理士　　　　犬　塚　康　徳　（杷１糸λ　
１１・・　、ｊ 第２図　　　　第３図 第４図 第５図 第７図 （ａ）　　　　　　　　　　（ｂ） 第２０図

Claims (6)

【特許請求の範囲】
1. （１）他のメモリと独立にアドレスを指定してアクセス
   することができる複数のメモリ・エレメントから成り、
   隣接する所定領域内の画素データが同一番地に割付けら
   れ、前記所定領域上で同一位置に対応する画素データが
   同一の前記メモリ・エレメントに割付けられる画像メモ
   リと、 前記メモリ・エレメントに対応する複数のプロセッサ・
   エレメントから成り、前記画像メモリ内の複数画素を同
   時に処理するプロセッサ・ユニットとを備えることを特
   徴とする画像処理装置。
2. （２）プロセッサ・ユニットは画像の濃度変換をするこ
   とを特徴とする特許請求の範囲第１項記載の画像処理装
   置。
3. （３）プロセッサ・ユニットは画像の色変換をすること
   を特徴とする特許請求の範囲第１項記載の画像処理装置
   。
4. （４）プロセッサ・ユニットは画像のマスク演算をする
   ことを特徴とする特許請求の範囲第１項記載の画像処理
   装置。
5. （５）他のメモリと独立にアドレスを指定してアクセス
   することができる複数のメモリ・エレメントから成り、
   隣接する所定領域内の画素データが同一番地に割付けら
   れ、前記所定領域上で同一位置に対応する画素データが
   同一の前記メモリ・エレメントに割付けられる画像メモ
   リと、 前記メモリ・エレメントに対応する複数のプロセッサ・
   エレメントから成り、前記画像メモリ内の複数画素を同
   時に処理するプロセッサ・ユニットと、 前記所定領域内の画素データを縦横にローテーションす
   るローテーション手段とを備えることを特徴とする画像
   処理装置。
6. （６）他のメモリと独立にアドレスを指定してアクセス
   することができる複数のメモリ・エレメントから成り、
   隣接する所定領域内の画素データが同一番地に割付けら
   れ、前記所定領域上で同一位置に対応する画素データが
   同一の前記メモリ・エレメントに割付けられる画像メモ
   リと、 前記メモリ・エレメントに対応する複数のプロセッサ・
   エレメントから成り、前記画像メモリ内の複数画素を同
   時に処理するプロセッサ・ユニットと、 前記メモリ・エレメントのチップイネーブルを制御する
   イネーブル制御手段とを備えることを特徴とする画像処
   理装置。