JP3011344B2

JP3011344B2 - 画像処理装置

Info

Publication number: JP3011344B2
Application number: JP18686791A
Authority: JP
Inventors: 和浩渡▲邉▼; 敦新保; 寛今井; 孝夫鈴木
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1991-07-01
Filing date: 1991-07-01
Publication date: 2000-02-21
Anticipated expiration: 2015-02-21
Also published as: JPH0514870A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、動画像の高能率符号化
等を行うための画像処理装置に関する。

【０００２】

【従来の技術】動画像を構成する画像データは、そのフ
レーム毎に次々と変化するため、極めて情報量が大きく
なる。このような画像データを記憶装置に格納したり、
通信回線を介して転送するような場合のために、従来高
能率符号化という情報圧縮処理方法が開発されている。
この方法においては、現在入力される動画像を構成する
現フレームとその直前に入力した前フレームとの信号の
差分を取り、その差分情報のみを伝送するようにしてい
る。これをフレーム間差分符号化方式と呼んでいるが、
この方法では、現フレームと前フレームをそれぞれ所定
の大きさのブロックに分割する。そして、現フレームの
１ブロックと前フレーム中の複数のブロックとを比較す
る。

【０００３】現フレームの所定のブロックと、そのブロ
ックと同一場所にある前フレームのブロックとを比較
し、その差分が０の場合には、そのフレームの画像には
動きが無い。このような比較は、ブロック間の画素の差
分値の和が最小のブロックを求めることにより行われ
る。そして、現フレームのブロックに近似し得る前フレ
ームのブロックとの間に所定の位置ずれが生じている場
合、これを動ベクトルとして伝送する。これによって現
フレームのブロック内の画素の情報全部を伝送すること
が省略できる。また、この動ベクトルと共に互いに近似
し得るブロックの画素の差分情報を伝送し、画像の位置
ずれのみならず変形などに関する情報も伝送できる。こ
れを動き補償フレーム間差分符号化方式と呼んでいる。

【０００４】ここで、このような動ベクトルを求めるた
めには、現フレームの中から所定のブロックに関するデ
ータを読み出し、前フレームの中から比較処理すべき複
数のブロックを読み出して、差分や加算といった演算を
多数回繰り返す必要がある。このような処理を高速に行
うために、従来複数のプロセッサを並列に動作させ処理
の高率化を図っている（特開平2-145077号公報）。図２
に、このような従来の画像処理装置ブロック図を示す。
図の装置は、複数のプロセッサ１−１、１−２及び１−
３を備えている。そして、入力データ２をタスク制御器
３の制御により入力メモリ４−１、４−２、４−３に分
配して格納する構成とされている。各プロセッサ１−
１、１−２、１−３の処理結果は、出力メモリ５に出力
され、出力データ６として取り出される。

【０００５】図３に、プロセッサの処理内容説明図を示
す。図において、現フレームのデータ１２は、加算器１
３を経て符号部１４に入力し、必要に応じて外部回路に
出力される構成とされている。符号部１４は、現フレー
ムのデータを一般によく知られた符号化圧縮法で圧縮処
理する回路である。復号部１５は、符号部１４で圧縮等
の処理をされたデータを、元のデータに戻すための回路
である。符号部１４の出力は、復号部１５及び加算器１
６を経てフレームメモリ１７に入力するよう結線されて
いる。このフレームメモリ１７には、前フレームのデー
タが格納される。プロセッサ１には、動きベクトル検出
部７とフィルタ８及び可変遅延部９が設けられている。

【０００６】このような回路において、現フレームのデ
ータ１２は、フレームメモリ１７に格納された前フレー
ムのデータと比較され、先に説明した動きベクトルの検
出が行われる。このような動きベクトルの検出は、動き
ベクトル検出部７により行われ、可変遅延部９において
は、先に説明した差分値の演算処理が行われる。こうし
て得られた比較結果は、フィルタ８を介して出力データ
６として取り出される。フィルタ８は、データ比較の結
果発生した不要なノイズを除去するための回路である。

【０００７】

【発明が解決しようとする課題】ところで、上記の図３
に示したような処理を図２に示す各プロセッサ１−１〜
１−３に実行させる場合、図２に示した入力データ２を
各入力メモリ４−１〜４−３に分配する必要がある。こ
の場合には、タスク制御器３が入力メモリ２から読み出
したデータを解析し、各プロセッサ１−１〜１−３の処
理能力と処理量を考慮し、最適な分配を行う。従って、
各プロセッサの処理能力を最大限に活用するためには、
必ずしも入力データを各プロセッサに対し均等に分配す
るわけではない。また、動画像の処理は、リアルタイム
に高速で行うことが要求されるが、最適な処理ブロック
数の割り当てを行おうとすれば、タスク制御器３による
割り当て処理に多くの時間を要し、いわゆる処理遅延時
間が増大してしまう。

【０００８】また、各プロセッサは、各入力メモリに格
納された処理対象となるブロックをアクセスするため
に、複雑なアドレス計算をしてデータの読み出しを行
う。従って、このような時間を含めた場合、真に最適な
処理ブロック数の割り当ては極めて難しい。また、入力
データの内容に応じて、各プロセッサに割り当てられる
可能性のあるブロック数が変動するとすれば、割り当て
られる可能性のあるブロック数よりも大きな容量の入力
メモリを各プロセッサに備え付ける必要がある。これ
は、実際に必要なメモリよりも多くのハードウエアを必
要とし、装置の小型化や経済性の面でも問題があった。
本発明は、以上の点に着目してなされたもので、複数の
プロセッサに対する入力データの分配のための処理遅延
時間を減少させ、さらに、これらの処理に必要なメモリ
容量の増大を防ぎ、各プロセッサのアクセス処理を簡便
にして、全体として処理の高速化を図った画像処理装置
を提供することを目的とするものである。

【０００９】

【課題を解決するための手段】本発明の画像処理装置
は、動画像を構成する現フレームとその直前の前フレー
ムを所定の大きさのブロックに分割して、現フレームの
ブロックと前フレーム中の複数のブロックとを比較処理
するものにおいて、上記比較処理のための複数のプロセ
ッサと、上記各プロセッサ毎に設けられた、処理対象と
なる上記現フレームのブロックを格納する現フレームメ
モリと、比較対象となる上記前フレーム中の複数のブロ
ックを格納するローカルデータメモリと、上記各プロセ
ッサの現フレームメモリに、上記処理対象となる上記現
フレームのブロックを割り当て、かつ、上記各プロセッ
サのローカルデータメモリに、比較対象となる上記前フ
レーム中の互いに隣接する複数のブロックを割り当てる
ブロック割当部と、上記ローカルデータメモリに、前回
比較処理のために書き込まれたブロックに今回比較処理
される新たなブロックを書き加えるための書き込み先頭
アドレスを制御する書き込みアドレス変換回路と、上記
各プロセッサが、各ブロックの読み出し位置の変動にか
かわらず、一定のアドレス順に上記ローカルデータメモ
リをアクセスしたとき、比較対象となるブロックの変化
に合わせて先頭アドレスが変化するように、上記各プロ
セッサの出力するアドレス信号を変換して上記ローカル
データメモリに供給し、上記比較対象となる互いに隣接
する複数のブロックを連続して読み出すよう制御する、
読み出しアドレス変換回路とを備えたことを特徴とする
ものである。

【００１０】

【作用】この装置は、複数のプロセッサに対し、処理対
象となる現フレームのブロックを例えば、均等に固定的
に割り当てる。ゆえに割り当てのためのデータ解析は行
わない。また、ローカルデータメモリには、以前に行っ
た比較処理のために既に書き込まれたブロックに、今回
の処理に必要な新たなブロックを書き加え、これを読み
出して比較処理する。プロセッサは、ローカルデータメ
モリのアドレスをアクセスするために、常に予め設定さ
れた一定のアドレス順にアドレス信号を出力する。読み
出しアドレス変換回路は、そのアドレス信号によりロー
カルデータメモリ中の必要なブロックを読み出せるよう
自動的にアドレス変換を行い、プロセッサのアドレス信
号生成の負担を軽減する。これによりブロック分配のた
めの処理遅延時間が短縮され、現フレームメモリやロー
カルデータメモリの容量は最小限に固定され、プロセッ
サのアドレス信号生成が簡略化されて高速処理が可能と
なる。

【００１１】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明の画像処理装置実施例を示すブ
ロック図である。図の装置は、先に説明した動画像の比
較処理を行うためのＮ台のプロセッサユニット３０−１
〜３０−Ｎを備えている。そして、これらのプロセッサ
ユニットに対し、処理対象となるブロックを割り当てる
ブロック割り当て部２０が設けられている。このブロッ
ク割り当て部２０には、走査変換回路２１とブロック割
り当て回路２２、２３が設けられている。また、プロセ
ッサユニット３０−１には、比較処理を実行するプロセ
ッサ３１と、現フレームメモリ３２、ローカルデータメ
モリ３３、書き込みカウンタ３４、書き込みアドレス変
換回路３５、読み出しアドレス変換回路３６及びフラグ
制御回路３７が設けられている。

【００１２】また、図１に示すプロセッサ３１の処理結
果が出力されると、これを格納するための先入れ先出し
メモリ（ＦＩＦＯ）３８が設けられている。この他のプ
ロセッサユニット３０−２〜３０−Ｎも全く同様の構成
とされている。上記ブロック割り当て部２０の走査変換
回路２１には、現フレームのデータが入力する。そして
走査変換回路２１を経て出力された現フレームのデータ
は、現フレームメモリ３２に入力するよう結線されてい
る。また、ブロック割り当て回路２２は、現フレームメ
モリ３２に対し、所定のブロックの書き込みを制御する
ための制御信号を入力するよう結線されている。一方、
現フレームと比較されるローカルデコードデータは、ブ
ロック割り当て部２０を通過し、ローカルデータメモリ
３３に入力するよう結線されている。

【００１３】そして、さらにブロック割り当て回路２３
の制御信号は、プロセッサユニット３０−１の書き込み
カウンタ３４及び書き込みアドレス変換回路３５を経
て、ローカルデータメモリ３３に入力するよう結線され
ている。書き込みカウンタ３４は、ローカルデータメモ
リ３３の書き込みアドレスを発生するカウンタである。
また、書き込みアドレス変換回路３５は、ローカルデー
タメモリ３３に書き込まれるデータの、書き込み開始位
置を動作状態に応じて設定するアドレス変換のための回
路から構成される。読み出しアドレス変換回路３６は、
プロセッサ３１から出力されるアドレス信号を動作状態
に応じて変換し、ローカルデータメモリ３３をアクセス
するためのアドレス信号を発生する回路からなる。

【００１４】フラグ制御回路３７は、書き込みカウンタ
３４の出力を受け入れ、ローカルデータメモリ３３に対
する比較対象となるブロックの書き込みが終了したこと
を、プロセッサ３１に通知するフラグを格納する回路で
ある。読み出しアドレス変換回路３６と書き込みアドレ
ス変換回路３５及びフラグ制御回路３７は、プロセッサ
３１により、その状態の切り替え制御が行われる構成と
されている。この構成によって、プロセッサ３１は、現
フレームメモリ３２から読み出した現フレームの処理対
象となるブロックと、ローカルデータメモリ３３から読
み出した比較対象となる前フレーム中の複数のブロック
を比較処理して、その処理結果をＦＩＦＯ３８に向け出
力する構成とされている。

【００１５】次に、図１に示す走査変換回路２１の動作
を説明する。図４に、走査変換回路の動作説明図を示
す。図において、処理対象となる現フレーム４０を構成
するデータは、通常、走査線４１に示した順にシリアル
に走査変換回路２１に入力する。走査変換回路は、これ
を図に示したような走査線４２に従って出力するように
データの出力順を変更する。図の下側に拡大図で示した
ようなブロック４３が、各プロセッサの一回の比較処理
の対象となる。この実施例の場合、例えば現フレーム４
０の走査線４２を適当な長さに設定し、水平方向にＮ分
割して得られた各ブロックを各プロセッサに分配し、各
ブロックの比較処理を並列処理させる。図１に示す走査
変換回路２１からは、この図４の走査線４２に従って連
続的に現フレームのデータが出力される。

【００１６】図５に、上記のような各プロセッサに対す
る領域の割り当て法説明図を示す。図のように、現フレ
ーム４０は、水平方向にＮ分割され、それぞれプロセッ
サ＃１用、プロセッサ＃２用…プロセッサ＃Ｎ用という
ように分割される。なお、各データは図の垂直方向に何
分割かされて、何回かに分けて比較処理されることにな
る。図６に、処理対象となる各ブロックの説明図を示
す。図１に示す現フレームメモリ３２には、図６に示す
位置の現フレームのブロック４５が格納される。そし
て、図１に示すローカルデータメモリ３３には、図６に
示すローカルデコードデータのブロック５５−１〜５５
−９の９個のブロックが格納される。従って、図１に示
すブロック割り当て部２０のブロック割り当て回路２
２、２３は、各プロセッサユニット３０−１〜３０−Ｎ
に対し、それぞれ図６に示したような該当するブロック
の書き込みを制御することになる。

【００１７】図７により、現フレームメモリ３２へのブ
ロックの割り当て動作を説明する。図７は、現フレーム
用のブロック割り当て回路動作説明図である。図（ａ）
には、プロセッサ＃１に対するブロック走査データ制御
信号を示す。また、図（ｂ）には、プロセッサ＃２に対
するブロック走査データ制御信号を示す。そして、図
（ｃ）には、プロセッサ＃Ｎに対するブロック走査デー
タ制御信号を示す。また、図（ｅ）には、その場合の走
査画面を図示した。図（ａ）〜図（ｄ）までは、横軸に
時間を取っている。

【００１８】図中、時刻ｔ１〜ｔ４の間に、先に図４に
おいて説明した走査線４２に従ってＮブロック分のデー
タが、図１に示す走査変換回路２１から出力される。そ
して、時刻ｔ１にプロセッサ＃１に対するブロック走査
データ制御信号が出力され、このタイミングで書き込み
カウンタ３９が動作を開始し、現フレームメモリ３２に
対し書き込みアドレスを出力する。これによって図７
（ｄ）に示す１ブロック分のデータがプロセッサ＃１の
現フレームメモリ３２に書き込まれる。同様にしてプロ
セッサ＃２に対するブロック走査データ制御信号が時刻
ｔ２に出力され、プロセッサ＃Ｎに対すブロック走査デ
ータ制御信号が時刻ｔ３に出力される。時刻ｔ４で全て
のＮブロック分の現フレームデータの書き込みが終了す
る。これにより図７（ｅ）に示すように、現フレーム４
０中のブロック４５−１〜４５−Ｎが、それぞれプロセ
ッサ＃１〜プロセッサ＃Ｎに書き込まれる。

【００１９】図８に、ローカルデコード用ブロック割り
当て回路の動作説明図を示す。ローカルデコード用デー
タは、このようなタイミングで図１に示すローカルデー
タメモリ３３に書き込まれる。図８（ａ）には、プロセ
ッサ＃１に対するローカルデコード制御信号を示す。ま
た、図（ｂ）には、プロセッサ＃２に対するローカルデ
コード制御信号を示す。さらに図（ｃ）には、プロセッ
サ＃Ｎに対するローカルデコード制御信号を示す。ま
た、図（ｄ）には、ローカルデコードを示す。この図
は、図７と同様の要領で横軸に時間を示したタイミング
チャートである。

【００２０】ローカルデコードは、ローカルデータメモ
リ３３に対し、先に図４で説明した走査線４２に制御さ
れて入力する。ここでプロセッ＃１に対するローカルデ
コード制御信号が時刻ｔ１に出力される。これによっ
て、図１に示す書き込みカウンタ３４が書き込みアドレ
ス生成を開始する。先に図６に示したように、ローカル
デコードは前フレーム中の所定の複数のブロックが対象
となる。そして、この実施例では、１回の書き込み動作
で互いに隣接する３ブロックのデータが書き込まれる。
従って、時刻ｔ１にプロセッサ＃１に対するローカルデ
コード制御信号が出力されると、その後、３ブロック分
のデータの書き込みが連続的に自動的に行われる。

【００２１】時刻ｔ２には、プロセッサ＃２に対するロ
ーカルデコード制御信号が出力され、この時点からプロ
セッサ３０−２に対する３ブロック分のローカルデコー
ドの書き込みが開始される。従って、時刻ｔ２〜ｔ３の
間は、プロセッサユニット３０−１と３０−２に同時に
書き込みが実行されることになる。プロセッサユニット
３０−２に対するローカルデコードの書き込みは、時刻
ｔ４に終了する。同様の動作がプロセッサユニット３０
−３〜３０−Ｎまで実行される。その結果、時刻ｔ５〜
時刻ｔ６までの間に、プロセッサユニット３０−Ｎに対
する３ブロック分のローカルデコードの書き込みが行わ
れ、一連のブロックの書き込み処理が完了する。

【００２２】図９に、現フレームとローカルデコードの
関係説明図を示す。先に説明したような、現フレームメ
モリ３２への現フレームの特定のブロックの書き込み
と、ローカルデータメモリ３３への前フレームの複数の
ブロックの書き込みを並行して行う場合、現フレームメ
モリ３２への該当するブロックの書き込みが完了する
と、直ちにそのブロックとの比較処理を実行したい、こ
のためには、ローカルデータメモリ３３には必要なブロ
ックのデータを先行して書き込む必要がある。図９に
は、そのような書き込みのタイミングを説明する説明図
を図示した。即ち、図９（ａ）に示すようにプロセッサ
＃１のブロック走査データ制御信号が時刻ｔ２に出力さ
れ、時刻ｔ２〜時刻ｔ３の間に同図（ｂ）に示すように
現フレームのデータが１ブロック分書き込まれる場合
に、同図（ｃ）に示すように、プロセッサ＃１のローカ
ルデコードの制御信号は、時刻ｔ１に出力される。

【００２３】そして、同図（ｄ）に示すように、ローカ
ルデコードは、時刻ｔ１〜時刻ｔ３までの間に３ブロッ
ク分が書き込まれることになる。各ブロックに走査変換
回路２１から出力される方向に番号を付した場合、現フ
レームのデータを第ｍブロックデータとすると、ローカ
ルデコードは第ｍ＋Ｎ＋１ブロックデータとなる。図９
（ｅ）には、そのデータ位置関係を示す。図に示すよう
に、ハッチングを付した部分に対応するブロックが、現
フレームデータのブロックとすれば、５５−１〜５５−
９までの９ブロックが比較対象となる前フレームのブロ
ックである。ここで５５−１〜５５−３までのブロック
は、前前回にローカルデータメモリに書き込まれ、既に
比較処理がなされたデータである。

【００２４】さらに、５５−４〜５５−６までのブロッ
クは、前回にローカルデータメモリに書き込まれ、比較
処理が行われたデータである。そして、５５−７〜５５
−９までのブロックが、今回ローカルデータメモリに書
き込まれ、ハッチングを付した位置に対応する現フレー
ムのブロックと比較されることになる。従って、時刻ｔ
３に同時書き込みが終了するのは、ハッチングを付した
部分の現フレームのブロックと、図に示した前フレーム
の５５−９のブロックとなる。

【００２５】ところで、図１に示したローカルデータメ
モリ３３は、最低限上記のような９個のブロックが格納
される容量である必要がある。しかしながら、一般的な
メモリの構成上、あるいは例えば書き込みと読み出しを
同時処理するための便宜上、ローカルデータメモリ３３
は９個以上のブロックを格納できる構成とされる。図１
０に、このようなローカルデータメモリの書き込み読み
出しの際の、アドレス変換動作を説明するアドレス変換
回路の動作説明図を示す。図に示すように、例えばロー
カルデータメモリは、合計１２個のブロックが格納でき
る物理メモリ空間６０を有しているものとする。

【００２６】この場合、実際に比較対象とされる９個の
ブロックは、図１０の右側に示す論理メモリ空間５０を
構成する。ここで、例えば論理メモリ空間５０に対応す
る物理メモリ空間６０のブロックが、図の実線Ａで示し
たような９個のブロックとすると、先に図９で説明した
ように前フレーム中のブロックは、実線６２に示すよう
な順で書き込みが行われる。そして、読み出しは、破線
６１に示すような順番で読み出される。即ち、書き込み
は、３個のブロックを実線６２の通り水平方向にアクセ
スし、読み出しは、破線６１に示すように９個のブロッ
クを順にアクセスする。そして、このようなブロックに
対する比較処理が終了すると、次の比較対象となるブロ
ックは、破線Ｂに示したような範囲の９個のブロックと
なる。

【００２７】図１に示した書き込みカウンタ３４は、こ
のような物理メモリ空間６０における各ブロックの読み
出し／書き込み開始位置の変動に関わらず、一定の３ブ
ロック分のアドレス信号を出力する。従って、図１に示
す書き込みアドレス変換回路３５は、その先頭アドレス
が比較対象となるブロックの変化に合わせて変化するよ
うに、アドレス変換を行わなければならない。さらに本
発明においては、プロセッサ３１がローカルデータメモ
リ３３をアクセスする場合、図１０に示す論理メモリ空
間５０の破線５１に示すように、常に一定の読み出しア
ドレスでアクセスを行う。これによってプロセッサ３１
によるアドレス信号生成の負担を軽減している。従っ
て、読み出しアドレス変換回路３６は、比較対象となる
ブロックが変化する毎に、論理アドレスを対応する物理
アドレスに変換する必要がある。

【００２８】図１１には、そのような書き込み（読み出
し）アドレス変換回路のブロック図を示す。図１に示す
書き込みアドレス変換回路３５及び読み出しアドレス変
換回路３６は、何れも図１１に示したような構成とされ
る。図の回路は、カウンタ７１及びルックアップテーブ
ル７２を備えている。カウンタ７１は、２ビットカウン
タからなる。このカウンタ７１の出力によって、４種類
の状態がルックアップテーブル７２に通知される。ルッ
クアップテーブル７２には、論理アドレスが入力し、こ
のルックアップテーブル７２は、カウンタ７１の示す状
態に従ってアドレス変換を行い物理アドレスを出力す
る。カウンタ７１には、その状態を順次切り換えるため
の状態切り替え信号が入力する。この状態切り替え信号
は、一連の比較処理をプロセッサが実行し終わった場合
に、その都度出力される。

【００２９】図１２に、上記のような構成の書き込みア
ドレス変換回路動作説明図を示す。図に示すようにカウ
ンタの値が、“００”“０１”“１０”“１１”の４種
類の状態を示す場合、論理メモリ空間は、“１０”“１
１”“００”“０１”に設定される。即ち、図１０に示
すように、３ブロックずつ４組のブロックをそれぞれ上
から、“００”“０１”“１０”“１１”というように
定めて、物理的なメモリ空間を設定すると、図１０の実
線Ａに示した比較処理の場合、書き込みのための先頭の
物理アドレスは、メモリ空間“１０”に設定される。従
って、この場合のカウンタの値は、“１０”となってい
る。

【００３０】図１３に、図１１に示したような構成の読
み出しアドレス変換回路動作説明図を示す。図１３の場
合にも、カウンタの値が、“００”“０１”“１０”
“１１”となっている場合、読み出し対象となるメモリ
空間が、その下に示したような状態となる。即ち、例え
ば図１０に示す実線Ａのようなブロックが比較対象とな
っている場合、カウンタの値は“００”とされ、読み出
し対象となるメモリ空間は“００”“０１”“１０”と
いうようになる。従って、次の破線Ｂに示すような比較
対象になった場合には、カウンタの値が０１となり、そ
の読み出し対象となるメモリ空間は“０１”“１０”
“１１”というように変化する。上記のような読み出し
が行われるように図１１のルックアップテーブル７２を
調整すればよい。

【００３１】再び図１に戻って、先に図１２において説
明したような手順で、ローカルデータメモリ３３に比較
対象となる前フレーム中の複数のブロックが格納され、
現フレームメモリ３２中に処理対象となる現フレームの
ブロックが格納されると、プロセッサ３１は、ローカル
データメモリ３３から複数のブロックを順に読み出し、
現フレームメモリ３２から読み出したブロックとの比較
処理を行う。この処理は、既に図３において説明した従
来のプロセッサの処理と変わるところはない。この場合
のアクセスアドレスは一定であり、読み出しアドレス変
換回路３６により、図１３で説明したようなアドレス変
換が行われ、必要なデータの読み出しが実行される。

【００３２】なお、この比較結果はＦＩＦＯ３８に向け
出力される。なお、上記のようなローカルデータメモリ
３３や、現フレームメモリ３２への書き込みの完了を通
知するために、書き込みカウンタ３４がカウントアップ
した場合、フラグ制御回路３７にその旨が通知され、フ
ラグ制御回路３７の内容をプロセッサ３１が読み取るこ
とによって比較準備が完了したことを認識する。また、
プロセッサ３１の比較処理が完了すると、フラグ制御回
路３７中のフラグがリセットされ、書き込みアドレス変
換回路３５及び、読み出しアドレス変換回路３６の、先
に図１１を用いて説明したカウンタの値を変更するよう
動作する。

【００３３】上記のようにローカルデータメモリ３３
は、いわゆるリングバッファのように使用されて、前回
及び、前前回の比較処理で使用されたブロックのデータ
が有効に活用される。また、図１０に示したように合計
１２個のブロックが格納できるメモリ容量とすれば、例
えばプロセッサがメモリ空間“００”〜“１０”のデー
タを読み出しながら比較処理を実行している場合に、メ
モリ空間１１に次のブロックのデータを書き込む処理を
並行して行うことも可能である。このような場合には、
現フレームメモリ３２についても、２ブロック分のデー
タの書き込みを許容する構成とする。

【００３４】そして、ローカルデータメモリ３３に使用
したのとほぼ同様の構成の書き込みアドレス変換回路３
５及び、読み出しアドレス変換回路３６を追加し、書き
込みアドレスと読み出しアドレスを制御する。これによ
って書き込みカウンタ３９は、書き込みカウンタ３４と
同様に常に一定のアドレス信号を出力し、現フレームメ
モリ３２の該当するアドレスに処理対象となる現フレー
ムのブロックを交互に書き込むことになる。また、プロ
セッサ３１は常に同一の読み出しアドレス信号を現フレ
ームメモリ３２に向け出力し、現フレームメモリ３２中
に書き込まれた２つのブロックのデータの何れか一方を
選択して、読み出し比較処理を実行することができる。
これによって次に処理するブロックの書込みと既に書き
込まれたブロックの比較処理を並行して行うことができ
る。

【００３５】上記のような構成とする場合、ローカルデ
ータメモリ３３や現フレームメモリ３２のメモリ容量
は、従来各プロセッサに対し用意されたメモリよりも十
分小容量のもので実現できる。また、書き込みアドレス
変換回路等の構成も極めて簡単なハードウエア構成で実
現でき、実質的に従来装置と比べたハードウエアの規模
の増大はほとんど問題とならない。

【００３６】

【発明の効果】以上説明した本発明の画像処理装置は、
ブロック割り当て部により複数のプロセッサに対するブ
ロックを固定的に、自動的に割り当て、さらにプロセッ
サが常に同一のアクセスアドレスを出力した場合にも、
ローカルデータメモリ３３から選択的に所定の比較対象
となるブロックが読み出されるよう、書き込みアドレス
変換回路や読み出しアドレス変換回路を設けるようにし
たので、プロセッサによるアドレス変換の負担が軽減さ
れ、全体として極めて高速な画像処理が可能となる。

【図面の簡単な説明】

【図１】本発明の画像処理装置実施例を示すブロック図
である。

【図２】従来の画像処理装置ブロック図である。

【図３】プロセッサ処理内容の説明図である。

【図４】走査変換回路の動作説明図である。

【図５】各プロセッサに対する領域の割り当て法説明図
である。

【図６】処理対象となる各ブロック説明図である。

【図７】現フレーム用のブロック割り当て回路動作説明
図である。

【図８】ローカルデコード用ブロック割り当て回路の動
作説明図である。

【図９】現フレームとローカルデコードの関係説明図で
ある。

【図１０】アドレス変換回路の動作説明図である。

【図１１】書き込み（読み出し）アドレス変換回路ブロ
ック図である。

【図１２】書き込みアドレス変換回路動作説明図であ
る。

【図１３】読み出しアドレス変換回路動作説明図であ
る。

【符号の説明】

２０ブロック割り当て部２１走査変換回路２２ブロック割り当て回路２３ブロック割り当て回路３０−１〜３０−Ｎプロセッサユニット３１プロセッサ３２現フレームメモリ３３ローカルデータメモリ３４書き込みカウンタ３５書き込みアドレス変換回路３６読み出しアドレス変換回路３７フラグ制御回路３８ＦＩＦＯ３９書き込みカウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴木孝夫東京都港区虎ノ門１丁目７番12号沖電気工業株式会社内 (56)参考文献特開昭62−291279（ＪＰ，Ａ) 特開昭63−244985（ＪＰ，Ａ) 特開昭61−52756（ＪＰ，Ａ) 特開昭61−60092（ＪＰ，Ａ) 原崎、民谷、西谷，“1305 実時間動画処理プロセッサ（ＶＳＰ）へのｎライン処理導入に関する一検討”，昭和61年度電子通信学会総合全国大会講演論文集，昭和61年３月，分冊５，ｐ．５− 150 民谷、原崎、西谷，“1306 実時間動画処理プロセッサＶＳＰの制御方式に関する一検討”，昭和61年度電子通信学会総合全国大会講演論文集，昭和61年３月，分冊５，ｐ．５−151 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 7/24 - 7/68 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】動画像を構成する現フレームとその直前
の前フレームを所定の大きさのブロックに分割して、現
フレームのブロックと前フレーム中の複数のブロックと
を比較処理するものにおいて、前記比較処理のための複数のプロセッサと、前記各プロセッサ毎に設けられた、処理対象となる前記
現フレームのブロックを格納する現フレームメモリと、
比較対象となる前記前フレーム中の複数のブロックを格
納するローカルデータメモリと、前記各プロセッサの現フレームメモリに、前記処理対象
となる前記現フレームのブロックを割り当て、かつ、前
記各プロセッサのローカルデータメモリに、比較対象と
なる前記前フレーム中の互いに隣接する複数のブロック
を割り当てるブロック割当部と、前記ローカルデータメモリに、前回比較処理のために書
き込まれたブロックに今回比較処理される新たなブロッ
クを書き加えるための書き込み先頭アドレスを制御する
書き込みアドレス変換回路と、前記各プロセッサが、各ブロックの読み出し位置の変動
にかかわらず、一定のアドレス順に前記ローカルデータ
メモリをアクセスしたとき、比較対象となるブロックの
変化に合わせて先頭アドレスが変化するように、前記各
プロセッサの出力するアドレス信号を変換して前記ロー
カルデータメモリに供給し、前記比較対象となる互いに
隣接する複数のブロックを連続して読み出すよう制御す
る、読み出しアドレス変換回路とを備えたことを特徴と
する画像処理装置。