JP2827200B2 - ビデオ信号の順序変換回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばテレビジョン走査の順序のディジ
タルビデオ信号を３次元ブロックの順序に変換するため
に用いられるビデオ信号の順序変換回路に関する。 〔従来の技術〕 ディジタルビデオ信号をVTRで記録／再生する時に、
伝送されるデータ量を圧縮するために、１サンプル当た
りのビット数を元の例えば８ビットより低減する高能率
符号化方法が提案されている。この符号化方法の一つと
して、本願出願人は、ADRC（Adaptive Dynamic Range C
oding）と称するものを提案している。 例えば特願昭59−266407号明細書に記載されているよ
うに、２次元ブロック内に含まれる複数画素の最大値及
び最小値のレベル差（ダイナミックレンジ）を求め、こ
のダイナミックレンジに適応した符号化がなされる。ま
た、特願昭60−232789号明細書に記載されているよう
に、複数フレームに夫々含まれる２次元領域の画素から
形成された３次元ブロックに関して、ダイナミックレン
ジに適応した符号化を行う装置が提案されている。更
に、特願昭60−268817号明細書に記載されているよう
に、量子化を行った時に生じる最大歪みが一定となるよ
うなダイナミックレンジに応じてビット数が変化する可
変長符号化方法が提案されている。 上述のADRCは、伝送すべきデータ量を大幅に圧縮でき
るので、データ伝送レートが充分に高くないディジタル
VTR適用して好適である。３次元ブロック毎に符号化を
行うADRCは、入力ディジタルビデオ信号の順序を３次元
ブロックの順序に変換するブロック化回路が必要とされ
る。このブロック化回路では、複数フレームの画素デー
タの順序を変えるために、メモリが必要とされる。 例えば１フィールドの画像を多数の２次元領域に分割
し、時間的に連続する２フレーム（４フィールド）に夫
々含まれる２次元領域により、１個の３次元ブロックが
形成される場合には、２フレームメモリが２個使用され
ていた。即ち、入力ディジタルビデオ信号が一方の２フ
レームメモリに書き込まれる期間では、他方の２フレー
ムメモリからビデオデータの読み出しがされる。例えば
入力の順序での書き込みがされ、読み出しは、３次元ブ
ロックの順序の出力データが得られるように制御され
る。 〔発明が解決しようとする問題点〕 上述の構成では、２個の２フレームメモリが必要とさ
れ、メモリ容量が大きくなると共に、メモリ制御回路を
含めて回路規模が大きくなる問題があった。 従って、この発明の目的は、３次元ブロックのブロッ
ク化を行う場合に、メモリ容量が低減できると共に、メ
モリ制御が簡単なビデオ信号の順序変換回路を提供する
ことにある。 〔問題点を解決するための手段〕 この発明は、テレビジョンの走査線方向と対応した順
序で入力されるディジタルビデオ信号を、複数の時間的
或いは空間的ブロックを形成するように順序を変換する
ディジタルビデオ信号の順序変換回路において、 メモリが設けられ、同一アドレスに対して読み出し動
作の後に書き込み動作を行う動作モードでメモリが動作
され、動作モードが連続する第１の動作モードと、動作
モード及びメモリを介さないで、入力データが出力ータ
として取りだされるスルー動作が交互になされる第２の
動作モードとが１ライン,1フィールド又は複数フィール
ド単位で、繰り返されることを特徴とするビデオ信号の
順序変換回路である。 〔作用〕 （ｌライン×ｍ画素×ｎフィールド）の３次元ブロッ
クの構造に、テレビジョン走査の順序の入力データの順
序を変換する場合には、（ｌ−１）ラインメモリと（ｎ
−１）フィールドメモリとが設けられる。（ｌ−１）ラ
インメモリは、リード・モディファイ・ライト動作が連
続する第１の動作モードと、リード・モディファイ・ラ
イト及びメモリを介さないで、入力データが出力データ
として取り出されるスルー動作が交互になされる第２の
動作モードとを１ライン単位で、繰り返す。（ｌ−１）
ラインメモリによって、入力ディジタルビデオ信号が
（ｌ×ｍ）画素のかたまりに変換される。 このフィールド内（水平方向及び垂直方向）の走査変
換の後に、（ｎ−１）フィールドメモリにより、フィー
ルド間（時間方向）の走査変換がなされる。（ｎ−１）
フィールドメモリは、（ｌ−１）ラインメモリと同様
に、リード・モディファイ・ライト動作が連動する第１
の動作モードと、リード・モディファイ・ライト及びメ
モリを介さないで、入力データが出力データとして取り
出されるスルー動作が交互になされる第２の動作モード
とを１フィールド又は複数フィールド単位で、繰り返
す。（ｎ−１）フィールドメモリから３次元ブロックの
順序に変換された出力データが得られる。 従って、この発明では、３次元ブロック化が〔（ｎ−
１）フィールド＋（ｌ−１）ライン〕のメモリ容量によ
り達成される。従来のブロック化回路で必要とされた2n
フィールドのメモリ容量に比して、メモリ容量の低減を
図ることができる。また、この発明では、メモリの制御
として、リード・モディファイ・ライトを利用している
ので、メモリの制御が複雑でなく、メモリの制御回路の
規模が小さい利点がある。 〔実施例〕 以下、この発明の一実施例について、図面を参照して
説明する。この説明は、以下の項目に従った順序でなさ
れる。 a.全体の構成 b.フィールド内の走査変換回路 c.フィールド間の走査変換回路 a.全体の構成 第１図は、この一実施例の概念的なブロック図であ
り、第１図において、破線で囲って示す１がフィールド
内の走査変換回路を示し、破線で囲って示す２がフィー
ルド間の走査変換回路を示す。走査変換回路１の後に走
査変換回路２が接続される。 フィールド内の走査変換回路１は、水平方向及び垂直
方向の走査変換を行うものである。また、走査変換回路
２は、時間方向の走査変換を行うものである。走査変換
回路１は、ラインメモリ５と、セレクタ６と、制御回路
７とを備え、ラインメモリ５に対して、入力端子３から
ディジタルビデオ信号が供給される。このディジタルビ
デオ信号は、テレビジョン走査（インターレス走査）と
同様の順序を有している。 制御回路７には、端子４からのクロック信号CLKと端
子８からのラインIDが供給される。このラインIDは、１
ライン毎に反転するパルス信号であって、ラインメモリ
５の動作モードがラインIDにより、１ライン枚に切り替
えられる。セレクタ６は、１ライン毎にラインメモリ５
の読み出しデータとラインメモリ５を介さないスルーの
データとを交互に選択するように、制御回路７により制
御される。 フィールド間の走査変換回路２は、フィールドメモリ
11と、このフィールドメモリ11の読み出し出力とフィー
ルドメモリ11を介さないデータとの一方を選択するため
のセレクタ12と、フィールドメモリ11及びセレクタ12を
制御するための制御回路13と、フレームメモリ15と、こ
のフレームメモリ15の読み出し出力とフレームメモリ15
を介さないデータとの一方を選択するためのセレクタ16
と、フレームメモリ15及びセレクタ16を制御するための
制御回路17とを備えている。 制御回路13には、端子４からのクロック信号CLKと端
子14からのフィールドIDが供給される。このフィールド
IDは、１フィールド毎にレベルが反転するパルス信号で
あって、フィールドメモリ11の動作モードがフィールド
IDにより、１フィールド毎に切り替えられる。セレクタ
12は、１フィールド毎にフィールドメモリ11の読み出し
データとフィールドメモリ11を介さないスルーのデータ
とを交互に選択するように、制御回路13により制御され
る。 同様に、制御回路17には、端子４からのクロック信号
CLKと端子18からのフレームIDが供給される。このフレ
ームIDは、１フレーム毎にレベルが反転するパルス信号
であって、フレームメモリ15の動作モードがフレームID
により、１フレーム毎に切り替えられる。セレクタ16
は、１フレーム毎にフレームメモリ15の読み出しデータ
とフレームメモリ15を介さないスルーのデータとを交互
に選択するように、制御回路17により制御される。 走査変換回路２のセレクタ16の出力端子19には、３次
元ブロックの順序の出力データが取り出される。３次元
ブロックは、例えば第２図に示すように、時間的に連続
する４フィールド（２フレーム）の互いに対応する位置
の（４ライン×４画素）の２次元領域により構成されて
いる。ADRC等の符号化は、この３次元ブロック内の64個
の画素データを単位として処理される。 第１図に示すブロック化回路は、簡単化のために、１
ブロックが（２ライン×１画素×４フィールド）からな
る場合の構成である。この簡単なブロックの場合では、
フィールド内の走査変換回路１が１ラインのメモリ容量
により構成され、フィールド間の走査変換回路２が３フ
ィールドのメモリ容量で構成される。一般的に、（ｌラ
イン×ｍ画素×ｎフィールド）の３次元ブロックの場合
には、フィールド内走査変換回路１が（ｌ−１）ライン
分のメモリ容量を必要とし、フィールド間の走査変換回
路２が（ｎ−１）フィールド分のメモリ容量を必要とす
る。 b.フィールド内の走査変換回路 第３図は、フィールド内の走査変換回路１の一例を示
す。21で示す入力端子からのディジタルビデオ信号がス
イッチ回路S1,S2及びORゲート22を介してラインメモリ
５に入力され、ラインメモリ５から読み出されたデータ
がスイッチ回路S3,S4を介して出力端子22に取り出され
る。これらのスイッチ回路S1〜S4は、セレクタ６に相当
するものである。 23A,23Bで示す端子には、制御回路７（第１図参照）
からのアドレス信号が供給される。一方の端子23Aに供
給されるアドレス信号は、ラインメモリ５が第１の動作
モードで動作するためのアドレス信号であり、他方の端
子23Bに供給されるアドレス信号は、ラインメモリ５が
第２の動作モードで動作するためのアドレス信号であ
る。これらのアドレス信号の一方のスイッチ回路S5によ
り選択されてラインメモリ５に供給される。また、ライ
ンメモリ５には、制御回路７から端子24を介してメモリ
の動作／不動作を制御するためのイネーブル信号Peが供
給される。 スイッチ回路S1,S3,S5は、端子８からのラインIDによ
り、１ライン毎に接続状態が切り替えられる。即ち、ス
イッチ回路S1,S3,S5は、入力端子a,bを夫々有してお
り、ある１ラインで端子ａ側に接続され、次の１ライン
では、端子ｂ側に接続される動作が繰り替されるスイッ
チ回路S1,S3の夫々の端子ｂ側には、スイッチ回路S2,S4
が接続される。スイッチ回路S2,S4は、端子４からのク
ロック信号CLKにより、その接続状態が制御される。即
ち、スイッチ回路S2,S4は、入力端子c,dを夫々有してお
り、ある１画素期間で端子ｃ側に接続され、次の１画素
期間では、端子ｄ側に接続される動作が繰り返される。 １ブロック内の１ライン内の画素数に応じた周期でも
って、スイッチ回路S2,S4が制御される。後述のよう
に、この１ライン内の画素数が１画素の場合には、画素
（サンプル）周期での制御がなされる。若し、１ライン
内の画素数が２以上の複数画素の場合には、破線図示の
ように、カウンタ24によりクロック信号CLKが分周され
た信号によりこれらのスイッチ回路S2,S4が制御され
る。スイッチ回路S2の一方の端子ｃがORゲート22の入力
端子と接続され、その他方の端子ｄがスイッチ回路S4の
端子ｄと接続され、スイッチ回路S4の端子ｃがラインメ
モリ５の出力側と接続される。 制御回路７の一例を第４図に示す。第４図において、
31で示すカウンタは、端子４からのクロック信号CLKを
カウントしてｎビットの出力を発生する。このカウンタ
31の最下位ビット（2⁰）がセレクタ32に供給される。カ
ウンタ31は、端子８からのラインIDにより、各ラインの
先頭のタイミングでクリアされる。ラインIDは、セレク
タ32に供給され、セレクタ32の選択状態が１ライン毎に
切り替えられる。 セレクタ32は、４個の入力信号が供給され、２個の出
力信号を発生する。セレクタ32の一方の入力Ａとして
は、常にハイレベルの値とカウンタ31の最下位ビットと
が供給され、他方の入力Ｂとしては、最下位ビットと常
にローレベルの値とが供給される。セレクタ32の一方の
出力信号がメモリイネーブル信号Peとして出力端子24に
取り出され、セレクタ32の他方の出力信号がラインメモ
リ５のアドレス信号の最下位ビットとして取り出され
る。 １ライン内に含まれる画素数に対応するｎビットのア
ドレス信号が形成される。第４図において、２ビットの
アドレス信号以外のアドレス信号の出力ラインを破線で
示すのは、１ラインに４画素が含まれる例を想定してい
るからである。 第４図に示す制御回路７の動作を第５図を参照して説
明する。第５図Ａは、クロック信号CLKを示し、このク
ロック信号CLKの１周期が画素周期と同期している。カ
ウンタ31の最下位ビットは、第５図Ｂに示すように、ク
ロック信号の１周期毎にレベルが反転するパルス信号で
ある。セレクタ32は、第５図中の最初のラインでは、入
力Ａを選択するので、ハイレベルの入力が第５図Ｃに示
すように、メモリイネーブル信号Peとして出力端子24に
得られる。従って、ラインメモリ５は、このライン期間
中、書き込み／読み出しが可能な状態とされる。 また、セレクタ32がカウンタ31の最下位ビットを選択
し、この最下位ビットがメモリのアドレス信号の最下位
ビットとされているので、アドレス信号の最下位ビット
は、第５図Ｄに示すように、１画素期間毎にレベルが反
転した信号となる。従って、ラインメモリ５に供給され
るアドレス信号は、第５図Ｅに示すように、１画素期間
毎に（0,1,2,3）とインクリメントする。 次のライン期間では、セレクタ32の接続状態が切り替
わり、カウンタ31の最下位ビット（第５図Ｂ）がメモリ
イネーブル信号Pe（第５図Ｃ）として出力端子24に得ら
れ、また、アドレス信号の最下位ビット（第５図Ｄ）が
常にローレベルとなる。従って、アドレス信号（第５図
Ｅ）は、２画素期間毎に（0,2）と変化するものとな
る。このラインの画素期間t1及びt3では、メモリイネー
ブル信号Peがローレベルのために、ラインメモリ５への
書き込み／読み出しがなされない。画素期間t2及びt4に
おいて、リード・モディファイ・ライトがなされる。 フィールド間の走査変換回路２に設けられた制御回路
13及び制御回路17は、図示せずも、上述の制御回路７と
同様の構成とされている。 第３図に示すフィールド内走査変換回路１の動作につ
いて、第６図を参照して説明する。理解の容易のため、
第６図Ａに示すように、１フィールドが４ラインで構成
され、各ラインに４画素が含まれている簡略された画面
構成を考える。この１フィールドの画面を（２ライン×
１画素）のかたまり（グループデータと称する。）に変
換する。 ラインメモリ５は、リード・モディファイ・ライトで
動作され、従って、第６図Ｂに示すように、ライトアド
レス及びリードアドレスは、同一のものとされる。最初
の１ライン期間では、スイッチ回路S1,S3,S5が端子ａ側
に接続される状態とされる。従って、スイッチ回路S2及
びS4の状態と無関係に、端子21からの入力データがスイ
ッチ回路S1及びORゲート22を介してラインメモリ５に入
力される。ラインメモリ５から読み出されたデータは、
スイッチ回路S4の状態と無関係にスイッチ回路S3を介し
て出力端子22に取り出される。スイッチ回路S5を介され
た端子23Aからのアドレス信号は、第6Bに示すように、
（0,1,2,3）とインクリメントするもので、従って、入
力データの最初の１ラインのデータ（a1,b1,c1,d1）
は、入力順序でラインメモリ５に書き込まれる。 次の１ライン期間では、スイッチ回路S1,S3,S5が端子
ｂ側に接続される状態とされる。スイッチ回路S5を介さ
れた端子23Bからのアドレス信号は、第６図Ｂに示すよ
うに、第２番目の画素期間t2で（０）となると共に、第
４番目の画素期間t4で（２）となる。このアドレス信号
により、ラインメモリ５が第２の動作モードで動作され
る。これらのt2,t4の期間では、スイッチ回路S2,S4が端
子ｃ側に接続され、リード・モディファイ・ライト動作
がされる。期間t2では、前のラインで書き込まれたデー
タa1が読み出され、期間t4では、前のラインで書き込ま
れたデータc1読み出される。 また、第１番目の画素期間t1及び第３番目の画素期間
t3では、スイッチ回路S2,S4が端子ｄ側に接続され、入
力データa2,c2がスイッチ回路S1,S2,S4,S3からなるスル
ーの経路を介してそのまま出力端子22に取り出される。
従って、スイッチ回路S1,S3,S5が端子ｂ側に接続される
ライン期間では、出力データとして、（a2,a1,c2,c1）
が得られる。 更に、次のライン期間では、再び第１の動作モードで
ラインメモリ５が制御される。従って、このライン期間
の出力データは、（b2,b1,d2,d1）となる。以下、同様
の動作が繰り返され、２ライン分の入力データが同一ブ
ロックを形成する２画素毎のかたまりが連続する出力デ
ータに変換される。 c.フィールド間の走査変換回路 フィールド間の走査変換回路２は、メモリ制御が上述
のフィールド内の走査変換回路１と同様になされる構成
を有している。即ち、フィールド間の走査変換回路２
は、第２図におけるラインメモリ５がフィールドメモリ
11に置き換えられた回路と第２図におけるラインメモリ
５がフレームメモリ15に置き換えられた回路とが縦続接
続された構成を有する。 第７図を参照してフィールド間走査変換回路２の走査
変換動作について説明する。第７図Ａは、フィールド間
の走査変換回路２に対する入力データを示す。この入力
データは、１フィールドが例えば６個のグレープデータ
（Ai,Bi,Ci,Di,Ei,Fi）（i:フィールド番号）からな
る。第６図に示す例と対応させれば（Ai＝a2,a1,Bi＝c
2,c1・・・）の関係がある。但し、第７図Ａに示される
１フィールドは、第６図Ａに示す１フィールドに比して
２個のグループ分、データが少ない。 第７図Ａに示す入力データがフィールドメモリ11,セ
レクタ12,制御回路13によって、第７図Ｂに示すよう
に、、中間信号に変換される。即ち、フィールドメモリ
11は、１フィールド期間毎に第１の動作モード第２の動
作モードとを繰り返す。第１の動作モードでは、フィー
ルドメモリ11のアドレスがインクリメントされ、入力デ
ータ（A1,B1,・・・F1）のグループデータが夫々フィー
ルドメモリのアドレス（0,1,2,3,4,5）にリード・モデ
ィファイ・ライトにより書き込まれる。 次のフィールド期間では、フィールドメモリ11が第２
の動作モードで動作する。即ち、フィールドメモリ11を
介さないスルーの動作とリード・モディファイ・ライト
とがグループデータ毎に交互になされる。最初のグルー
プデータA2及び第３番目のグループデータC2は、フィー
ルドメモリ11を介さないでそのまま出力データとして取
り出される。第２番目のグループデータB2及び第４番目
のグループデータD2は、アドレス（０）及び（２）に関
して、リード・モディファイ・ライトで書き込まれる。 上記の第１の動作モードと第２の動作モードとが繰り
返されることにより、第７図Ｃにおいて、中間信号とし
て示される出力データがセレクタ12から得られる。この
中間信号は、（A2,A1,C2,C1,E2,E1,・・・・・F2,F1）
のように、２フィールド（１フレーム）毎の対応する２
個のグループデータごとがまとめられたものである。 中間信号がフレームメモリ15に供給される。フレーム
メモリ15は、２フィールド（１フレーム）期間毎に第１
の動作モードと第２の動作モードとを繰り返す。第１の
動作モードでは、フレームメモリ15のアドレスが（0,1,
2,・・・10,11）とインクリメントされ、２フィールド
の12個のグループデータがフレームメモリ15に書き込ま
れる。 次のフレーム期間では、第２の動作モードとされ、グ
ループデータ期間の２個毎にスルー動作とリード・モデ
ィファイ・ライト動作とが交互になされる。従って、セ
レクタ16から出力端子19に取り出された出力データは、
第７図Ｄに示すように、（A4,A3,A2,1,E4,E3,E2,E1,D4,
・・・・F4,F3,F2,F1）となる。A4〜A1,E4〜E1・・・の
夫々が３次元ブロックを形成するので、出力データは、
ブロック順序のデータとなる。 尚、この発明は、ADRCに限らず、直交変換符号等のブ
ロック単位の符号化を行う場合に対しても適用すること
ができる。 〔発明の効果〕 この発明では、（ｌライン×ｍ画素×ｎフィールド）
の３次元ブロックの構造に、入力データの順序を変換す
る場合には、（ｌ−１）ラインメモリと（ｎ−１）フィ
ールドメモリとが設けられる。（ｌ−１）ラインメモリ
により、フィールド内の走査変換がなされる。また、
（ｎ−１）フィールドメモリにより、フィールド間（時
間方向）の走査変換がなされる。従って、この発明で
は、３次元ブロック化が〔（ｎ−１）フィールド＋（ｌ
−１）ライン〕のメモリ容量により達成される。従来の
ブロック化回路で必要とされた2nフィールドのメモリ容
量に比して、メモリ容量の低減を図ることができる。ま
た、この発明では、メモリの制御として、リード・モデ
ィファイ・ライトを利用しているので、メモリの制御が
複雑でなく、メモリの制御回路の規模が小さい利点があ
る。

【図面の簡単な説明】 第１図はこの発明の一実施例の全体の構成を示すブロッ
ク図、第２図は３次元ブロックの一例を示す略線図、第
３図はこの一実施例におけるフィールド内の走査変換回
路のブロック図、第４図はこの一実施例における制御回
路のブロック図、第５図は制御回路の動作説明のための
タイムチャート、第６図はフィールド内の走査変換動作
の説明のためのタイムチャート、第７図はフィールド間
の走査変換動作の説明のためのタイムチャートである。 図面における主要な符号の説明 1:フィールド内の走査変換回路、2:フィールド間の走査
変換回路、3:入力端子、5:ラインメモリ、11:フィール
ドメモリ、15:フレームメモリ、19:出力端子。

Claims (1)

1. (57)【特許請求の範囲】 １．テレビジョンの走査線方向と対応した順序で入力さ
   れるディジタルビデオ信号を、複数の時間的或いは空間
   的ブロックを形成するように順序を変換するディジタル
   ビデオ信号の順序変換回路において、 メモリが設けられ、同一アドレスに対して読み出し動作
   の後に書き込み動作を行う動作モードで上記メモリが動
   作され、上記動作モードが連続する第１の動作モード
   と、上記動作モード及び上記メモリを介さないで、入力
   データが出力ータとして取りだされるスルー動作が交互
   になされる第２の動作モードとが１ライン,1フィールド
   又は複数フィールド単位で、繰り返されることを特徴と
   するビデオ信号の順序変換回路。